CN103517548B - 布线基板及其制造方法 - Google Patents

布线基板及其制造方法 Download PDF

Info

Publication number
CN103517548B
CN103517548B CN201310232621.8A CN201310232621A CN103517548B CN 103517548 B CN103517548 B CN 103517548B CN 201310232621 A CN201310232621 A CN 201310232621A CN 103517548 B CN103517548 B CN 103517548B
Authority
CN
China
Prior art keywords
wiring layer
core substrate
circuit board
fibre reinforced
reinforced materials
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310232621.8A
Other languages
English (en)
Other versions
CN103517548A (zh
Inventor
本藤吉昭
竹内浩文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Co Ltd
Original Assignee
Shinko Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Co Ltd filed Critical Shinko Electric Co Ltd
Publication of CN103517548A publication Critical patent/CN103517548A/zh
Application granted granted Critical
Publication of CN103517548B publication Critical patent/CN103517548B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0275—Fibers and reinforcement materials
    • H05K2201/029—Woven fibrous reinforcement or textile
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

本发明提供布线基板及其制造方法，即使减薄了核心基板，也能够防止扭曲或翘曲的发生。作为解决手段，布线基板包含：具有第1布线层（20）的核心基板（10）；层间绝缘层（40），其由形成在核心基板（10）上的含有纤维增强材料的树脂层（30）以及形成在含有纤维增强材料的树脂层（30）上的底层（32）形成，并具有到达第1布线层（20）的过孔（VH1）；以及第2布线层（22），其形成在底层（32）上，经由过孔（VH1）与第1布线层（20）连接。

Description

布线基板及其制造方法
技术领域
本发明涉及布线基板及其制造方法。
背景技术
以往，存在用于搭载半导体芯片等电子部件的布线基板。在这样的布线基板的一例中，在玻璃环氧树脂等的核心基板的两面侧，形成有增层布线。近年来，要求电子部件装置的小型化和高性能化等，为了应对于此，布线基板的核心基板的薄型化不断发展。
专利文献1：日本特开2011－181630号公报
专利文献2：日本特开2010－232418号公报
专利文献3：日本特开2010－10329号公报
如后述的预备事项一节所说明的那样，当减薄布线基板的核心基板时，不能得到足够的刚性，因此存在如下问题：布线基板的制造工序中的加热处理等会导致布线基板发生扭曲或翘曲。
本发明的目的在于，提供即使减薄核心基板也能够防止扭曲或翘曲的发生的布线基板及其制造方法。
根据以下公开的一个方面，提供一种布线基板，其具有：厚度为100μm～200μm、具有第1布线层的核心基板；层间绝缘层，其由形成在所述核心基板上的含有纤维增强材料的树脂层以及形成在所述含有纤维增强材料的树脂层上的底层(primer layer)形成，并具有到达所述第1布线层的过孔，所述含有纤维增强材料的树脂层嵌入所述第1布线层之间的间隔区域；以及第2布线层，其形成在所述底层上，经由所述过孔与所述第1布线层连接,所述底层由上表面被粗糙面化的环氧树脂构成，所述底层的粗糙面的表面粗糙度Ra为100nm～600nm，所述第2布线层形成于所述底层的粗糙面上，所述底层的粗糙面的表面粗糙度Ra比所述过孔的内壁的含有纤维增强材料的树脂层的表面粗糙度Ra大。
此外，根据所公开的另一方面，提供一种布线基板的制造方法，其具有如下工序：准备厚度为100μm～200μm的核心基板；在具有第1布线层的所述核心基板上，形成依次层叠有含有纤维增强材料的树脂层和底层的层叠体，得到层间绝缘层，所述含有纤维增强材料的树脂层嵌入所述第1布线层之间的间隔区域；通过对所述层间绝缘层进行加工，形成到达所述第1布线层的过孔；对所述过孔内进行去钻污处理，由此使所述底层的上表面成为表面粗糙度Ra为100nm～600nm的粗糙面；以及在所述底层的粗糙面上，形成经由所述过孔与所述第1布线层连接的第2布线层，将所述底层的粗糙面的表面粗糙度Ra设定成比所述过孔的内壁的含有纤维增强材料的树脂层的表面粗糙度Ra大。
根据以下公开的内容，布线基板在核心基板上形成有含有纤维增强材料的树脂层，增强了核心基板的刚性。由此，即使在制造布线基板的工序中反复进行加热处理等，也能够防止核心基板发生扭曲或翘曲。
此外，在含有纤维增强材料的树脂层上，形成由环氧树脂等形成的底层作为密接层。关于底层，由于其表面容易粗糙化，所以能够通过锚固效应在底层上以良好的密接性形成布线层。
这样，通过利用含有纤维增强材料的树脂层来增强核心基板、并在其上方形成底层，能够防止核心基板发生扭曲或翘曲，并且能够确保布线层22的密接性。
附图说明
图1是示出预备事项中的布线基板的剖面图。
图2是用于说明预备事项中的布线基板的问题点的剖面图。
图3的(a)～(e)是示出实施方式的布线基板的制造方法的剖面图(其1)。
图4的(a)～(d)是示出实施方式的布线基板的制造方法的剖面图(其2)。
图5的(a)～(c)是示出实施方式的布线基板的制造方法的剖面图(其3)。
图6的(a)～(c)是示出实施方式的布线基板的制造方法的剖面图(其4)。
图7是示出实施方式的布线基板的剖面图。
图8是示出使用图7的布线基板的半导体装置的一例的剖面图。
标号说明
1…布线基板，5…半导体装置，10…核心基板，20a…种子层，20b…金属镀层，20…第1布线层，22…第2布线层，24…第3布线层，26…第4布线层，30…含有纤维增强材料的树脂层，30a…含有纤维增强材料的树脂膜，32…底层，32a…底膜，40…第1层间绝缘层，42…第2层间绝缘层，44…第3层间绝缘层，46…阻焊剂，46a…开口部，50…半导体芯片，52…突起电极，54…填充树脂，56…外部连接端子，MF…层叠膜，TE…贯通电极，TH…贯通孔，VH1…第1过孔，VH2…第2过孔，VH3…第3过孔。
具体实施方式
以下，参照附图对实施方式进行说明。
在说明实施方式之前，对作为基础的预备事项进行说明。如图1所示，在预备事项所涉及的布线基板100中，在厚度方向的中央部配置有核心基板200。在核心基板200中形成有贯通孔TH，在贯通孔TH的内壁上，形成有贯通孔镀层220。此外，在贯通孔TH的余孔中，填充有树脂240。
此外，在核心基板200的两面侧，分别形成有经由贯通孔镀层220相互连接的第1布线层300。此外，在核心基板200的两面侧，在第1布线层300上分别层叠有第2、第3、第4布线层320、340、360。
两面侧的第1布线层～第4布线层300、320、340、360隔着配置于彼此之间的层间绝缘层400而层叠。并且，第1布线层～第4布线层300、320、340、360经由在各层间绝缘层400中形成的过孔VH而连接。
此外，在核心基板200的两面侧，分别形成有阻焊剂420，所述阻焊剂420在第4布线层360的连接部上设置有开口部420a。
核心基板200由玻璃环氧树脂形成，其厚度为400μm～800μm。核心基板200是具有比较厚的厚度的刚性基板，具有足够的刚性。因此，即使在布线基板的制造工序中反复进行加热处理等，也不会使布线基板发生扭曲或翘曲。
近年来，要求电子部件装置的小型化和高性能化等，为了应对于此，布线基板100的核心基板200的薄型化不断发展。
在图2中，示出了将图1的布线基板100中的核心基板200的厚度减薄至100μm～200μm而得到的布线基板120。在图2中，其它的要素与图1相同。
当布线基板120的核心基板200的厚度减薄至100μm～200μm时，刚性大为减弱，不再是刚性基板。因此，如图2所示，存在如下问题：当在布线基板的制造工序中反复进行加热处理等时，核心基板200无法耐受内部产生的热应力，导致布线基板120发生扭曲或翘曲。
在以下说明的实施方式中，能够解决上述问题。
(实施方式)
图3～图6是示出实施方式的布线基板的制造方法的剖面图，图7是示出实施方式的布线基板的剖面图。以下，一边对实施方式的布线基板的制造方法进行说明，一边对布线基板的结构进行说明。
在实施方式的布线基板的制造方法中，如图3(a)所示，首先，准备好由绝缘树脂材料形成的核心基板10。核心基板10优选由玻璃环氧树脂等含有纤维增强材料的树脂形成，但是也可以由聚酰亚胺膜等树脂膜形成。核心基板10被减薄至100μm～200μm左右的厚度，不具有足够的刚性。
接着，如图3(b)所示，利用雕刻机或者模压机等在厚度方向上对核心基板10进行贯通加工，由此形成贯通孔TH。贯通孔TH的直径例如为50μm～100μm左右。在使用了拼板用的大型核心基板10的情况下，针对多个划分后的产品区域中的每一个，分别形成贯通孔TH。
接着，如图3(c)所示，在核心基板10的两面以及贯通孔TH的内壁上，通过化学镀形成铜层等种子层20a。进而，如图3(d)所示，在核心基板10的两面侧以及贯通孔TH的内壁的种子层20a上，利用电镀形成金属镀层20b，其中，所述电镀将种子层20a用作电镀供电路径。金属镀层20b填入到贯通孔TH内而形成。
进而，如图3(e)所示，在核心基板10的两面侧，利用光刻和湿法蚀刻对金属镀层20b和种子层20a进行构图，由此形成第1布线层20。
第1布线层20由种子层20a和金属镀层20b形成，其整体厚度例如为20μm～50μm。两面侧的第1布线层20经由填充到贯通孔TH中的贯通电极TE相互连接。
另外，除了图3(e)的示例之外，也可以在贯通孔TH的内壁上形成贯通电极TE作为贯通孔镀层，并利用树脂来填充贯通孔TH的余孔。也就是说，两面侧的第1布线层20只要经由在贯通孔TH中形成的导体层相互连接即可。
接着，如图4(a)所示，准备层叠膜MF，该层叠膜MF在含有纤维增强材料的树脂膜30a的一面粘结了底膜32a。
关于含有纤维增强材料的树脂膜30a，使热硬化性树脂、例如环氧树脂渗入到玻璃纤维、芳纶纤维(aramid fibre)、碳素纤维等纤维增强材料中，进行加热干燥，由此成为半硬化状态(B阶段)。含有纤维增强材料的树脂膜30a被用作用于使薄膜的核心基板10具有足够刚性的增强材料。
底膜32a由半硬化状态(B阶段)的环氧树脂或者聚酰亚胺树脂等形成，作为密接层发挥作用，该密接层用于以良好的密接性形成布线层。
还可以在含有纤维增强材料的树脂膜30a和底膜32a的两者之中，在树脂中散布二氧化硅填充物。
然后，将层叠膜MF的含有纤维增强材料的树脂膜30a的表面分别配置于图3(e)的结构体的两面，在190℃～200℃的温度下利用模具等进行热压。由此，在核心基板10的两面侧，含有纤维增强材料的树脂膜30a和底膜32a熔化而具备流动性，之后进行硬化。
这样，如图4(b)所示，在核心基板10的两面侧，分别得到了由含有纤维增强材料的树脂膜30a形成的含有纤维增强材料的树脂层30。此外，两面侧的含有纤维增强材料的树脂层30分别是在外表面上粘结了由底膜32a形成的底层32的状态下形成的。
例如，含有纤维增强材料的树脂层30的厚度为40μm～60μm，底层32的厚度为10μm～20μm。
通过使含有纤维增强材料的树脂膜30a熔化而流动，由此填充了第1布线层20之间的间隔区域，消除了第1布线层20的高度差。其结果是，两面侧的底层32的外表面平坦地形成。
通过在薄型化后的刚性低的核心基板10的两面形成含有纤维增强材料的树脂层30，增强了核心基板10的刚性。因此，即使在之后的多层布线的各种制造工序中反复进行加热处理等，也能够防止核心基板10发生扭曲或翘曲。
此外，在本实施方式中，在含有纤维增强材料的树脂层30上形成了底层32。如后所述，在底层32上基于镀覆法形成布线层。为了高可靠性地形成布线层，需要使布线层的基底层的表面成为粗糙面，利用锚固效应来确保密接性。
由于含有纤维增强材料的树脂层30的表面难以适度地进行粗糙化，所以，如果在含有纤维增强材料的树脂层30上直接形成布线层，则布线层无法得到足够的密接性。
因此，在本实施方式中，在含有纤维增强材料的树脂层30上形成表面容易实现粗糙化的环氧树脂等底层32，在底层32上以良好的密接性形成布线层。
另外，在图4(a)和(b)的示例中，通过粘贴层叠膜MF来形成含有纤维增强材料的树脂层30和底层32a，但是也可以在核心基板10的两面侧形成了含有纤维增强材料的树脂层30之后，在其上方层叠底层32。
也就是说，可以在核心基板10的两面侧形成层叠体，该层叠体从内侧起依次层叠了含有纤维增强材料的树脂层30和底层32。
这样，在核心基板10的两面侧，得到了由含有纤维增强材的树脂层30和底层32形成的第1层间绝缘层40。
接着，如图4(c)所示，在核心基板10的两面侧，利用激光对底层32和含有纤维增强材的树脂层30进行加工，分别形成到达第1布线层20的第1过孔VH1。
然后，如图4(d)所示，通过高锰酸法等去钻污处理来去除第1过孔VH1内的树脂污垢而进行清洁。此时，同时对底层32的表面进行去钻污处理。
由此，如图4(d)的局部放大剖面图所示，在底层32的表面上形成了凹凸而成为粗糙面R。底层32的表面粗糙度(Ra)例如为100nm～600nm，在形成布线层时，可得到充分的锚固效果。
或者，去钻污处理也可通过使用了CF4等气体的等离子处理来进行。在该情况下，也能够使底层32的表面成为适度的粗糙面R。等离子处理通过干法蚀刻装置来进行。
此外，在仅靠去钻污处理粗糙化不够的情况下，可以在进行了去钻污处理之后，进一步利用等离子处理等对底层32的表面进行粗糙化。
接着，如图5(a)所示，在核心基板10的两面侧的第1层间绝缘层40上，分别形成经由第1过孔VH1与第1布线层20连接的第2布线层22。第2布线层22例如通过半添加法而形成。
具体而言，首先，在图4(d)的结构体的两面侧，通过化学镀或者溅射法，在底层32上和第1过孔VH1的内壁上形成铜层等种子层(未图示)。
接着，在种子层上形成电镀抗蚀剂(未图示)，该电镀抗蚀剂在配置第2布线层22的包含第1过孔VH1的区域中设置有开口部。接着，通过电镀在电镀抗蚀剂的开口部中形成铜层等金属镀层(未图示)，其中，所述电镀将种子层用作电镀供电路径。
进而，在去除了电镀抗蚀剂后，将金属镀层用作掩模对种子层进行蚀刻，由此得到第2布线层22。
接着，如图5(b)所示，在核心基板10的两面侧，利用热压，在第1层间绝缘层40和第2布线层22上粘贴未硬化的树脂膜，由此分别形成第2层间绝缘层42。
进而，如图5(c)所示，在核心基板10的两面侧，利用激光对第2层间绝缘层42进行加工，由此分别形成到达第2布线层22的第2过孔VH2。
接着，如图6(a)所示，通过与图5(a)的第2布线层22的形成方法相同的方法，在核心基板10的两面侧的第2层间绝缘层42上，分别形成经由第2过孔VH2与第2布线层22连接的第3布线层24。
接着，如图6(b)所示，在核心基板10的两面侧，利用热压，在第2层间绝缘层42和第3布线层24上粘贴未硬化的树脂膜，由此分别形成第3层间绝缘层44。进一步，同样地在核心基板10的两面侧，利用激光对第3层间绝缘层44进行加工，由此分别形成到达第3布线层24的第3过孔VH3。
接着，如图6(c)所示，通过与图5(a)的第2布线层22的形成方法相同的方法，在核心基板10的两面侧的第3层间绝缘层44上，分别形成经由第3过孔VH3与第3布线层24连接的第4布线层26。
然后，如图7所示，在核心基板10的两面侧的第3层间绝缘层44上，分别形成在第4布线层26的连接部上设置有开口部46a的阻焊剂46。此外，根据需要，在两面侧的第4布线层26的连接部处形成镍/金镀层等，从而形成接触层(未图示)。
由此，得到实施方式的布线基板1。在使用拼板用的大型核心基板10的情况下，从最上方的阻焊剂46一直切断至最下方的阻焊剂46，从各制品区域得到各布线基板1。
如图7所示，在实施方式的布线基板1中，核心基板10配置在厚度方向的中央部。核心基板10的厚度减薄至100μm～200μm左右。
在核心基板10中形成有在厚度方向上贯通的贯通孔TH。在核心基板10的两面侧分别形成有第1布线层20。两面侧的第1布线层20经由填充在贯通孔TH内中的贯通电极TE相互连接。
在核心基板10的两面侧分别形成有含有纤维增强材料的树脂层30。含有纤维增强材料的树脂层30作为增强材料发挥作用，该增强材料用于强化薄型化后的核心基板10的刚性。此外，在两面侧的含有纤维增强材料的树脂层30上分别形成有底层32。由含有纤维增强材料的树脂层30和底层32形成第1层间绝缘层40。
在核心基板10的两面侧，在第1层间绝缘层40中分别形成有到达第1布线层20的第1过孔VH1。此外，在两面侧的第1层间绝缘层40上，分别形成有经由第1过孔VH1与第1布线层20连接的第2布线层22。
底层32作为密接层发挥作用，该密接层用于以良好的密接性在含有纤维增强材料的树脂层30上形成第2布线层22。底层32的表面成为粗糙面R(图4(d))，通过锚固效应在底层32上以良好的密接性形成第2布线层22。
此外，在核心基板10的两面侧的第1层间绝缘层40和第2布线层22上，分别形成有具有到达第2布线层22的第2过孔VH2的第2层间绝缘层42。进而，在两面侧的第2层间绝缘层42上，分别形成有经由第2过孔VH2与第2布线层22连接的第3布线层24。
此外，同样地在核心基板10的两面侧的第2层间绝缘层42和第3布线层24上，分别形成有具有到达第3布线层24的第3过孔VH3的第3层间绝缘层44。此外，在两面侧的第3层间绝缘层44上，分别形成有经由第3过孔VH3与第3布线层24连接的第4布线层26。
此外，在核心基板10的两面侧的第3层间绝缘层44上，分别形成了在第4布线层26的连接部上设置有开口部46a的阻焊剂46。
在实施方式的布线基板1中，虽然核心基板10进行了薄型化，但由于利用含有纤维增强材料的树脂层30对核心基板10进行了增强，所以具有足够的刚性。因此，即使在布线基板1的制造工序中反复进行热压接树脂膜时的加热处理等，核心基板10也能够耐受内部产生的热应力。
由此，防止布线基板1发生扭曲或翘曲。此外，由于增强了核心基板10的刚性，所以能够提高核心基板10的操作性和搬运的可靠性。
此外，由于难以对含有纤维增强材料的树脂层30的表面进行适度的粗糙化，所以在含有纤维增强材料的树脂层30上形成了底层32作为密接层。如上所述，由环氧树脂等形成的底层32通过进行去钻污处理而容易得到粗糙面R，所以能够通过锚固效应以良好的密接性形成第2布线层22。
这样，在本实施方式的布线基板1中，利用含有纤维增强材料的树脂层30来增强核心基板10，并在其上方形成底层32，由此，能够防止核心基板10发生翘曲，并且能够确保第2布线层22的密接性。由此，即使在对布线基板1进行薄型化的情况下，也能够确保足够的可靠性。
在本实施方式的示例中，在核心基板10的两面侧，形成了经由贯通电极TE相互连接的第1布线层～第4布线层20、22、24、26，但布线层的层叠数可任意地设定。
此外，也可以仅在核心基板10的一面形成包括含有纤维增强材料的树脂层30和底层32的多层布线。
然后，如图8所示，在图7的布线基板1上表面侧的第4布线层26的连接部处，以倒装方式连接半导体芯片50的突起电极52。进而，在半导体芯片50和布线基板1的间隙中填充底层填充树脂54。此外，通过在布线基板1的下表面侧的第4布线层26的连接部处搭载焊球等方式，来设置外部连接端子56。
由此，得到了使用本实施方式的布线基板的半导体装置5。利用布线基板1的两面侧的第1布线层～第4布线层20、22、24、26，对半导体芯片50的突起电极52的窄间距进行间距转换，以与安装基板的连接电极的宽间距相对应。
然后，将半导体装置5的外部连接端子56与母板等安装基板的连接电极连接。

Claims (4)

1.一种布线基板，其特征在于，该布线基板具有：
厚度为100μm～200μm的核心基板；
第1布线层，其形成在所述核心基板上；
层间绝缘层，其由形成在所述核心基板上的含有纤维增强材料的树脂层以及形成在所述含有纤维增强材料的树脂层上的底层形成，其中，所述含有纤维增强材料的树脂层嵌入所述第1布线层之间的间隔区域；
过孔，其形成于所述层间绝缘层，并到达所述第1布线层；以及
第2布线层，其形成在所述底层上，经由所述过孔与所述第1布线层连接，
所述底层由上表面被粗糙面化的环氧树脂构成，所述底层的粗糙面的表面粗糙度Ra为100nm～600nm，
所述第2布线层形成于所述底层的粗糙面上，
所述底层的粗糙面的表面粗糙度Ra比所述过孔的内壁的含有纤维增强材料的树脂层的表面粗糙度Ra大。
2.根据权利要求1所述的布线基板，其特征在于，
所述第1布线层形成在所述核心基板的两面侧，经由在所述核心基板的贯通孔中形成的导体层相互连接，
在所述核心基板的两面侧，分别形成有所述层间绝缘层和所述第2布线层。
3.一种布线基板的制造方法，其特征在于，包含如下工序：
准备厚度为100μm～200μm的核心基板；
在所述核心基板上，形成第1布线层；
在所述核心基板上，形成依次层叠有含有纤维增强材料的树脂层和底层的层叠体，得到层间绝缘层，其中，所述含有纤维增强材料的树脂层嵌入所述第1布线层之间的间隔区域；
在所述层间绝缘层，形成到达所述第1布线层的过孔；
对所述过孔内进行去钻污处理，由此使所述底层的上表面成为表面粗糙度Ra为100nm～600nm的粗糙面；以及
在所述底层的粗糙面上，形成经由所述过孔与所述第1布线层连接的第2布线层，
将所述底层的粗糙面的表面粗糙度Ra设定成比所述过孔的内壁的含有纤维增强材料的树脂层的表面粗糙度Ra大。
4.根据权利要求3所述的布线基板的制造方法，其特征在于，
所述第1布线层形成在所述核心基板的两面侧，经由在所述核心基板的贯通孔中形成的导体层相互连接，
在所述核心基板的两面侧进行得到所述层间绝缘层的工序、形成所述过孔的工序以及形成所述第2布线层的工序。
CN201310232621.8A 2012-06-15 2013-06-13 布线基板及其制造方法 Active CN103517548B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012-135592 2012-06-15
JP2012135592A JP6208411B2 (ja) 2012-06-15 2012-06-15 配線基板及びその製造方法

Publications (2)

Publication Number Publication Date
CN103517548A CN103517548A (zh) 2014-01-15
CN103517548B true CN103517548B (zh) 2018-03-06

Family

ID=49755160

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310232621.8A Active CN103517548B (zh) 2012-06-15 2013-06-13 布线基板及其制造方法

Country Status (5)

Country Link
US (1) US9252096B2 (zh)
JP (1) JP6208411B2 (zh)
KR (1) KR102049327B1 (zh)
CN (1) CN103517548B (zh)
TW (1) TWI587764B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015065322A (ja) * 2013-09-25 2015-04-09 日東電工株式会社 半導体装置の製造方法
JP6075789B2 (ja) * 2014-01-31 2017-02-08 京セラ株式会社 配線基板の製造方法
CN105307386B (zh) * 2015-09-15 2018-07-06 三星半导体(中国)研究开发有限公司 印刷电路板以及包括其的半导体封装件
US10643936B2 (en) * 2017-05-31 2020-05-05 Dyi-chung Hu Package substrate and package structure
KR102679997B1 (ko) * 2018-12-17 2024-07-02 삼성전기주식회사 인쇄회로기판
JP7207192B2 (ja) * 2019-06-19 2023-01-18 Tdk株式会社 センサー用パッケージ基板及びこれを備えるセンサーモジュール、並びに、センサー用パッケージ基板の製造方法
JP7364383B2 (ja) * 2019-07-19 2023-10-18 株式会社 大昌電子 プリント配線板の製造方法
US11439022B2 (en) 2019-09-02 2022-09-06 Samsung Electro-Mechanics Co., Ltd. Printed circuit board
CN111366839B (zh) * 2020-03-28 2022-04-12 深圳中科系统集成技术有限公司 一种晶圆测试用探针转接板及其制作方法
TWI751554B (zh) * 2020-05-12 2022-01-01 台灣愛司帝科技股份有限公司 影像顯示器及其拼接式電路承載與控制模組
TWI831318B (zh) * 2021-08-06 2024-02-01 美商愛玻索立克公司 電子器件封裝用基板、其製造方法及包括其的電子器件封裝

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1117345A (ja) * 1997-06-19 1999-01-22 Ibiden Co Ltd 多層プリント配線板
JP3373406B2 (ja) * 1997-10-14 2003-02-04 イビデン株式会社 プリント配線板およびその製造方法
US20050153059A1 (en) * 2002-02-28 2005-07-14 Yasuhiro Wakizaka Partial plating method, partially-plated resin base, method for manufacturing multilayered circuit board
JP4488684B2 (ja) * 2002-08-09 2010-06-23 イビデン株式会社 多層プリント配線板
US8129625B2 (en) * 2003-04-07 2012-03-06 Ibiden Co., Ltd. Multilayer printed wiring board
JP2006086233A (ja) * 2004-09-14 2006-03-30 Sumitomo Bakelite Co Ltd 多層配線板およびその製造方法
JP2007150221A (ja) * 2005-10-27 2007-06-14 Fujitsu Ltd 多層回路基板およびその製造方法
JP2008085111A (ja) * 2006-09-28 2008-04-10 Matsushita Electric Ind Co Ltd 配線基板とその製造方法
JP5042762B2 (ja) * 2007-09-27 2012-10-03 株式会社テラミクロス 半導体装置
JP5094323B2 (ja) * 2007-10-15 2012-12-12 新光電気工業株式会社 配線基板の製造方法
JP2010010329A (ja) 2008-06-26 2010-01-14 Kyocer Slc Technologies Corp 配線基板およびその製造方法
JP4844904B2 (ja) 2009-03-27 2011-12-28 Ｔｄｋ株式会社 多層配線板及びその製造方法
US8161637B2 (en) * 2009-07-24 2012-04-24 Ibiden Co., Ltd. Manufacturing method for printed wiring board
TWI471073B (zh) * 2009-12-31 2015-01-21 Unimicron Technology Corp 線路基板及其製作方法
JP5341796B2 (ja) 2010-02-26 2013-11-13 京セラＳｌｃテクノロジー株式会社 配線基板の製造方法
CN102884131A (zh) * 2010-05-07 2013-01-16 住友电木株式会社 电路基板用环氧树脂组合物、预成型料、层叠板、树脂片、印刷线路板用层叠基材、印刷线路板及半导体装置
US9049808B2 (en) * 2010-08-21 2015-06-02 Ibiden Co., Ltd. Printed wiring board and a method of manufacturing a printed wiring board

Also Published As

Publication number Publication date
TW201406240A (zh) 2014-02-01
KR102049327B1 (ko) 2019-11-28
JP2014003054A (ja) 2014-01-09
US9252096B2 (en) 2016-02-02
US20130334703A1 (en) 2013-12-19
JP6208411B2 (ja) 2017-10-04
TWI587764B (zh) 2017-06-11
KR20130141372A (ko) 2013-12-26
CN103517548A (zh) 2014-01-15

Similar Documents

Publication Publication Date Title
CN103517548B (zh) 布线基板及其制造方法
JP6200178B2 (ja) 電子部品内蔵基板及びその製造方法
JP6213760B2 (ja) 一体的構成要素を備えた多層電子支持構造体及び多層電子支持構造体を剛性化するためのプロセス
TWI593030B (zh) 超薄埋入式晶粒模組及其製造方法
KR101906883B1 (ko) 배선 기판 및 그 제조 방법
JP5064210B2 (ja) 電子モジュール及びその製造方法
KR102032171B1 (ko) 전자 부품 내장 기판 및 그 제조 방법
KR101572600B1 (ko) 다층 배선 요소와 마이크로전자 요소가 실장된 어셈블리
KR101643206B1 (ko) 배선 기판 및 전자 부품 장치
US10745819B2 (en) Printed wiring board, semiconductor package and method for manufacturing printed wiring board
JP2008522397A (ja) 電子モジュール及びその製造方法
US20100224397A1 (en) Wiring board and method for manufacturing the same
KR101323541B1 (ko) 다층 배선기판
JP2007027683A (ja) 配線基板及びその製造方法
JP6079992B2 (ja) 一体的金属コアを備えた多層電子支持構造体
CN105704926B (zh) 电子模块的制备方法以及电子模块
US11160165B2 (en) Component carrier with through hole extending through multiple dielectric layers
KR20140108164A (ko) 배선 기판 및 그 제조 방법
US20130299227A1 (en) New printed circuit board and method for manufacturing same
KR101701380B1 (ko) 소자 내장형 연성회로기판 및 이의 제조방법
US9084382B2 (en) Method of embedding an electronic component into an aperture of a substrate
US8841209B2 (en) Method for forming coreless flip chip ball grid array (FCBGA) substrates and such substrates formed by the method
TWI552662B (zh) A manufacturing method of a substrate in which an element is incorporated, and a substrate having a built-in element manufactured by the method
TW201417651A (zh) 製造電路板與晶片封裝之方法，以及藉由使用此方法製成之電路板
US8125074B2 (en) Laminated substrate for an integrated circuit BGA package and printed circuit boards

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant