TW201316856A - 內藏元件之基板及其製造方法 - Google Patents

內藏元件之基板及其製造方法 Download PDF

Info

Publication number
TW201316856A
TW201316856A TW101117968A TW101117968A TW201316856A TW 201316856 A TW201316856 A TW 201316856A TW 101117968 A TW101117968 A TW 101117968A TW 101117968 A TW101117968 A TW 101117968A TW 201316856 A TW201316856 A TW 201316856A
Authority
TW
Taiwan
Prior art keywords
layer
substrate
adhesive layer
built
terminal
Prior art date
Application number
TW101117968A
Other languages
English (en)
Inventor
Mitsuaki Toda
Tohru Matsumoto
Yoshio Imamura
Original Assignee
Meiko Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Meiko Electronics Co Ltd filed Critical Meiko Electronics Co Ltd
Publication of TW201316856A publication Critical patent/TW201316856A/zh

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本發明係一種內藏元件之基板(1)，其係包括：絕緣層(2)；形成在該絕緣層(2)的表面的導電層(6)；被埋入在前述絕緣層(2)的電氣或電子元件(3)；設在該元件(3)，且與前述導電層(6)作電性連接的複數端子(4)；及使該端子(4)與前述導電層(6)相接著的接著層(10)，其中，前述接著層(10)係僅形成在與前述端子(4)的外緣為大致同等以內的範圍，前述元件(4)中的前述端子(4)以外的部分亦即元件本體(5)係僅與前述絕緣層(2)相接。

Description

內藏元件之基板及其製造方法
本發明係有關於內藏有元件之內藏元件之基板及其製造方法。
在配線基板中，電子元件等元件埋在絕緣層內之內藏元件之基板已為人所知(參照例如專利文獻1)。一般而言，在如上所示之內藏元件之基板中，在裝載元件時，將接著劑塗佈在相當於元件的面積。但是，若將接著劑塗佈在相當於元件的面積時，會在接著劑內局部發生因氣泡所造成的空洞。如上所示之狀態稱為孔洞，該孔洞係成為在之後 的迴焊步驟中膨脹、或剝離的原因、或成為短路的原因。
此外，接著劑係與進行內藏元件之電性連接的電路圖案相接。因此，接著劑係必須為在電性上具有良好絕緣性的材料。此外，內藏元件係與表面的電路圖案作電性連接。因此，以前處理而言，在接著劑亦形成通孔。對於對該通孔以鍍敷等賦予導電性之所謂的導通通孔圖求高連接可靠性。因此，必須選定一種考慮供形成通孔之用的雷射加工性或鍍敷的均鍍性等，甚至連生產性亦考慮到的接著劑。
(先前技術文獻) (專利文獻)
(專利文獻1)日本特表2008-522397號公報
本發明係可防止在接著劑中發生孔洞，且可提高電氣絕緣性的可靠性之內藏元件之基板及其製造方法。
在本發明中，提供一種內藏元件之基板，包括：絕緣層；導電層，形成在該絕緣層的表面；電氣或電子元件，被埋入在前述絕緣層；複數端子，設在該元件，且與前述導電層作電性連接；及接著層，使該端子與前述導電層相接著，其特徵在於：前述接著層係僅形成在與前述端子的外緣為大致同等以內的範圍，前述元件中的前述端子以外的部分亦即元件本體係僅與前述絕緣層相接。
較佳為，前述端子係僅在前述元件本體的周緣部形成複數個，前述接著層係對前述端子的全部形成。
較佳為，前述端子係遍及前述元件本體的其中一面的全面形成複數個，前述接著層係對前述端子的一部分或全部形成。
較佳為，前述接著層係以環氧系樹脂或聚醯亞胺系樹脂所形成。
較佳為，前述接著層的厚度為10μm~120μm。
較佳為，前述接著層係以不同材質或相同材質重疊複數接著部而形成。
較佳為，前述接著層係至少具有與前述導電層相接的第1接著部、及與前述元件相接的第2接著部作為前述接著部，前述第1接著部的玻璃轉移溫度為40℃~200℃(TMA法)，前述第2接著部的玻璃轉移溫度為前述第1接著部的玻璃轉移溫度以上，而且為40℃~200℃(TMA法)的範圍。
較佳為，前述第1接著部的厚度為5μm~60μm，前述第2接著部的厚度為5μm~60μm。
此外，在本發明中，提供一種內藏元件之基板之製造方法，其特徵在於包括：對形成在支持板上的金屬層形成前述接著層的接著層形成步驟；使形成在前述元件的前述端子接著於前述接著層，在前述接著層上裝載前述元件的元件裝載步驟；及將應成為前述絕緣層的絕緣基材對前述元件在真空下一面進行衝壓一面層積的層積步驟。
較佳為，在前述層積步驟之後，另外包括導通通孔形 成步驟，其係形成由前述金屬層的外側到達至前述端子的通孔，對該通孔施行導通處理而形成第1導通通孔。
較佳為，在前述接著層形成步驟中所使用的前述支持板為鋁板，前述金屬層係黏貼在前述鋁板的銅箔。
較佳為，作為在前述接著層形成步驟中所使用的前述支持板為不銹鋼，前述金屬層係析出至前述不銹鋼的銅鍍敷箔。
較佳為，在前述元件裝載步驟中，裝載複數個具有複數電極的半導體元件或具有複數電極的被動元件的任一者或二者。
較佳為，在前述層積步驟中，除了前述絕緣層以外，將具有導通電路或導通通孔或導通貫穿孔的任一者或該等的組合的電路基板配置在前述元件的側方，在前述導通通孔形成步驟中，形成用以使前述導電層與前述電路基板作電性連接的第2導通通孔。
較佳為，在前述導通通孔形成步驟中，前述第2導通通孔為填孔。
較佳為，將藉由前述第2導通通孔所為之連接形成為任何層(Any-Layer)構造。
較佳為，在前述接著層形成步驟中，在前述第1接著部硬化後形成前述第2接著部。
較佳為，在前述導通通孔的形成步驟中，前述第2導通通孔係形成為與所形成的通孔的深度相對應的直徑，以深度：直徑的比率(孔洞的縱橫比)為1以下的方式加大直 徑，而且形成為等於或大於前述第1導通通孔的直徑。
較佳為，在前述層積步驟中，前述絕緣基材係使用熱膨脹係數接近於前述元件者。
藉由本發明，接著層僅形成於與端子的外緣大致同等以內的範圍。亦即，接著層係以與端子之相對導電層為相對向的面的外緣大致同等、或其以內、或稍微大的範圍形成，因此接著層係以裝載元件所需最低限度的大小所形成。因此，可防止在接著層內發生孔洞，而可得可靠性高的內藏元件之基板。此外，元件中的端子以外的部分亦即元件本體僅與絕緣層相接。亦即，在接著層彼此之間介在有該絕緣層。因此，在端子間可確保高電氣絕緣性。如上所述，僅對應端子部分來形成接著層，藉此即使在表面具有因電子電路所造成的凹凸的元件，亦可形成安定的接著層。藉此，可確保安定的導通通孔的形成及因其所造成的高電性連接的可靠性。
此外，以所內藏的元件而言，若使用僅在元件本體的周緣部形成有複數個端子者，則隔著元件本體的端子彼此間隔大，因此可加大接著層彼此的間隔，因此可更進一步實現電氣絕緣性的確保。
另一方面，以所內藏的元件而言，使用遍及元件本體的其中一面的全面形成有複數個端子者，若對端子的一部分形成接著層，則可將接著層彼此間隔設置為較寬，且可確保高電氣絕緣性。即使在遍及元件本體的其中一面的全 面形成有複數個端子的情形下，亦若在端子間有充分間隔時，可對全部端子形成接著層。此時亦可確保高電氣絕緣性。
此外，藉由本發明，在接著層形成步驟中將接著層僅形成在與端子外緣大致同等的範圍，在接下來的元件裝載步驟使該接著層與端子相接著，在另外接下來的層積步驟中將絕緣基材進行衝壓。藉此，絕緣基材進入至金屬層與元件本體之間，接著層彼此亦透過絕緣基材而相鄰。因此，在後步驟中將端子導通時可確保端子間的高絕緣性。此外，層積步驟係在真空下進行，因此不會有在絕緣基材內發生孔洞的情形。
此外，以前述絕緣基材而言，較適為使用熱膨脹係數接近於前述元件者。藉此，可使高溫環境下的前述絕緣基材的舉動接近元件，可減低施加於內部的應力等因熱所造成的負荷，而可更有效地使連接可靠性提升。
如第1圖所示，本發明之內藏元件之基板1係在絕緣層2內埋入有元件3者。絕緣層2係將例如預浸體等絕緣基材硬化而形成。元件3係電氣或電子元件，為作為電極的端子4配備在兩端的晶片元件、或具有多數端子的WL-CSP等多銷元件(在第1圖中係以晶片元件為例來顯示)。亦即，元件3係由複數端子4及除此之外的元件本體5所形成。在絕緣層2的表面形成有導電層6。在圖中係顯 示以在兩面形成有導電層6的兩面基板為例。導電層6係例如銅等金屬導體，予以圖案成形。該導電層6係透過端子4與導通通孔7作電性連接。導電層6係如例如第1圖所示使一部分露出而以阻焊劑8覆蓋。在第1圖之例中，形成有將基板1貫穿，在內部施行導通處理的導通貫穿孔18。藉由該導通貫穿孔18，表背的導電層6係作電性連接。基板1係所謂的兩面基板。
在端子4與導電層6之間配備有接著層10。該接著層10係僅形成在與端子4的外緣大致同等以內的範圍(在第1圖中係顯示形成在與端子4的外緣為同等範圍的接著層10)。因此，元件3中的端子4以外的部分亦即元件本體5係僅與絕緣層2相接。如上所示，本發明之內藏元件之基板1係接著層10僅形成在與端子4的外緣大致同等以內的範圍，接著層10係以與端子4之相對於導電層6相對向的面的外緣為大致同等、或其以內、或稍微大的範圍形成，因此接著層10係以裝載元件3所需最低限度的大小形成。因此，可防止在接著層10內發生孔洞，且可得可靠性高之內藏元件之基板1。假設發生孔洞，接著層10亦以所需最低限度的大小形成，因此僅可發生有限大小的孔洞，因此對基板1的可靠性所造成的影響小。因此，可得可靠性高之內藏元件之基板1。此外，由於元件本體5僅與絕緣層2相接，因此在接著層10彼此之間係介在有該絕緣層2。因此，可確保端子4間的電氣絕緣性。此外，僅與端子4部分相對應來形成接著層10，藉此即使在元件3的表面有因 電子電路所造成的凹凸的情形下，亦可形成安定的接著層10。藉此，可確保安定的導通通孔7的形成及藉其所造成之高電性連接可靠性。
此外，在內藏端子4僅在元件本體5的周緣部形成複數個的(例如周緣部之中，僅在兩端部具有端子的晶片元件)元件的情形下，並非為包含元件本體5的全面，而是僅對端子4的全部形成接著層10，藉此在端子4彼此之間形成絕緣層2，因此可實現導通通孔7間之高電氣絕緣性的確保。
將製造如上所示之內藏元件之基板1的步驟說明如下。其中，在以下說明中，根據第1圖所示之內藏元件之基板1之中僅顯示元件3近傍部分的圖示(第2圖~第8圖)來進行說明。
首先進行接著層形成步驟。該步驟係首先如第2圖所示，備妥例如在支持板11上形成有金屬層12者。其中，支持板11係具有製程條件中所需程度的剛性。支持板11係以具剛性的SUS(不銹鋼)板或鋁板等所形成來作為支持基材。金屬層12係若例如支持板11為SUS板，則使預定厚度的銅鍍敷箔析出者。或金屬層12係若支持板11為鋁板，則黏貼有銅箔者。接著，如第3圖所示，在金屬層12上以例如分配器或印刷等塗佈接著層10。該接著層10係由環氧系或聚醯亞胺系樹脂所形成，使金屬膜12與後述端子4相接著者。該接著層10係形成在與應接著之端子4同等的大小，詳言之為與端子4的接著面的外緣大致同等的 範圍內，厚度並未限定，但以10~120μm左右較為適合。
之後，進行元件裝載步驟。在該步驟中，如第4圖所示，例如將晶片元件等電氣或電子元件3裝載於金屬膜12上。具體而言，將元件3所具備的端子4載置於接著層10上來進行。藉此，端子與接著層10係相接著，因此金屬膜12與元件3係透過接著層10而相連接。接著層10係在載置元件後，利用加熱而硬化。其中，元件3亦可裝載複數。此時，僅以與元件3的數量相對應來形成接著層10。以此時的元件3而言，亦可使用具有複數電極的半導體元件或具有複數電極的被動元件的任一者或二者。
之後，進行層積步驟。該步驟係對元件3在配備有金屬膜12之側的相反側積層預浸體等絕緣基材，將此在真空下一面加熱一面衝壓來進行。該衝壓係使用例如真空加壓式衝壓機來進行。由於具有接著層10，在元件本體5與金屬層12之間確保充分的空隙，因此藉由該衝壓，絕緣基材係進入至元件本體5與金屬膜12之間，而成為絕緣層2。層積步驟係在真空下進行，因此不會有在絕緣基材內發生孔洞的情形。之後，支持板11係被去除。在絕緣層2的其中一面層積有金屬膜12，在另一面層積有其他金屬膜13。
之後，進行導通通孔形成步驟。該步驟係首先如第6圖所示，使用雷射等進行鑽孔，而形成通孔14。具體而言，通孔14係由金屬膜12通過接著層10而到達至端子4而形成。此外，亦可對應構造，為了獲得各層間或表背的電性連接，在該時點形成貫穿導通通孔或導通通孔。在形成通 孔後，施行除膠渣(desmear)處理，在通孔形成時所殘留的樹脂即被去除。之後，如第7圖所示，施行鍍敷處理(導通處理)，在通孔14內析出鍍敷而形成第1導通通孔7。接著，進行導電層形成步驟。該步驟係如第8圖所示，使用蝕刻等在絕緣層2的兩面形成導體圖案，而形成導電層6。接著，在預定部位形成阻焊劑8(參照第1圖)。
在上述層積步驟中，除了絕緣層2以外，將具有導通電路或導通通孔或導通貫穿孔的任一者或該等的組合的電路基板15配置在元件3的側方，在導通通孔形成步驟中，若形成用以使導電層6與電路基板15作電性連接的第2導通通孔16，可形成如第12圖所示之基板17。基板17係所謂的4層基板。例如第2導通通孔16係可使用填孔。此外，亦可將藉由第2導通通孔16所為之連接形成為任何層(Any-Layer)構造。
如上所述，藉由本發明之製造方法，在接著層形成步驟中將接著層10僅形成在與端子4的外緣大致同等的範圍，在接下來的元件裝載步驟中使該接著層10與端子4相接著，另外在接下來的層積步驟中將絕緣基材進行衝壓。藉此，絕緣基材進入至最終應成為導電層6的金屬層12與元件本體5之間，接著層10彼此亦透過絕緣基材而相鄰合。因此，在後步驟(導通通孔形成步驟、導電層形成步驟)中將端子4與導電層6相導通時可確保端子4間的絕緣性。藉此，導通通孔7間的絕緣性的確保係可由絕緣層2來達成。因此，以接著層10所使用的接著劑的選定而言， 關於絕緣性能，可由檢討項目中排除，可擴大接著劑選擇範圍。
其中，如第9圖所示，亦可將接著層10作為2層來形成。此時，在上述接著層形成步驟中，以周知的塗佈工法(較適為印刷工法)將第1接著部10a印刷在金屬膜12上後使其硬化，另外在其上印刷第2接著部10b後，在元件裝載步驟中使接著層10與端子4相接著而使其硬化。如上所示以一次塗佈複數次形成薄層接著部，藉此可得在最後具有安定厚度的接著層10。雖未限定，惟以1次塗佈大約5μm~60μm左右為適。亦即，第1及第2接著部的厚度係以5μm~60μm為最適。藉此，可將各自的接著層10以一定高度相一致，關於元件3的高度方向的位置即為正確。此外，在元件3與金屬層12之間亦可確保充分的空隙，可實現絕緣基材的良好流動。此外，形成複數個接著部來調整接著層10的厚度，藉此可調整供與元件連接之用的通孔14的深度。藉此，可將通孔14與形成在內層的第2導通通孔16(參照第12圖)的深度形成為同等，因此同時形成鍍敷時的連接可靠性會提升。其中，接著層10並不限於2層，亦可為其以上的複數層。
此外，接著部10a與接著部10b並非限定於相同材料，可按照所需的特性、特徵來選擇各自的材料(例如，考慮在使接著層10a具有作為應力緩衝材的作用的目的下，與絕緣基材相比較，選擇彈性率或玻璃轉移點相對較低的材料，或在接著層10b的元件接著力提升的目的下，選擇元 件密著性優異的接著劑等)。
此外，例如，第1接著部10a的玻璃轉移溫度為40~200℃(TMA法)，第2接著層10b的玻璃轉移溫度為第1接著層10a的玻璃轉移溫度以上，而且為40℃~200℃(TMA法)的範圍。
在上述中係以晶片元件為元件3之例加以說明，但是若為端子4遍及元件本體的其中一面形成有複數個多銷元件時，若在接著層形成步驟中在端子4的全部形成接著層10，會有在層積步驟中絕緣基材不易進入至元件本體5與金屬層12之間的情形。因此此時，如第10圖及第11圖所示，對端子4的一部分選擇性形成接著層10，來確保絕緣基材的流動性。具體而言，如第11圖所示，在有25個端子4的情形下，若與4角落的端子4與中央的端子4相對應形成接著層10，即可充分確保絕緣基材可流動的空間。此外，最終亦可確保成為基板1時的端子4間的電氣絕緣性。其中，在第11圖中係省略第10圖所示絕緣層2的記載。尤其在如上所示選擇性形成接著層10時，在端子4間的間隔小時亦為有效。或者，在絕緣基材的流動性低時亦為有效。接著層10的形成部位係依元件3的大小、銷數(端子數)、銷間距(端子間的間隔)、絕緣基材的材料作適當選擇。此外，藉由選擇性形成接著層10，可實現在絕緣基材硬化而收縮時施加於元件本體5的應力的緩和。其中，即使在端子4遍及元件本體5的其中一面的全面而形成複數個的情形下，若在端子4間具有充分間隔時，亦可對全部 端子4形成接著層10。此時亦可在端子4間確保高電氣絕緣性。
此外，端子4遍及其中一面的全面形成有複數個，若在端子4的一部分形成接著層10時，可按照所形成的導通通孔的直徑，選擇性地形成前述接著層與前述絕緣基材。
例如，若以直徑50μm以下的小徑通孔形成導通通孔時，在前述接著層與前述絕緣基材的任一者，可將通孔形成性良好的材料選擇性地用在該小徑通孔部，可確保更為良好的通孔形成性及可靠性。
以下亦有與上述重複的記載，以下說明本發明之效果。
藉由形成與端子4同等的大小、或稍微小、或稍微大的形狀的接著層10，可在端子4間(導通通孔7間)設置充分的空隙，且可在該空隙形成絕緣層2。藉此，無關於接著層10的絕緣性，可使端子4間的絕緣性提升。
絕緣層2係使用真空加壓衝壓機，在真空下進行成型，因此可抑制在端子4間發生孔洞，可得高可靠性。
在如上所示之端子4間形成絕緣層2，藉此無關於接著層10的材料選擇，即確保絕緣性，因此可在端子4間形成異電位的電路。
元件本體5的所有面係被絕緣層2所覆蓋，因此可緩和層積衝壓或表面構裝迴焊時等經加熱處理時的基板舉動。
1‧‧‧內藏元件之基板
2‧‧‧絕緣層
3‧‧‧元件
4‧‧‧端子
5‧‧‧元件本體
6‧‧‧導電層
7‧‧‧第1導通通孔
8‧‧‧阻焊劑
10‧‧‧接著層
10a‧‧‧第1接著部
10b‧‧‧第2接著部
11‧‧‧支持板
12‧‧‧金屬層
13‧‧‧金屬層
14‧‧‧通孔
15‧‧‧電路基板
16‧‧‧第2導通通孔
17‧‧‧基板
18‧‧‧導通貫穿孔
第1圖係本發明之內藏元件之基板的概略剖面圖。
第2圖係依序顯示本發明之內藏元件之基板之製造方法的概略圖。
第3圖係依序顯示本發明之內藏元件之基板之製造方法的概略圖。
第4圖係依序顯示本發明之內藏元件之基板之製造方法的概略圖。
第5圖係依序顯示本發明之內藏元件之基板之製造方法的概略圖。
第6圖係依序顯示本發明之內藏元件之基板之製造方法的概略圖。
第7圖係依序顯示本發明之內藏元件之基板之製造方法的概略圖。
第8圖係依序顯示本發明之內藏元件之基板之製造方法的概略圖。
第9圖係本發明之其他內藏元件之基板的部分概略圖。
第10圖係本發明之另外其他內藏元件之基板的部分概略圖。
第11圖係第10圖的A-A剖面圖。
第12圖係本發明之另外其他內藏元件之基板的概略圖。
1‧‧‧內藏元件之基板
2‧‧‧絕緣層
3‧‧‧元件
4‧‧‧端子
5‧‧‧元件本體
6‧‧‧導電層
7‧‧‧第1導通通孔
8‧‧‧阻焊劑
10‧‧‧接著層
18‧‧‧導通貫穿孔

Claims (19)

  1. 一種內藏元件之基板，包括：絕緣層；導電層，形成在該絕緣層的表面；電氣或電子元件，被埋入在前述絕緣層；複數端子，設在該元件，且與前述導電層作電性連接；及接著層，使該端子與前述導電層相接著，其特徵在於：前述接著層係僅形成在與前述端子的外緣為大致同等以內的範圍，前述元件中的前述端子以外的部分亦即元件本體係僅與前述絕緣層相接。
  2. 如申請專利範圍第1項所述的內藏元件之基板，其中，前述端子係僅在前述元件本體的周緣部形成複數個，前述接著層係對前述端子的全部形成。
  3. 如申請專利範圍第1項所述的內藏元件之基板，其中，前述端子係遍及前述元件本體的其中一面的全面形成複數個，前述接著層係對前述端子的一部分或全部形成。
  4. 如申請專利範圍第1項所述的內藏元件之基板，其中，前述接著層係以環氧系樹脂或聚醯亞胺系樹脂所形成。
  5. 如申請專利範圍第1項所述的內藏元件之基板，其中，前述接著層的厚度為10μm~120μm。
  6. 如申請專利範圍第1項所述的內藏元件之基板，其中，前述接著層係以不同材質或相同材質重疊複數接著部而形成。
  7. 如申請專利範圍第6項所述的內藏元件之基板，其中，前述接著層係至少具有與前述導電層相接的第1接著部、及與前述元件相接的第2接著部作為前述接著部，前述第1接著部的玻璃轉移溫度為40℃~200℃(TMA法)，前述第2接著部的玻璃轉移溫度為前述第1接著部的玻璃轉移溫度以上，而且為40℃~200℃(TMA法)的範圍。
  8. 如申請專利範圍第6項所述的內藏元件之基板，其中，前述第1接著部的厚度為5μm~60μm，前述第2接著部的厚度為5μm~60μm。
  9. 一種內藏元件之基板之製造方法，用以製造如申請專利範圍第1項所述的內藏元件之基板，其特徵在於包括：對形成在支持板上的金屬層形成前述接著層的接著層形成步驟；使形成在前述元件的前述端子接著於前述接著層，在前述接著層上裝載前述元件的元件裝載步驟；及將應成為前述絕緣層的絕緣基材對前述元件在真空下一面進行衝壓一面層積的層積步驟。
  10. 如申請專利範圍第9項所述的製造方法，其中，在前述層積步驟之後，另外包括導通通孔形成步驟，其係形 成由前述金屬層的外側到達至前述端子的通孔，對該通孔施行導通處理而形成第1導通通孔。
  11. 如申請專利範圍第9項所述的製造方法，其中，在前述接著層形成步驟中所使用的前述支持板為鋁板，前述金屬層係黏貼在前述鋁板的銅箔。
  12. 如申請專利範圍第9項所述的製造方法，其中，作為在前述接著層形成步驟中所使用的前述支持板為不銹鋼，前述金屬層係析出至前述不銹鋼的銅鍍敷箔。
  13. 如申請專利範圍第9項所述的製造方法，其中，在前述元件裝載步驟中，裝載複數個具有複數電極的半導體元件或具有複數電極的被動元件的任一者或二者。
  14. 如申請專利範圍第10項所述的製造方法，其中，在前述層積步驟中，除了前述絕緣層以外，將具有導通電路或導通通孔或導通貫穿孔的任一者或該等的組合的電路基板配置在前述元件的側方，在前述導通通孔形成步驟中，形成用以使前述導電層與前述電路基板作電性連接的第2導通通孔。
  15. 如申請專利範圍第14項所述的製造方法，其中，在前述導通通孔形成步驟中，前述第2導通通孔為填孔。
  16. 如申請專利範圍第14項所述的製造方法，其中，將藉由前述第2導通通孔所為之連接形成為任何層(Any-Layer)構造。
  17. 如申請專利範圍第9項所述的製造方法，其中，在前述接著層形成步驟中，在前述第1接著部硬化後形成前 述第2接著部。
  18. 如申請專利範圍第10項所述的製造方法，其中，在前述導通通孔的形成步驟中，前述第2導通通孔係形成為等於或大於前述第1導通通孔的直徑。
  19. 如申請專利範圍第10項所述的製造方法，其中，在前述導通通孔的形成步驟中，在前述第1導通通孔之中形成在前述接著層的導通通孔與形成在前述絕緣基材的導通通孔形成為不同的直徑。
TW101117968A 2011-06-02 2012-05-21 內藏元件之基板及其製造方法 TW201316856A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2011/062693 WO2012164719A1 (ja) 2011-06-02 2011-06-02 部品内蔵基板及びその製造方法

Publications (1)

Publication Number Publication Date
TW201316856A true TW201316856A (zh) 2013-04-16

Family

ID=47258604

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101117968A TW201316856A (zh) 2011-06-02 2012-05-21 內藏元件之基板及其製造方法

Country Status (2)

Country Link
TW (1) TW201316856A (zh)
WO (1) WO2012164719A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2014188493A1 (ja) * 2013-05-20 2017-02-23 株式会社メイコー 部品内蔵基板及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI115601B (fi) * 2003-04-01 2005-05-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
JP4227482B2 (ja) * 2003-07-18 2009-02-18 パナソニック株式会社 部品内蔵モジュールの製造方法
FI20041525A (fi) * 2004-11-26 2006-03-17 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
JP5395360B2 (ja) * 2008-02-25 2014-01-22 新光電気工業株式会社 電子部品内蔵基板の製造方法
JP2009289802A (ja) * 2008-05-27 2009-12-10 Tdk Corp 電子部品内蔵モジュール及びその製造方法
JP2010157664A (ja) * 2009-01-05 2010-07-15 Meiko:Kk 電気・電子部品内蔵回路基板とその製造方法
JP2010232292A (ja) * 2009-03-26 2010-10-14 Oki Semiconductor Co Ltd 半導体装置の製造方法及び半導体装置
JP2011060875A (ja) * 2009-09-08 2011-03-24 Panasonic Corp 電子部品内蔵基板及びその製造方法とこれを用いた半導体装置

Also Published As

Publication number Publication date
WO2012164719A1 (ja) 2012-12-06

Similar Documents

Publication Publication Date Title
JP2007165888A (ja) 電子素子内蔵印刷回路基板及びその製造方法
JPWO2007046459A1 (ja) 多層プリント配線基板及びその製造方法
JP5355380B2 (ja) 多層配線基板
JP2005310946A (ja) 半導体装置
JP2007129124A (ja) 多層プリント配線基板及びその製造方法
TWI555451B (zh) 電路基板、電路基板的製造方法及電子機器
JP2016134624A (ja) 電子素子内蔵型印刷回路基板及びその製造方法
TWI733655B (zh) 具有輪廓化導電層的印刷電路板及其製造方法
JP5715237B2 (ja) フレキシブル多層基板
JP6423313B2 (ja) 電子部品内蔵基板及びその製造方法と電子装置
US8674232B2 (en) Device-embedded flexible printed circuit board and manufacturing method thereof
WO2014125567A1 (ja) 部品内蔵基板及びその製造方法
JP2008071963A (ja) 多層配線基板
WO2004017689A1 (ja) 多層プリント配線板及びその製造方法
JP5659234B2 (ja) 部品内蔵基板
JP2011187912A (ja) 電子素子内蔵型印刷回路基板及びその製造方法
JP2016025281A (ja) 半導体装置及びその製造方法
TWI552662B (zh) A manufacturing method of a substrate in which an element is incorporated, and a substrate having a built-in element manufactured by the method
TW201138582A (en) Substrate with built-in components, multilayer substrate using the same, and manufacturing method of substrate with built-in components
WO2011132274A1 (ja) 部品内蔵基板及びこれを用いた多層基板並びに部品内蔵基板の製造方法
TW201316856A (zh) 內藏元件之基板及其製造方法
TW202112197A (zh) 電路基板、電路基板之製造方法、及電子機器
KR100796981B1 (ko) 인쇄회로기판 제조방법
JP2015103585A (ja) 可撓性を有するインターポーザ、半導体装置
KR20090099807A (ko) 다층 인쇄회로기판의 제조방법