TW201351607A - 半導體裝置及感測系統 - Google Patents

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Abstract

本發明揭示一種半導體裝置，其包括：一第一基板，其具有偵測預定資訊之一感測部分；一第二基板，其具有處理自該感測部分供應至其之資料之一第一處理部分；及一第三基板，其具有處理自該第一基板或自該第二基板供應至其之資料之一第二處理部分。

Description

半導體裝置及感測系統 相關申請案的交叉參考
本申請案主張2012年6月4日提出申請之臨時申請案第61/655237號之優先權之權益，該案之全部內容以引用方式併入本文中。
本發明係關於一種半導體裝置及一種包括該半導體之感測系統，且更特定而言係關於一種其中可獲得一高品質信號之半導體裝置及一種包括該半導體之感測系統。
為了推薦本發明之技術，下文將闡述現有半導體裝置及感測系統與本發明之一半導體裝置及一感測系統之間的一差異。在下文中，將藉由例示一影像處理感測系統來給出說明。
圖1係展示一現有影像感測器1之一組態之一實例之一方塊圖。在現有影像感測器1中，一參考電壓產生部分19供應一必要參考電壓至個別部分中之每一者。一驅動器17驅動其中複數個像素安置成一矩陣之一像素部分11，從而自像素部分11讀出一類比視訊信號。一類比轉數位(AD)轉換器12比較自像素部分11輸入至其之類比視訊信號與自一數位轉類比(DA)轉換器18供應以便逐漸增大之一參考電壓，並在該類比視訊信號之一位準已達到該參考電壓時反轉其一輸出信號。
一計數器13在一時間週期裏計數一時脈直至來自AD轉換器12之輸出信號從一預定計時開始反轉為止。因此，該類比視訊信號之該位準轉換成一數位視訊信號。一靜態隨機存取記憶體(SRAM)14其中暫 時儲存自計數器13輸出之數位視訊信號。
一管線處理部分15使自SRAM 14供應至其之數位視訊信號經受各種處理項。管線處理部分15其中構建一SRAM 15A且SRAM 15A其中暫時儲存已經受預處理之數位視訊信號。自SRAM 15A讀出之數位視訊信號經由一資料介面16輸出至外部。
一微處理單元(MPU)20根據儲存於可單次程式化唯讀記憶體(OTP)21中之一程式及資料來控制該等個別部分之操作。
迄今，已知其中上文所闡述之像素部分11及其他電路31安置於一片基板上之一影像感測器。簡言之，AD轉換器12、計數器13、SRAM 14、管線處理部分15、資料介面16、驅動器17、DA轉換器18、參考電壓產生部分19、MPU 20及OTP 21安置於電路部分31中。
為了平衡整合與雜訊特性，本專利證書申請人先前推薦(舉例而言)闡述於日本公開專利第2011-159958號中之一技術。
然而，在其中像素部分11之基板與電路部分31之基板以這樣一種方式層壓於彼此頂上之一結構之情形中，電路部分31中所產生之熱量給像素部分11帶來不良影響，從而在某些情形中使該視訊信號劣化。因此，必須提供一種用於補償這樣一種情形之電路，而此在某些情形中導致成本之增加。若省略掉用於該補償之該電路，則很難提供該高品質影像感測器。
為瞭解決上文所闡述之問題，已作出本發明，且因此需要能夠獲得一高品質信號。
亦需要抑制因雜訊及熱量而引起之信號之劣化。
進一步需要能夠以一最佳製程來製造各種半導體裝置。
更進一步需要能夠抑制電力消耗。
更進一步需要能夠嵌入各種信號形式。
更進一步需要能夠部分地輸出所偵測到之資訊。
進一步需要能夠緩和一輸入/輸出介面速度。
更進一步需要能夠抑制一電磁波之輻射。
更進一步需要能夠在該信號經受信號處理之後輸出用來偵測各種實體資訊項之一信號。
更進一步需要能夠使一基板內具有各種形式之信號之標準標準化。
為了達到上文所闡述之要求，根據本發明之一實施例，提供一種半導體裝置，該半導體裝置包括：一第一基板，其具有偵測預定資訊之一感測部分；一第二基板，其具有處理自該感測部分供應至其之資料之一第一處理部分；及一第三基板，其具有處理自該第一基板或自該第二基板供應至其之資料之一第二處理部分。
根據本發明之另一實施例，提供一種感測系統，該感測系統包括：一感測裝置，其偵測預定資訊，該感測裝置包括具有偵測預定資訊之一第一感測部分之一第一基板、具有處理自該感測部分供應至其之資料之一第一處理部分之一第二基板及具有處理自該第一基板或自該第二基板供應至其之資料之一第二處理部分之一第三基板。
1‧‧‧現有影像感測器
11‧‧‧像素部分
12‧‧‧類比至數位轉換器
13‧‧‧計數器
14‧‧‧靜態隨機存取記憶體
15‧‧‧管線處理部分
15A‧‧‧靜態隨機存取記憶體
16‧‧‧資料介面
17‧‧‧驅動器
18‧‧‧數位至類比轉換器
19‧‧‧參考電壓產生部分
20‧‧‧微處理單元
21‧‧‧可單次程式化唯讀記憶體
31‧‧‧其他電路
101‧‧‧半導體裝置
101A‧‧‧影像感測器
111‧‧‧像素部分
112‧‧‧驅動器
113‧‧‧參考電壓產生部分
114‧‧‧數位至類比轉換器
115‧‧‧類比至數位轉換器
116‧‧‧電晶體
117‧‧‧陣列控制器
118‧‧‧計數器
119‧‧‧微處理單元
120‧‧‧可單次程式化唯讀記憶體
121‧‧‧靜態隨機存取記憶體
122‧‧‧管線處理部分
122A‧‧‧靜態隨機存取記憶體
123‧‧‧動態隨機存取記憶體控制器
124‧‧‧動態隨機存取記憶體
125‧‧‧資料介面
151‧‧‧電晶體
152‧‧‧電晶體
153‧‧‧電晶體
154‧‧‧光電二極體
155‧‧‧線
156‧‧‧線
157‧‧‧線
158‧‧‧線
171‧‧‧通孔
172‧‧‧通孔
201‧‧‧基板
211‧‧‧通孔
301‧‧‧基板
311‧‧‧通孔
312‧‧‧通孔
331‧‧‧第一電路部分
401‧‧‧基板
411‧‧‧通孔
431‧‧‧第二電路部分
501‧‧‧圖框
501A‧‧‧圖框
501B‧‧‧圖框
601‧‧‧影像拾取系統
611‧‧‧鏡頭
612‧‧‧信號處理部分
613‧‧‧記憶體
614‧‧‧顯示部分
701‧‧‧半導體裝置
702‧‧‧半導體裝置
703‧‧‧半導體裝置
704‧‧‧半導體裝置
705‧‧‧半導體裝置
706‧‧‧半導體裝置
711‧‧‧基板
711A‧‧‧基板
712‧‧‧基板
712A‧‧‧基板
713‧‧‧基板
713A‧‧‧基板
721‧‧‧感測部分
721A‧‧‧感測部分
721B‧‧‧感測部分
721P‧‧‧感測部分
722‧‧‧處理部分
722P‧‧‧處理部分
723‧‧‧處理部分
731‧‧‧儲存區部分
731A‧‧‧揮發性儲存區部分
731B‧‧‧非揮發性儲存區部分
731P‧‧‧儲存區部分
801‧‧‧感測系統
811‧‧‧感測裝置
812‧‧‧感測裝置
813‧‧‧感測裝置
814‧‧‧感測裝置
815‧‧‧微處理單元
圖1係展示一現有影像感測器之一組態之一實例之一方塊圖；圖2係展示根據本發明之一第一實施例之一半導體裝置之局部呈電路形式之一方塊圖；圖3A、圖3B及圖3C分別係展示對儲存於第一實施例之半導體裝置中之視訊信號之處理之實例之視圖；圖4A及圖4B分別係展示根據本發明之第一實施例之半導體裝置之一層壓結構之一剖面圖及一透視圖；圖5係展示第一實施例之半導體裝置中之像素之一基板之一平面 結構之一俯視平面圖；圖6係展示第一實施例之半導體裝置中之一類比部分之一基板之一平面結構之一俯視平面圖；圖7係展示第一實施例之半導體裝置中之一邏輯部分之一基板之一平面結構之一俯視平面圖；圖8係展示第一實施例之半導體裝置中之基板中之區塊之間的一連接關係之一方塊圖；圖9係展示根據本發明之一第二實施例之一感測系統之一組態之一方塊圖；圖10係展示根據本發明之一第三實施例之一半導體裝置之一結構之一視圖；圖11係展示根據本發明之一第四實施例之一半導體裝置之一結構之一視圖；圖12係展示根據本發明之一第五實施例之一半導體裝置之一結構之一視圖；圖13係展示根據本發明之一第六實施例之一半導體裝置之一結構之一視圖；圖14係展示根據本發明之一第七實施例之一半導體裝置之一結構之一視圖；圖15係解釋對根據本發明之一第八實施例之一半導體裝置之處理之一視圖；及圖16係展示根據本發明之一第九實施例之一感測系統之一組態之一方塊圖。
下文將參照隨附圖式詳細闡述本發明之實施例。
圖2係展示根據本發明之一第一實施例之一半導體裝置之局部呈 電路形式之一方塊圖。可用作(舉例而言)用於一數位相機中之一互補金屬氧化物半導體(CMOS)影像感測器之一半導體裝置101包括一像素部分111。偵測來自一被攝體之光之複數個像素在像素部分111中安置成n×m之一矩陣。為了方便起見，圖2中僅展示兩個像素。
像素中之每一者由電晶體151至153及一光電二極體154構成。光電二極體154輸出藉由光電轉換來自該被攝體之該光獲得之一視訊信號。電晶體152將該視訊信號自光電二極體154傳送至電晶體153。電晶體153放大自光電二極體154經由電晶體152供應至其之視訊信號，並將所得視訊信號輸出至一線155。電晶體151選擇欲驅動之光電二極體154。
連接至電晶體151之一閘極之一線156、連接至電晶體152之一閘極之一線157及連接至電晶體153之一閘極之一線158皆分別經由通孔171連接至一驅動器112。此外，線155經由通孔171連接至一電晶體116及一AD轉換器115之一個輸入端子。已由一DA轉換器114輸出之一參考電壓供應至AD轉換器115之另一輸入端子。一參考電壓產生部分113產生一預定參考電壓，該預定參考電壓又供應至除AD轉換器115以外之個別部分中之每一者。
一陣列控制器117經由各別通孔172連接至驅動器112、DA轉換器114及參考電壓產生部分113，且控制驅動器112、DA轉換器114及參考電壓產生部分113之操作。AD轉換器115之一輸出經由通孔172連接至一計數器118。計數器118計數自一電路(未展示)供應至其之一時脈。計數器118之計數操作係根據來自AD轉換器115之一數位輸出信號來加以控制，藉此一計數值對應於該類比視訊信號之位準。亦即，計數器118之計數值變為該數位視訊信號。來自計數器118之輸出信號供應至充當一緩衝器之一SRAM 121且暫時儲存於SRAM 121中。應注意，當使用本發明之技術中所推薦之構造時，可以一DRAM 124代替 SRAM 121。因此，可縮減一晶片大小。
已自用作一行介面之SRAM 121讀出之視訊信號供應至一管線處理部分122且隨後經受預處理。已在管線處理部分122中經受預處理之視訊信號由一動態隨機存取記憶體(DRAM)控制器123讀出且隨後經由通孔172供應至DRAM 124以儲存於DRAM 124中。
儲存於DRAM 124中之視訊信號在一預定計時處由DRAM控制器123讀出且隨後傳送至管線處理部分122。傳送至管線處理部分122之視訊信號暫時儲存於構建於管線處理部分122中之一SRAM 122A中。暫時儲存於SRAM 122A中之視訊信號供應至一資料介面125且隨後自資料介面125輸出至外部。
一MPU 119經由通孔172連接至一OTP 120，且根據儲存於OTP 120中之一程式及資料來控制除陣列控制器117以外之SRAM 121、管線處理部分122及DRAM控制器123之操作。
接下來，將闡述半導體裝置101之一操作。驅動器112由陣列控制器117控制，以便在一預定計時處選擇屬於預定線之像素。對應於已累積於如此選擇之像素之光電二極體154中之電荷之一視訊信號由電晶體152傳送至電晶體153，且隨後由電晶體153放大，從而讀出至線155。如此讀出之視訊信號被供應至AD轉換器115之一個輸入端子。
DA轉換器114由陣列控制器117控制，以便在一預定計時處產生逐漸變大之參考電壓，並將如此產生之參考電壓供應至AD轉換器115之另一輸入端子。計數器118起始用於自該預定之計時開始計數該時脈之操作。當由DA轉換器114輸出之參考電壓的位準已變為等於該視訊信號的位準時，反轉來自AD轉換器115的輸出。當反轉來自AD轉換器115之輸出時，計數器118鎖存其中該計數值直至彼時間為止，並將該計數值供應至SRAM 121。該計數值隨著該視訊信號之位準變大而變大。亦即，該計數值變為藉由將該類比視訊信號轉換成該數位視 訊信號而獲得之一值。
已暫時保存於SRAM 121中之視訊信號經受管線處理部分122之預處理。舉例而言，缺陷像素上之資料儲存於OTP 120中，且來自具有一缺陷之像素之像素信號基於所儲存缺陷資料來加以校正。此外，該視訊信號經受叢處理。
已經受預處理之視訊信號經由DRAM控制器123供應至DRAM 124且隨後儲存於DRAM 124中。MPU 119在可能需要時控制DRAM控制器123以便執行對儲存於DRAM 124中之視訊信號之預定處理。
圖3A、圖3B及圖3C分別係展示對儲存於DRAM 124中之視訊信號之處理之一實例之視圖。現在，假定一個圖框之視訊信號分別儲存於DRAM 124中之預定位址中。如圖3A中所示，圖框501之視訊信號可沿自一左上側至一右下側之一方向依次讀出。此外，如圖3B中所示，圖框501之一預定區域內之視訊信號亦可沿自一右上側至一左下側之一方向依次讀出。除此之外，如圖3C中所示，可用算術方法運算一圖框501A之視訊信號與在圖框501A之視訊信號之前或之後的一圖框501B之視訊信號之間的差異。
對此等各種處理項之執行致使可實現諸如手移動校正、雜訊校正、移動偵測、飛行時間(ToF)偵測、調整自動對焦(AF)、用於增加或減少像素數目之一高效能換算器及數位變焦之功能。DRAM 124係以這樣一種方式構建於半導體裝置101中，藉此快速處理與在其中自該影像感測器輸出之視訊信號在一外部數位信號處理器(DSP)中處理之情形相比成為可能。
在儲存於DRAM 124中之視訊信號已根據由DRAM控制器123實施之控制讀出以暫時儲存於管線處理部分122之一SRAM 122A中之後，所涉及之視訊信號進一步經由資料介面125輸出至外部。
接下來，現在將闡述半導體裝置101之一結構。圖4A及圖4B分別 係展示半導體裝置101之一層壓結構之一剖面圖及一透視圖。如圖4A及圖4B中所示，半導體裝置101由三層構成：一最下面基板401；層壓於最下面基板401上之一基板301；及層壓於基板301上之一基板201。簡言之，基板201、基板301及最下面基板401按次序層壓以形成呈一個晶片之形式。圖4A展示其中基板201、基板301及最下面基板401按次序層壓之一狀態。此外，圖4B展示在基板201、基板301及最下面基板401按次序層壓之前的一狀態。在圖4A及圖4B中，如由一箭頭所指示，自一被攝物發出之一光自上側入射至最上面基板201。
圖5係展示用於像素之基板201之一平面結構之一俯視圖。如圖式中所示，一像素部分111形成大致處於基板201的中心位置。如上所述，該等像素在像素部分111中安置成n×m之一矩陣。在圖式中，通孔211分別形成於像素部分111之上側及下側以及右手側上。此等通孔211分別形成圖2中之通孔171。
圖6係展示用於類比部分之基板301之一平面結構之一俯視圖。基板301包括用於處理自像素部分111供應至其之信號之一第一電路部分331。亦即，如圖式中所示，三個DRAM 124在左手側及左手側中之每一者上安置大致處於基板301的中心位置，即，共計六個DRAM 124安置大致處於基板301的中心位置。OTP 120安置於基板301之左手側上。參考電壓產生部分113及DA轉換器114中之兩者安置於基板301中之右手側上。而且，驅動器112安置於基板301中之參考電壓產生部分113及DA轉換器114中之兩者之右手側上。
各自沿圖式中之水平方向延伸之AD轉換器115分別安裝於基板301中之上側及下側上。通孔312形成於AD轉換器115之內側上。此外，該三個通孔312亦經安置以便沿圖式中之一縱向安置於右手側及左手側DRAM 124之內側上。該三個通孔312分別形成圖2中之通孔172。
分別形成圖2中之通孔171之通孔311分別形成於基板301中之上部及下部AD轉換器115之外部上及驅動器112之左手側上。通孔311分別形成於對應於圖5中所展示之基板201之通孔211之位置中。因此，當基板201層壓於基板301上時，基板301之通孔311連接至基板201之通孔211，從而分別形成圖2中所展示之通孔171。
以這樣一種方式，在第一實施例之半導體101中，類比電路區塊及DRAM 124嵌入於基板301中。簡言之，基板301之一第一電路部分331由除驅動器112、參考電壓產生部分113、DA轉換器114及AD轉換器115之類比電路區塊以外之OTP 120、DRAM 124及諸如此類之電路區塊構成。
圖7係展示用於邏輯部分之基板401之一平面結構之一俯視平面圖。最下面基板401包括用於處理自像素部分111供應至其之信號之一第二電路部分431。亦即，在基板401中，管線處理部分122在左手側上安置大致處於中心位置。此外，資料介面125經安置以便沿圖式中之縱向延伸於管線處理部分122之左手側上。DRAM控制器123在右手側上安置大致處於最下面基板401之中心位置。而且，MPU 119及陣列控制器117兩者經安置以便沿圖式中之縱向延伸於DRAM控制器123之右手側上。
各自用作行介面之SRAM 121經安置以便沿圖式中之縱向分別延伸於基板401之上側及下側上。而且，計數器118經安置以便沿圖式中之縱向延伸於SRAM 121之內側上。
通孔411經安置以便沿圖式中之水平方向分別延伸於計數器118之內側上。此外，三個通孔411安置於管線處理部分122與DRAM控制器123之間以便沿圖式中之縱向延伸。
最下面基板401之通孔411形成於對應於圖6中所展示之基板301之通孔312之位置中。因此，當基板301層壓於最下面基板401上時，基 板401之通孔411連接至基板301之通孔311，從而形成圖2中所展示之通孔172。
以這樣一種方式，最下面基板401之一第二電路部分431由陣列控制器117、計數器118、MPU 119、SRAM 121、管線處理部分122、DRAM控制器123、資料介面125及諸如此類之電路區塊構成。應注意，儘管圖8中未圖解說明，但如圖7中所示，陣列控制器117及DRAM控制器123中之兩者亦包括於最下面基板401之第二電路部分431中。
圖8係展示基板之區塊之間的一連接關係之一方塊圖。來自基板201之像素部分111之輸出供應至基板301之AD轉換器115。來自AD轉換器115之輸出供應至最下面基板401之計數器118，且用於控制計數器118之計數操作。在計數器118之計數值已經受由最下面401之管線處理部分122經由最下面基板401之SRAM 121之預定預處理之後，所得計數值供應至基板301之DRAM 124以儲存於DRAM 124中。管線處理部分122之操作係由最下面基板401上之MPU 119控制。
MPU 119中之程式及資料中之兩者儲存於基板301上之OTP 120中。驅動器112、DA轉換器114及參考電壓產生部分113亦安置於基板301上。
儲存於基板301之DRAM 124上之視訊信號經由基板401之管線處理部分122之SRAM 122A供應至最下面基板401之資料介面125且進一步自資料介面125輸出至外部。舉例而言，資料介面125可遵守一相機串列介面2(CSI 2)之標準。
提供該三個基板201、301及401致使其中一熱產生量較多之邏輯電路可安置於最下面基板401上且其中一熱產生量較少之電路區塊可安置於基板301上。簡言之，除驅動器112、參考電壓產生電路113、DA轉換器114及AD轉換器115之類比電路區塊以外，OTP 120、 DRAM 124及諸如此類之其中一熱產生量較少之電路區塊亦可安置於基板301上。因此，可抑制基板201之像素部分111中之一雜訊之一產生量。此外，具有一高整合度之一基板可用作最下面基板401。
簡言之，基板301安置於最下面基板401與基板201之間。因此，具有像素部分111之基板201可推離最下面基板401。一電路區塊之一熱產生量隨著一操作頻率變高而變多。然後，其中一熱產生量相對較多之邏輯的電路區塊係安置於最下面基板401上。簡言之，不產生熱量且其中一熱產生量甚至在熱產生之情形中相對較少的類比電路區塊係安置於基板301上。因此，可防止在最下面基板401中產生之雜訊及熱量給基板201之像素部分111帶來不良影響，從而使該視訊信號劣化。此外，由於最下面基板401安置在最外面，因而最下面基板401變得容易將熱量排出至外部，且可抑制半導體裝置101之一溫度之一升高。
基板301之一熱產生量變成少於最下面基板401之熱產生量(換言之，最下面基板401之一熱產生量變成多於基板301之熱產生量)，從而使得能夠抑制熱產生給像素部分111帶來之不良影響。簡言之，所有該等電路區塊皆以使得基板301之第一電路部分331之一熱產生量變得少於最下面基板401之第二電路部分431之熱產生量之一方式分散地安置於基板301及最下面基板401中。
或者，舉例而言，甚至在欲安置之電路區塊當中，其中一熱產生量最多之電路區塊係安置於最下面基板401中而不是安置於基板301上時，亦可實現同樣的效果。
應注意，作為比較之一熱產生量可為利用最容易產生熱量之一方法僅在一既定時間裏使用半導體裝置101時之一熱產生量，或利用一標準方法僅在一標準時間裏使用半導體裝置101時之一熱產生量。當設定最嚴格的條件時，可採用前一個熱產生量。
根據以上說明，可藉助半導體裝置101來獲取高品質視訊信號。
舉例而言，上文所闡述之半導體裝置101可應用於諸如一數位相機之一影像拾取系統之一影像感測器。圖9係展示根據本發明之一第二實施例之一感測系統之一組態之一方塊圖。在圖9中所展示之第二實施例之情形中，該感測器系統應用於一影像拾取系統。為方便說明起見，簡化一影像拾取系統601之一組態。影像拾取系統601包括一鏡頭611、由上文所闡述之第一實施例之半導體裝置101構成之一影像感測器101A、一信號處理部分612、一記憶體613及一顯示部分614。
應注意，根據本發明之第一及將按次序闡述之第三至第八實施例之半導體裝置中之任一者亦可應用於影像拾取系統601。
自一被攝體發射之一光經聚合以入射至影像感測器101A。影像感測器101A基於自該被攝體發射之該光來輸出對應於該被攝體之一視訊信號。信號處理部分612處理並調變自影像感測器101A供應至其之視訊信號以產生一記錄信號，並將所得記錄信號供應至記憶體613以儲存於記憶體613中。記憶體613由一硬碟、一固態記憶體或諸如此類構成。信號處理部分612在可能需要時將該視訊信號輸出至外部。
信號處理部分612在一預定計時處讀出儲存於記憶體613中之視訊信號，解調如此讀出之視訊信號，並將所得視訊信號供應至顯示部分614。因此，該被攝體之一影像顯示於顯示部分614上。
如上所述，影像感測器101A遭受由熱量引起之不良影響得到抑制。因此，可藉助影像感測器101A來獲得高品質影像。
本發明不僅可應用於輸出影像資訊之影像拾取系統，而且可應用於針對其需要輸出具有關於聲音資訊、位置資訊、速度資訊及諸如此類之一大容量之一高清晰度信號之各種感測系統。圖10係展示根據本發明之一第三實施例之一半導體裝置701之一結構之一示意圖。
圖10中所展示之半導體裝置701由一感測部分721、一處理部分 722及一處理部分723構成。感測部分721形成於一基板711上，處理部分722形成於一基板712上，且處理部分723形成於一基板713上。基板712層壓於基板713上，且基板711層壓於基板712上。形成於基板711上之感測部分721偵測聲音資訊、位置資訊、速度資訊及諸如此類。形成於基板712上之處理部分722處理由感測部分721所偵測到之資料。形成於基板713上之處理部分723處理由感測部分721所偵測到之資料(包括其中該資料由基板712之處理部分722處理之情形)。
圖10中所展示之半導體裝置701中之基板711上之感測部分721、基板712上之處理部分722及基板713上之處理部分723分別對應於圖4A及圖4B中所展示之半導體裝置101中之基板201上之像素部分111、基板301上之第一電路部分331及基板401上之第二電路部分431。
同樣地在第三實施例之半導體裝置701之情形中，處理部分722及723以使得接觸基板711之基板712之一熱產生量變為少於基板713之熱產生量之一方式分散地安置於基板712及基板713上。基板711、712及713形成呈一個晶片之形式以便具有層壓結構。因此，可藉助第三實施例之半導體裝置701來獲得高品質輸出信號。
應注意，同樣地甚至在其中採用具有四層或四層以上之層壓結構之情形中，其中一熱產生量最多之一電路區塊安置於一最下面基板(層壓成離上面形成有感測部分721之基板711最遠之一基板)上。
圖11係展示根據本發明之一第四實施例之一半導體裝置702之一結構之一示意圖。在正文中，類似於先前參照圖10所闡述之組件之組件由相同參考符號表示且將省略對其之說明。在第四實施例之半導體裝置702中，複數個感測部分形成於基板711上。在圖11中所展示之第四實施例之情形中，兩個感測部分721A及721B形成於基板711上。該兩個感測部分721A及721B偵測相同種類的資訊項或不同資訊項。分別形成於基板712及713上之處理部分722及723處理來自感測部分 721A及721B之輸出信號中一者或兩者。半導體裝置702之其他結構相同於圖10中所展示之彼等結構。
圖12係展示根據本發明之一第五實施例之一半導體裝置703之一結構之一示意圖。在第五實施例之半導體裝置703中，一儲存區部分731形成為圖10中所展示之基板713之處理部分723。當然，並非在整個處理部分723中，而是在處理部分723之一部分中，亦可形成儲存區部分731。基板713之儲存區部分731其中儲存自基板711之感測部分721輸出之資料(包括在其中該資料在基板712之處理部分722中處理之情形)。半導體裝置703之其他結構相同於圖10或圖11中所展示之彼等結構。
應注意，處理部分723亦可形成於最下面基板713上，且儲存區部分731亦可形成於中間基板712上。
圖13係展示根據本發明之一第六實施例之一半導體裝置704之一結構之一示意圖。在第六實施例之半導體裝置704中，一揮發性儲存區部分731A及一非揮發性儲存區部分731B中之兩者形成為基板713上之儲存區部分731。應在一電源之一斷開狀態之一階段抹除之資訊儲存於揮發性儲存區部分731A中。另一方面，不應在該電源之該類型狀態之該階段抹除之資訊儲存於非揮發性儲存區部分731B中。其他結構相同於圖12中所展示之情形中之彼等結構。
圖14係展示根據本發明之一第七實施例之一半導體裝置705之一結構之一示意圖。第七實施例之半導體裝置705在結構上基本相同於圖12中所展示之半導體裝置703。然而，在半導體裝置705中，一基板711A之一感測部分721P係在一製程A中製造，一基板712A之一處理部分722P係在一製程B中製造，且一基板713A之一儲存區部分731P係在一製程C中製造。
當半導體裝置705形成呈多層結構之形式時，個別層係分別在最 佳製程中製造，藉此可減少電力消耗。
圖15係解釋對根據本發明之一第八實施例之一半導體裝置706之處理之一示意圖。在圖15中所展示之半導體裝置706中，由基板711之感測部分721所偵測到之資料由基板712之處理部分722處理且隨後儲存於基板713之儲存區部分731中。而且，在儲存於基板713之儲存區部分731中之該等預定資料項當中，僅其一部分輸出至外部。亦即，僅由感測部分721偵測之該等預定資料項之該部分輸出至外部。
以這樣一種方式提供儲存區部分731致使可沿一時間方向儲存該資訊且因此可嵌入各種信號形式。此外，由於所偵測到之資料可儲存於儲存區部分731中，因而所偵測到之預定資料項之一部分輸出至輸出級。簡言之，可促成輸入/輸出介面速度之緩和。此外，連同輸入/輸出介面速度之緩和，可抑制電磁波之輻射。
圖16係展示根據本發明之一第九實施例之一感測系統801之一組態之一方塊圖。圖16中所展示之第九實施例之感測系統801由感測裝置811至814及一MPU 815構成。感測裝置811至814由圖4A及圖4B中所展示之半導體裝置101、圖10至圖15中分別所展示之半導體裝置701至706及諸如此類構成。
舉例而言，感測裝置811至814個別地偵測關於諸如聲音資訊以及除影像資訊、自動對焦資訊、位置資訊及速度資訊以外的其他資訊之對應於感測系統801之功能之各種資訊項之資料。MPU 815處理由感測裝置811至814所偵測到之預定資料項。
感測裝置811至814可在直到已執行信號處理之後輸出關於分別由感測裝置811至814偵測到之各種實體資訊項之預定資料項。因此，可使具有各種形式(例如影像資訊、聲音資訊、位置資訊及速度資訊)之信號遵守之標準標準化。簡言之，遵守先前所確定之預定標準之信號可最後分別自感測裝置811至814及諸如此類輸出而不管自感測裝置 811至814及諸如此類具有之感測部分721輸出之信號之形式如何。因此，舉例而言，採用由一任意製造商製造之感測部分721成為可能。因而，增加自由度。
亦應注意，本發明之實施例決不僅限於上文所闡述之實施例，且因此可做各種改動，此並不背離本發明之標的物。
舉例而言，安置於各別基板上之具體電路區塊決不僅限於上文所闡述之實施例中所闡述之彼等電路區塊。
101‧‧‧半導體裝置
111‧‧‧像素部分
112‧‧‧驅動器
113‧‧‧參考電壓產生部分
114‧‧‧數位至類比轉換器
115‧‧‧類比至數位轉換器
116‧‧‧電晶體
117‧‧‧陣列控制器
118‧‧‧計數器
119‧‧‧微處理單元
120‧‧‧可單次程式化唯讀記憶體
121‧‧‧靜態隨機存取記憶體
122‧‧‧管線處理部分
122A‧‧‧靜態隨機存取記憶體
123‧‧‧動態隨機存取記憶體控制器
124‧‧‧動態隨機存取記憶體
125‧‧‧資料介面
151‧‧‧電晶體
152‧‧‧電晶體
153‧‧‧電晶體
154‧‧‧光電二極體
155‧‧‧線
156‧‧‧線
157‧‧‧線
158‧‧‧線
171‧‧‧通孔
172‧‧‧通孔

Claims (18)

  1. 一種半導體裝置，其包含：一第一基板，其具有偵測預定資訊之一感測部分；一第二基板，其具有處理自該感測部分供應至其之資料之一第一處理部分；及一第三基板，其具有處理自該第一基板或自該第二基板供應至其之資料之一第二處理部分。
  2. 如請求項1之半導體裝置，其中該等第一至第三基板按次序一個層壓於另一個上。
  3. 如請求項2之半導體裝置，其中該第三基板具有其中儲存來自該第一基板或來自該第二基板之該資料之一儲存區部分。
  4. 如請求項3之半導體裝置，其中該第三基板之該儲存區部分具有一揮發性儲存區及一非揮發性儲存區中之兩者。
  5. 如請求項3之半導體裝置，其中該第一基板之該感測部分、該第二基板之該第一處理部分及該第三基板之該儲存區部分係分別在不同製程中製造。
  6. 如請求項2之半導體裝置，其中該第三基板之該儲存區部分輸出由該第一基板之該感測部分所偵測之該資料之一部分。
  7. 如請求項2之半導體裝置，其中該第三基板之該第二處理部分具有將藉由處理來自該感測部分之該資料而獲得之資料輸出至一外部之一介面。
  8. 如請求項2之半導體裝置，其中該第一基板具有複數個感測部分。
  9. 如請求項2之半導體裝置，其中該第二基板之該第一處理部分之一熱產生量少於該第三基板之該第二處理部分之一熱產生量。
  10. 如請求項9之半導體裝置，其中該第三基板之該第二處理部分包括其中一熱產生量最多之一電路區塊。
  11. 如請求項2之半導體裝置，其中該半導體裝置係一影像感測器。
  12. 如請求項11之半導體裝置，其中該第二基板之該第一處理部分包括一類比電路。
  13. 如請求項11之半導體裝置，其中該第二基板之該第一處理部分包括一動態隨機存取記憶體。
  14. 如請求項11之半導體裝置，其中該第二基板之該第一處理部分包括一驅動器、一參考電壓產生部分、一數位至類比轉換器、一類比至數位轉換器及一可單次程式化唯讀記憶體之至少一個電路區塊。
  15. 如請求項11之半導體裝置，其中該第三基板之該第二處理部分包括一邏輯電路。
  16. 如請求項11之半導體裝置，其中該第三基板之該第二處理部分包括一管線處理部分、一計數器、一靜態隨機存取記憶體、一微處理單元、一陣列控制器及一動態隨機存取記憶體控制器之至少一個電路區塊。
  17. 一種感測系統，其包含：一感測裝置，其偵測預定資訊，該感測裝置包括一第一基板，其具有偵測預定資訊之一感測部分，一第二基板，其具有處理自該感測部分供應至其之資料之一第一處理部分，及一第三基板，其具有處理自該第一基板或自該第二基板供應至其之資料之一第二處理部分。
  18. 如請求項17之感測系統，進一步包含一微處理單元，其處理來自複數個該等感測裝置之資料。
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