TW201040689A - Reference voltage circuit - Google Patents

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201040689 六、發明說明 【發明所屬之技術領域】 本發明係關於產生基準電壓之基準電壓電路。 【先前技術】 針對從前的基準電壓電路進行說明。圖7係顯示從前 的基準電壓電路之電路圖。 此處，於進行弱反轉動作之MOS (金氧半導體，

metal-oxide-semiconductor)電晶體，W 爲閘極寬幅，L 爲閘極長，Vth爲閾値電壓，Vgs爲閘極/源極間電壓，q 爲電子的電荷量，k爲波茲曼常數，T爲絕對溫度，IdQ及 η爲隨製程而定的常數時，汲極電流Id係藉由 Id=Id0. (W/L) · e xp { (Vg s -V t h) · q/n kT} ··. (61) 而算出的。nkT/q爲熱電壓其値爲uT時，成立 I d= I d。·（W/L) . e xp { (vg s _V t h) /UT} · · · (6 2) 。因而，閘極/源極間電壓V g s係藉由 Vgs=UT· 1 n[I d/ {I d〇. (W/L) }] + Vth··· (63) 而算出。 P MOS電晶體43〜45爲電流反射鏡（current mirror)連 接’所以PMOS電晶體43〜μ之汲極電流Id41〜Id42以 及汲極電流I d 4 5爲相同。 由進彳了弱反轉動作的Nm〇 S電晶體4 1的閘極/源極間 電壓Vgs4l減算進行弱反轉動作的nm〇s電晶體42的閘 201040689 極/源極間電壓Vgs42之電壓（Vgs41-Vgs42)產生於電阻 58。因而，根據此電壓（Vgs41-Vgs42)及電阻58之電阻値 R 5 8，算出汲極電流I d 4 2，也算出汲極電流I d 4 5。如此一 來，成立

Id45 二 Id42= (Vgs41-Vgs42) /R58 - · · (64) 。因而，R59爲電阻59的電阻値時’產生於電阻59的輸 出電壓Vref藉由 Vr e f =R 5 9 · I d 4 5 =(R5 9/R 5 8) · (Vg s 4 1 -Vg s 4 2) ·.. (65) 而算出。W41爲NMOS電晶體41之閘極寬幅，L41爲 NMOS電晶體41之閘極長，Vth41爲NMOS電晶體41之 閾値電壓，W42爲NMOS電晶體42之閘極寬幅，L42爲 NMOS電晶體42之閘極長，Vth42爲NMOS電晶體42之 閾値電壓，AVth爲NMOS電晶體41〜42之閾値電壓差 (△Vth = Vth4 1-Vth42)時’由式（63 )，輸出電壓 Vref 藉 由

Vref =(R5 9/R5 8) · [UT· In { (W42/L4 2) / (W4 1/L4 1) } +Δ V t h] · · · (6 6) 而算出。 此處’如前所述’藉由以第1項之溫度特性與第2項 之溫度特性相抵消的方式調整Ν Μ Ο S電晶體4 1〜4 2之縱 橫比（aspect ratio) ’輸出電壓 Vref·變成不依存於溫度 (例如，參照專利文獻1 )。 -6- 201040689 [專利文獻1 ]日本特許第3 0 2 4 6 4 5號公報 【發明內容】 [發明所欲解決之課題] 但是，NMOS電晶體42的源極及背閘極與接地端子 1 〇〇之間存在電阻5 8。因而，隨著電阻5 8的製程差異， 閾値電壓Vth42也會有差異。總之，閾値電壓Vth42，不 0 僅依存於NMOS電晶體42的製程差異也依存於電阻58的 製程差異。因而，不依存於溫度的基準電壓，係根據 NMOS 電晶體 41〜42 的閾値電壓差（AVth = Vth41-Vth42)，所以會變得不安定。 本發明，係有鑑於前述課題而爲之發明，提供可更爲 安定地產生不依存於溫度的基準電壓之基準電壓電路。 [供解決課題之手段] 〇 本發明，爲了解決前述課題，提供一種基準電壓電

路’係產生基準電壓之基準電壓電路，其特徵爲具備：第 一電源端子、第二電源端子、具有被輸入電流的輸入端 子、及輸出根據前述輸入端子的電流之電流的第一〜第二 輸出端子之電流供給電路、第一電阻、將閘極連接於前述 第一輸出端子，將源極及背閘極連接於前述第一電源端 子’將汲極中介著前述第一電阻連接於前述第一輸出端 子，進行弱反轉動作之第一導電型之第一 MOS(金氧半導 體）電晶體、將閘極連接於前述第一電阻與前述第一 MOS 201040689 電晶體之連接點，將源極及背閘極連接於前述第一電 子，將汲極連接於前述輸入端子，具有比前述第一 電晶體的閾値電壓之絕對値更低的閾値電壓之絕對値 行弱反轉動作之第一導電型之第二MOS電晶體、被 前述第二輸出端子與前述第一電源端子之間，產生前 準電壓之第二電阻。 此外，本發明爲了解決前述課題，提供一種基準 電路，係產生基準電壓之基準電壓電路，其特徵爲具 第一電源端子、第二電源端子、具有被輸入電流的輸 子及輸出根據前述輸入端子的電流之電流的輸出端子 流供給電路、第一電阻、將閘極連接於前述輸出端子 源極及背閘極連接於前述第二電源端子，將汲極中介 述第一電阻連接於前述輸出端子，進行弱反轉動作之 導電型之第一MOS(金氧半導體）電晶體、將閘極連接 述第一電阻與前述第一 MOS電晶體之連接點，將源 背閘極連接於前述第二電源端子，將汲極連接於前述 端子，具有比前述第一 MOS電晶體的閾値電壓之絕 更低的閾値電壓之絕對値，進行弱反轉動作之第二導 之第二MOS電晶體、將閘極連接於前述輸出端子， 極及被閘極連接於前述第二電源端子的第二導電型之 MOS電晶體、及被設於前述第三MOS電晶體之汲極 述第一電源端子之間，產生前述基準電壓之第二電阻 [發明之效果] 源端 MOS ，進 設於 述基 電壓 備： 入端 之電 ，將 著前 第二 於前 極及 輸入 對値 電型 將源 第三 與前 -8- 201040689 在本發明’於第一〜第二MOS電晶體 閘極短路，所以閾値電壓僅依存於第一〜第 體的製程差異而不依存於其他元件的製程差 安定地產生不依存於溫度的基準電壓。 【實施方式】 [供實施發明之最佳型態] 0 以下，參照圖面說明本發明之實施型態 <第1實施形態> 首先，說明基準電壓電路之構成。圖1 壓電路之圖。 基準電壓電路，具備PMOS電晶體3〜. 體1〜2以及電阻50〜51。此外，基準電壓 源端子101、接地端子100及輸出端子102 ‘ 〇 PMOS電晶體3，將閘極及汲極連接於 2之汲極，將源極及背閘極連接於電源端5 電晶體4，將閘極連接於PMOS電晶體3的 及背閘極連接於電源端子1 〇 1，將汲極連接 一端及NMOS電晶體1之閘極。PMOS電晶 連接於PMOS電晶體3的閘極，將源極及背 源端子101，將汲極連接於輸出端子102。 2，將閘極連接於電阻5 0之另一端及N Μ 0 S 極，將源極及背聞極連接於接地端子1 0 0。 ，使源極與被 二MOS電晶 異。因而，更 係顯示基準電 5、Ν Μ Ο S電晶 電路，具備電 Ν Μ Ο S電晶體 :1 0 1。PMOS 閘極，將源極 於電阻5 0之 體5，將閘極 閘極連接於電 Ν Μ Ο S電晶體 電晶體1之汲 Ν Μ Ο S電晶體 201040689 1 ’將源極及背閘極連接於接地端子1 00。電阻5 1，被設 於輸出端子1 0 2與接地端子1 0 0之間。 PMOS電晶體3〜5之縱橫比（aspect ratio)爲相同。此 外，Ρ Μ O S電晶體3〜5之閘極相互連接。因而，流動於 PM0S電晶體3〜5的汲極電流也成爲相同。PMOS電晶體 3〜5，作爲電流供給電路而發揮功能，具有被輸入電流的 輸入端子（PMOS電晶體3之汲極）與輸出根據輸入端子 的電流之電流的輸出端子（PMOS電晶體4之汲極）及輸 出端子（PMOS電晶體5之汲極）。 此外，Ν Μ Ο S電晶體1〜2之閘極寬幅被設計爲對汲 極電流爲充分大，所以NMOS電晶體1〜2進行弱反轉動 作。 此外，NMOS電晶體1之閾値電壓的絕對値比NMOS 電晶體2之閾値電壓的絕對値還高。 電阻5 0〜5 1係以同一種類之多晶矽形成，以電阻5 0 〜5 1之溫度係數成爲最小的方式，設定對電阻5 0〜5 1之 離子植入量。 NMOS電晶體1〜2被形成於同一濃度的基板上，僅 NMOS電晶體1或NMOS電晶體2被進行通道摻雜 (channel dopping)。如此一來’ NMOS電晶體1〜2之閾値 電壓差之製程差異僅依存於NMOS電晶體1或NMOS電 晶體2之通道摻雜的製程差異，所以與凹陷（depression) 型NMOS電晶體比較，製程差異的影響變小。 又，NMOS電晶體1〜2被形成於同一濃度之基板 -10 - 201040689 上，NMOS電晶體1〜2被進行第1次通道摻雜，其後， 僅NMOS電晶體1或僅NMOS電晶體2被進行第2次通 道摻雜亦可。 接著，說明基準電壓電路之動作。 此處，於進行弱反轉動作之 MOS (金氧半導體， metal-oxide-semiconductor)電晶體，W 爲閘極寬幅，L 爲閘極長，Vth爲閾値電壓，Vgs爲閘極/源極間電壓，q 0 爲電子的電荷量，k爲波茲曼常數，T爲絕對溫度，Id。及 η爲隨製程而定的常數時，汲極電流Id係藉由 I d = I d0 · (W/L) *exp { (Vgs-Vth) · q/n k T} · · · (11) 而算出的。nkT/q爲熱電壓其値爲UT時，成立 I d = I d0 · (W/L) - exp { (Vgs-Vth) /UT} · · · (12) 。因而，閘極/源極間電壓Vgs係藉由 Vgs =UT · 1 n[I d/ { I d〇 · (W/L) } ] + V t h · · · (13) 〇 而算出。 V g s 1爲N Μ O S電晶體1之閘極/源極間電壓，V g s 2爲 NMOS電晶體2之閘極/源極間電壓，R50爲電阻50之電 阻値時，NMOS電晶體1之汲極電流Idl藉由 I d 1= (Vg s 1 —Vg s 2) /R 5 0 · . . (14) 而算出。此外，Id2爲NMOS電晶體2之汲極電流，W1 爲NMOS電晶體1之閘極寬幅，L1爲NMOS電晶體1之 閘極長，Vthl爲NMOS電晶體1之閾値電壓，W2爲 NMOS電晶體2之閘極寬幅，L2爲NMOS電晶體2之閘 -11 - 201040689 極長，Vth2爲NMOS電晶體 2之閾値電壓時，由式 (13)，閘極/汲極間電壓V g s 1〜V g s 2藉由

Vg s 1=UT* 1 n[I d 1/ { I d〇· (W1/L 1) } ] + V t h 1 . · . (15) Vg s 2=UT · 1 n[I d 2/ { I d0 · (W2/L 2) } ]+V t h 2 · · · (16) 而算出。汲極電流Idl〜Id2爲相同，AVth爲NMOS電晶 體 1〜2之閾値電壓差（Δνί!ι = νΐ1ι1-νί1ι2)的話，由式 (1 4 )〜（1 6 )，汲極電流I d 1藉由 I d 1= (1/R5 0) · [UT. 1 η { (I d 1/1 d 2) · (W2/L2) / (W1 /L 1) } +Δν t h] · · · (17) I d 1= (1/R5 0) · [UT· 1 n { (W2/L 2) /(Wl/L 1) } + Δν t h]… (18) 而算出。 此處，熱電壓UT，正比例於溫度，所以具有正的溫 度係數。此外，NMOS電晶體1〜2之閾値電壓 Vthl〜 Vth2，如圖2所示，分別具有負的溫度係數。把閾値電壓 之絕對値設定爲很高的NMOS電晶體1之溫度係數之斜 率，比NMOS電晶體2之溫度係數的斜率更陡。因而’閾 値電壓差（Δνα = νί1ι1-νί1ι2)也具有負的溫度係數。因而’ 於式（18)，第1項具有正的溫度係數，第2項具有負的 溫度係數，因此以第1項的溫度特性與第2項之溫度特性 相抵消的方式調整NMOS電晶體1〜2之縱橫比（aspect ratio)，而使汲極電流Idl變成難以依存於溫度。 如此一來，於Ρ Μ Ο S電晶體4〜5，閘極相互連接’ 源極分別連接於電源端子1 0 1，所以汲極電流Id 1與汲極 電流Id5成爲相同。因而，成立 -12- 201040689 I d 5 = I d 1 · · · (19) 。R 5 1爲電阻5 1的電阻値時，輸出端子丨〇 2與接地端子 100之間（於電阻51)產生的輸出電壓Vref藉由

Vr e f =R5 1 · I d 5= (R5 1/R5 0) . [υτ· 1 η { (W2/L 2) / (W 1 /L 1) } +Δ V t h] · · · (20) 而算出。 此處，如前所述，藉由以第1項之溫度特性與第2項 0 之溫度特性相抵消的方式調整NMOS電晶體1〜2之縱橫 比（aspect ratio)，輸出電壓 Vref變成不依存於溫度。此 外’以同一種類的多晶矽形成的電阻50〜5 1具有溫度特 性，但如式（2 0 )之（R5 1 /R5 0 )所示，這些溫度特性彼 此抵銷。 於NM0S電晶體1〜2，使源極與被閘極短路，所以 閾値電壓Vthl〜Vth2僅依存於NM0S電晶體1〜2的製程 差異不依存於其他元件的製程差異。因而，更安定地產生 Q 不依存於溫度的基準電壓Vref。 又，此處使用電阻5 0〜5 1，但使用在線形區域動作 的M0S電晶體亦可。 此外，亦可以是電阻50〜51藉由未圖示的複數個電 阻而形成，藉由在配線步驟改變各電阻間之連接關係，使 電阻50〜51之電阻値可變。如此一來，輸出電壓Vref可 以被調整爲任意的電壓。 此外，亦可以是電阻50〜51藉由未圖示的複數個電 阻及保險絲而形成，藉由保險絲被切斷而改變各電阻間之 -13- 201040689 連接關係，使電阻50〜5 1之電阻値可變。如此一來，輸 出電壓vref可以被調整爲任意的電壓。 此外，PMOS電晶體3〜5之縱橫比（aspect ratio)爲相 異亦可。 此外，在圖1，PMOS電晶體 3之汲極被連接於 PM0S電晶體3〜5的閘極。但是，如圖3所示，被設有 放大器70，非反轉輸入端子被連接於PMOS電晶體3的 汲極與NMOS電晶體2的汲極之連接點，反轉輸入端子被 連接於PMOS電晶體4的汲極與電阻50之一端之連接 點，輸出端子被連接於PMOS電晶體3〜5的閘極亦可。 如此一來，PMOS電晶體3〜4之汲極電壓變成更爲相 同，汲極電極 Id 1〜Id2變成更爲相同。因而，由式 (17)可更正確地算出汲極電流Idl。 此外，如圖4所不，設起動電路8 0亦可。電流完全 不流動的場合與電流流動的場合之2個安定點存在於基準 電壓電路，起動電路80係以基準電壓電路由前者的場合 移至後者的場合的方式動作。具體而言，PMOS電晶體3 以及NMOS電晶體2之汲極電流未達特定電流，而PMOS 電晶體3之閘極電壓達特定電壓以上時，起動電路8 0由 電源端子101對NMOS電晶體2之聞極流入起動電流而起 動基準電壓電路。 此外，如圖5所示，電源端子1 01與ρ Μ Ο S電晶體3 〜5之源極之間設有疊接電路90亦可。如此一來，透過 疊接電路90由電壓端子101往PMOS電晶體3〜5之源極 -14- 201040689 供給電源電壓，所以即使電源電壓變動，PMOS電晶體3 〜5之源極電壓也變成難以變動。因而，電源電壓變動除 去比變佳。 此外，雖未圖示，但PMOS電晶體3〜5之汲極與這 些之連接對象之間分別設有疊接電路亦可。如此一來，即 使電源電壓變動，其連接對象之電壓也變得難以變動。因 而，電源電壓變動除去比變佳。

0 此外，在圖1，NMOS電晶體進行弱反轉動作，PMOS 電晶體構成電流反射鏡（current mirror)電路，輸出電壓 Vref產生於輸出端子102與接地端子100之間。但是， 雖未圖示，PMOS電晶體進行弱反轉動作，NMOS電晶體 構成電流反射鏡（current mirror)電路，輸出電壓 Vref產 生於電源端子1 01與輸出端子1 02之間亦可。 <第2實施形態> Q 首先，說明基準電壓電路之構成。圖6係顯示基準電 壓電路之圖。 基準電壓電路，具備PMOS電晶體8〜10、NMOS電 晶體11〜12以及電阻52〜53。此外，基準電壓電路，具 備電源端子101、接地端子1〇〇及輸出端子102。 NMOS電晶體1 1，將閘極及汲極連接於PMOS電晶體 9之汲極，將源極及背閘極連接於接地端子1 00。NMOS 電晶體12，將閘極連接於NMOS電晶體1 1的閘極，將源 極及背閘極連接於接地端子1 〇〇，將汲極連接於電阻52 -15- 201040689 之一端。PMOS電晶體9，將閘極連接於PMOS電晶體8 之汲極與電阻52之另一端之連接點，將源極及背閘極連 接於電源端子1 01。PMOS電晶體8，將閘極連接於PMOS 電晶體1 〇之閘極與電阻52之一端，將源極及背閘極連接 於電源端子1 〇 1。PMOS電晶體1 0，將源極及被閘極連接 於電源端子1 〇 1，將汲極連接於輸出端子1 02。電阻53， 被設於輸出端子1 02與接地端子1 〇〇之間。 NM0S電晶體11〜12之縱橫比（aspect ratio)爲相 同。此外，NM0S電晶體1 1〜12之閘極相互連接。因 而，流動於NMOS電晶體1 1〜1 2的汲極電流也成爲相 同。NMOS電晶體1 1〜1 2，作爲電流供給電路而發揮功 能，具有被輸入電流的輸入端子（NMOS電晶體11之汲 極）與輸出根據輸入端子的電流之電流的輸出端子 (N Μ 0 S電晶體1 2之汲極）。 接著，說明基準電壓電路之動作。

Vgs8爲PMOS電晶體8之閘極/源極間電壓，Vgs9爲 PMOS電晶體9之閘極/源極間電壓，R52爲電阻52之電 阻値時’ PMOS電晶體8之汲極電流Id8藉由 I d 8 = (Vg s 8 — Vg s 9) /R 5 2 · . · (34) 而算出。此外’ Id9爲PMOS電晶體9之汲極電流，W8 爲PMOS電晶體8之閘極寬幅，L8爲PMOS電晶體8之 閘極長’ Vth8爲PMOS電晶體8之閾値電壓，W9爲 Ρ Μ Ο S電晶體9之閘極寬幅，l 9爲Ρ Μ Ο S電晶體9之閘極 長’ Vth9爲PMOS電晶體9之閾値電壓時，由式 -16- 201040689 (13 )，閘極/汲極間電壓Vgs8〜Vgs9藉由

Vg s 8=UT · 1 η [ I d 8/ { I d„ · (W8/L 8) } ]+V t h 8 · · · (35) Vg s 9=UT· 1 n[I d 9/ { I d。·（W 9/L 9) } ] + V t h 9 · · · (36) 而算出。汲極電流Id8〜Id9爲相同，AVtli爲PMOS電晶 體 8〜9之閾値電壓差（Δνί1ι = να8-νί1ι9)的話，由式 (34)〜（36)，汲極電流Id8藉由 I d 8= (1/R 5 2) · [UT· In { (I d 8/1 d 9) · (W9/L 9) / (W8 /L 8) } + AV t h] · · · (3 7) I d 8 = (1/R 5 2) . [UT. 1 n { (W9/L 9) /(W8/L 8) } +AV t h] · · · (3 8) 而算出。 此處，如第1實施型態那樣，汲極電流Id8變成難以 依存於溫度。 如此一來，於Ρ Μ Ο S電晶體8與10，閘極相互連 接，源極分別連接於電源端子1 〇 1，所以汲極電流Id8與 汲極電流IdlO成爲相同。因而，成立 I d 1 0= I d 8 . · · (3 9) 。R53爲電阻53的電阻値時，輸出端子102與接地端子 1〇〇之間產生的輸出電壓Vref藉由

Vref = R53* Idl0 = (R53/R52) -[UT* In { (W9/L9)/(W 8/L 8) } +Δν t h] · - . (4 0) 而算出。 亦即，如第1實施型態那樣，電阻5 2〜5 3之溫度特 性相抵消。 -17- 201040689 【圖式簡單說明】 圖1係顯示本發明之基準電壓電路之電路圖。 圖2係顯示NMO S電晶體之閾値電壓的絕對値之溫度 特性之圖。 圖3係顯示本發明之基準電壓電路之其他例之電路 圖。 圖4係顯示本發明之基準電壓電路之其他例之電路 圖。 圖5係顯示本發明之基準電壓電路之其他例之電路 圖。 圖6係顯示本發明之第二實施型態之基準電壓電路之 電路圖。 圖7係顯示從前之基準電壓電路之電路圖。 【主要元件符號說明】 1,2 : NMOS電晶體 3〜5: PMOS電晶體 70 :放大器 8 0 :起動電路 90 :疊接電路（cascode circuit) 1 (Η :電源端子 102 :輸出端子 -18-

Claims (1)

1. 201040689 七、申請專利範圍 1. 一種基準電壓電路，係產生基準電壓之基準電壓 電路，其特徵爲具備： 第一電源端子、 第二電源端子、 具有被輸入電流的輸入端子、及輸出根據前述輸入端 子的電流之電流的第—第二輸出端子之電流供給電路、 ◎ 第一電阻、 將閘極連接於前述第一輸出端子，將源極及背閘極連 接於前述第一電源端子，將汲極中介著前述第一電阻連接 於前述第一輸出端子，進行弱反轉動作之第一導電型之第 一 MOS(金氧半導體）電晶體、 將閘極連接於前述第一電阻與前述第一 MOS電晶體 之連接點，將源極及背閘極連接於前述第一電源端子，將 汲極連接於前述輸入端子，具有比前述第一 MOS電晶體 〇 的閾値電壓之絕對値更低的閩値電壓之絕對値，進行弱反 轉動作之第一導電型之第二MOS電晶體、及 被設於前述第二輸出端子與前述第一電源端子之間， 產生前述基準電壓之第二電阻。 2. 如申請專利範圍第1項之基準電壓電路，其中 前述電流供給電路，具有 將閘極及汲極連接於前述輸入端子，將源極及背閘極 連接於前述第二電源端子之第二導電型之第三MOS電晶 體、 -19- 201040689 將閘極連接於前述輸入端子，將源極及背閘極連接於 前述第二電源端子，將汲極連接於前述第一輸出端子之第 二導電型之第四MOS電晶體、及 將閘極連接於前述輸入端子，將源極及背閘極連接於 前述第二電源端子，將汲極連接於前述第二輸出端子之第 二導電型之第五MOS電晶體。 3 .如申請專利範圍第2項之基準電壓電路，其中 前述電流供給電路，進而具有 分別被設於前述第三〜第五MOS電晶體之汲極與這 些之連接對象之間的複數個疊接電路。 4·如申請專利範圍第1項之基準電壓電路，其中 前述電流供給電路，具有 將非反轉輸入端子連接於前述輸入端子，將反轉輸入 端子連接於前述第一輸出端子之放大器、 將閘極連接於前述放大器之輸出端子，將源極及背閘 極連接於前述第二電源端子，將汲極連接於前述輸入端子 之第二導電型之第三M〇S電晶體、 將閘極連接於前述放大器之輸出端子，將源極及背閘 極連接於前述第二電源端子，將汲極連接於前述第一輸出 端子之第二導電型之第四MOS電晶體、及 將閘極連接於前述放大器之輸出端子，將源極及背閘 極連接於前述第二電源端子，將汲極連接於前述第二輸出 端子之第二導電型之第五MOS電晶體。 5 .如申請專利範圍第1項之基準電壓電路，其中 -20- 201040689 前述第一〜第二MOS電晶體被形成於同一濃度之基 板上，僅前述第一 MOS電晶體或前述第二M0S電晶體被 摻雜通道。 6. 如申請專利範圍第1項之基準電壓電路，其中 前述第--第二M0S電晶體被形成於同一濃度之基 板上，前述第--第二M0S電晶體被進行第1次通道摻 雜，其後僅前述第一 M0S電晶體或前述第二M0S電晶體 0 被進行第2次通道摻雜。 7. 如申請專利範圍第1項之基準電壓電路，其中 前述第--第二電阻，係以同一種材料形成的。 8. 如申請專利範圍第7項之基準電壓電路，其中 前述材料爲多晶矽。 9. 如申請專利範圍第1項之基準電壓電路，其中 前述第--第二電阻，係在線形區域動作之MOS電 晶體。 Q ίο.如申請專利範圍第1項之基準電壓電路，其中 前述第--第二電阻，係藉由複數個電阻而形成的， 藉由在配線步驟改變前述各電阻間之連接關係，使電阻値 可變。 11. 如申請專利範圍第1項之基準電壓電路，其中 前述第--第二電阻，係藉由複數個電阻及保險絲 (fuse)所形成的，藉由前述保險絲被切斷改變前述電阻間 之連接關係，而可以改變電阻値。 12. 如申請專利範圍第1項之基準電壓電路，其中進 -21 - 201040689 而具備 前述第二MOS電晶體之汲極電流未達特定電流時， 使起動電流流入前述第二 MOS電晶體之閘極的起動電 路。 13. 如申請專利範圍第1項之基準電壓電路，其中進 而具備 被設於前述第一電源端子或前述第二電源端子，與具 有目丨j述電流供給電路、目II述第一電阻、BL1述第一〜第二 MOS電晶體及前述第二電阻的電路之間之疊接電路。 14. 一種基準電壓電路，係產生基準電壓之基準電壓 電路，其特徵爲具備： 第一電源端子、 第二電源端子、 具有被輸入電流的輸入端子及輸出根據前述輸入端子 的電流之電流的輸出端子之電流供給電路、 第一電阻、 將閘極連接於前述輸出端子，將源極及背閘極連接於 前述第二電源端子，將汲極中介著前述第一電阻連接於前 述輸出端子，進行弱反轉動作之第二導電型之第一 M0S(金氧半導體）電晶體、 將閘極連接於前述第一電阻與前述第一 M0S電晶體 之連接點，將源極及背閘極連接於前述第二電源端子，將 汲極連接於前述輸入端子，具有比前述第一 M0S電晶體 的閾値電壓之絕對値更低的閾値電壓之絕對値，進行弱反 -22- 201040689 轉動作之第二導電型之第二MOS電晶體、 將閘極連接於前述輸出端子，將源極及背閘極連接於 前述第二電源端子的第二導電型之第三MOS電晶體、及 設於前述第三MOS電晶體之汲極與前述第一電源端 子之間，產生前述基準電壓之第二電阻。

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