TW201009843A - Methods and apparatus for intercell interference mitigation using modulation coding - Google Patents

Methods and apparatus for intercell interference mitigation using modulation coding Download PDF

Info

Publication number
TW201009843A
TW201009843A TW098122303A TW98122303A TW201009843A TW 201009843 A TW201009843 A TW 201009843A TW 098122303 A TW098122303 A TW 098122303A TW 98122303 A TW98122303 A TW 98122303A TW 201009843 A TW201009843 A TW 201009843A
Authority
TW
Taiwan
Prior art keywords
flash memory
modulation
unit
programmed
stylized
Prior art date
Application number
TW098122303A
Other languages
English (en)
Other versions
TWI501238B (zh
Inventor
Nils Graef
Erich F Haratsch
Milos Ivkovic
Victor Krachkovsky
Andrei Vityaev
Johnson Yen
Original Assignee
Lsi Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lsi Corp filed Critical Lsi Corp
Publication of TW201009843A publication Critical patent/TW201009843A/zh
Application granted granted Critical
Publication of TWI501238B publication Critical patent/TWI501238B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1072—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in multilevel memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes

Description

201009843 六、發明說明： 【發明所屬之技術領域】 本發明大體上係關於快閃記憶體器件且更特定言之，係 關於在此等快閃記憶體器件中用於抑制單元間干擾之效應 的改良技術。 本申請案主張2008年7月1曰申請之美國臨時專利申請案 第61/133，675號、2008年7月3曰申請之美國臨時專利申請 案第61/133,921'號、2008年7月10日申請之美國臨時專利申 請案第61/13 4,688號、2008年7月22日申請之美國臨時專利 申請案第61/135,732號及2008年9月30日申請之美國臨時專 利申請案第61/194,751號之優先權，該等申請案中之每一 者以引用的方式併入本文中。 本申請案涉及2009年3月11曰申請之名為「Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors, Multi-Page Coding and Per-Page Coding」之國際專利申請案第 PCT/US09/36810 號及名為「Methods and Apparatus for Read-Side Intercell Interference Mitigation in Flash Memories」之國際專利申請案、名為「Methods and Apparatus for Write-Side Intercell Interference Mitigation in Flash Memories」之國際專利申請案、名為「Methods and Apparatus for Interfacing Between a Flash Memory Controller and a Flash Memory Array」之國際專利申請案 及名為「Methods and Apparatus for Soft Demapping and 14I37I.doc 201009843
Intercell lnterferenee Mitigati〇n in Flash Mem〇Hes」之國 際專利巾請案，該等巾請案巾之每-者在同—天中請且以 引用的方式併入本文中。 【先前技術】 5午多s己憶體器件（諸如，快閃記憶體器件）使用類比記憶 體單元儲存資料。每一記憶體單元儲存一類比值，其亦被 稱為儲存值（諸如，電荷或電壓）。該儲存值表示儲存於該 單元中之資訊。舉例而言，在快閃記憶體器件中，每一類 比S己憶體單元通常儲存某一電壓。每一單元之可能類比值 之範圍通常被分成多個臨限區域，其中每一區域對應於一 或多個資料位元值。藉由寫入對應於所要一或多個位元之 標稱類比值將資料寫入至類比記憶體單元。 舉例而言’單位準單元（Singie_ievei cell，SLC)快閃記憶 體器件每記憶體單元儲存一個位元（或兩個可能之記憶體 狀態）。另一方面，多位準單元（Multi-level cell，MLC)快 閃s己憶體器件每記憶體單元儲存兩個或兩個以上位元（亦 即’每一單元具有四個或四個以上可程式化狀態）^對於 MLC快閃記憶體器件之更詳細論述’見（例如）2〇〇9年3月11 日申0月之名為「Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors, Multi-Page Coding And Per-Page Coding」之國際 專利申請案第PCT/US09/36810號，其以引用的方式併入本 文中。 在多位準NAND快閃記憶體器件中，例如，浮動閘極器 141371.doc 201009843 件以處於一範圍中之可程式化臨限電壓來使用，該範圍被 分成多個區間，其中每一區間對應於不同多位元值。為了 將給定多位元值程式化至一記憶體單元中，該記憶體單元 中之浮動閘極器件之臨限電壓經程式化至對應於該值之臨 限電壓區間中。 儲存於記憶體單元中之類比值常常失真。失真通常歸因 於（例如）向後樣式相依性（back pattern .dependency，BPD)、 雜訊及單元間干擾（ICI)。對於快閃記憶體器件中之失真之 更詳細論述，見（例如）IEEE電子器件快報第264-266頁 (2002 年5月）J.D. Lee等人之「Effects of Floating-Gate Interference on NAND Flash Memory Cell Operation」或 IEEE固態電路期刊第43卷第4期第919-928頁（2008年4月） Ki-Tae Park等人之「A Zeroing Cell-to-Cell Interference Page Architecture With Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories」， 其中之每一者以引用的方式併入本文中。 ICI為在單元之間的寄生電容之後果且通常被認為係失 真之最突出來源。舉例而言’已知ICI隨技術微縮（scaling) 而增加且隨電晶體尺寸變得更小而變為臨限電壓分布之失 真之顯著來源。因此，為了得到可靠MLC記憶體，尤為需 要關注ICI，此係由於ICI限制可以可靠方式儲存於MLC記 憶體令之電壓位準之數目。 已提議或建議用於藉由減小單元之間的電容耦合來抑制 ICI之效應的許多技術。舉例而言，Ki-Tae Park等人描述 I41371.doc 201009843 抑制ICI之現有程式化技術，諸如，偶數/奇數程式化、自 下而上程式化及多階段程式化。雖然此等現有方法已促進 減小ICI之效應，但其隨電晶體尺寸減小（例如，低於65 nm之技術，其中寄生電容歸因於快閃單元之緊密接近性而 大出》午夕）而變得較不有效。因此存在對用於抑制效應 之改良號處理及編碼技術的需要。 【發明内容】
大體而言，提供用於使用調變編碼之單元間干擾抑制的 方法及裝置。根據本發明之-態樣，在快閃記憶體之程式 化期間，執行一調變編碼，其選擇用於程式化快問記憶體 之-或多個位準以使得快閃記憶體中 違反-或多個預定準則之值程式化。在許多例二: 中’-或多個預定判係基㈣τ各射之—或多者：由 經程式化單元所引起之擾動量；經程式化單元之電整偏 移；由經程式化單元所儲存之電壓；通過經程式化單元之 電流中的改變量；及通過經程式化單元之電流的量。 本發明之另'態樣重映射一或多個程式狀態以破保一或 多個程式狀態具有敎二進位值。前置物⑽de)可視情 :兄在同位編碼之後應用以減小調變解碼器之輸出處之誤差 傳播。 、 本發明認識到第—褚宕-4 h 4 弟預疋一進位值可比第二預定二進位崔 引起更多擾動且因此調變編碼選擇用於程式化快閃記憶截 之-或多個位準以使得快閃記憶體中之減少數目之單元以 第一預定二進位值程式化。在—說明性實施例中，若存在 14I371.doc 201009843 多於灸/2個的第一預定二進位值，則調變編碼翻轉到固使用 者位元中之所有&個位元。 根據本發明之另一態樣，在快閃記憶體之讀取期間，執 行一調變解碼，其將一或多個位準指派至快閃記憶體中之 諸單元以使得快閃記憶體中之減少數目之單元以違反—或 多個預定準則之值讀取。 5 本發明之更完整理解以及本發明之另外特徵及優點將藉 由參考以下[實施方式]及圖式來獲得。 【實施方式】 本發明之各種態樣係針對在諸如單位準單元或多位準單 元（MLC)NAND快閃記憶體器件之記憶體器件中用於抑制 ICI的信號處理技術。如本文中所使用，多位準單元快閃 記憶體包含一記憶體’纟中每一記憶體單元儲存兩個或兩 個以上位元。通常，儲存於一個快閃單元中之多個位元屬 於不同頁。雖然在本文中使用儲存類比值作為電壓之記憶 體單元來說明本發明，但如—般熟習此項技術者將顯而易 見，本發明可與用則夬閃記憶體之任何儲存機制一起使 用，諸如使用電壓或電流表示所儲存資料。 圖1為習知快閃記憶體系統100之示意性方塊圖。如圖！ 中所展示’例示性快閃記憶體系統1〇〇包含快閃控制系統 110及快閃記憶體區塊16〇。例示性快閃控制系統110包含 快閃控制器120、編碼器/解碼器區塊14〇及一或多個緩衝 器145。在一替代實施例中，編碼器/解碼器區塊“ο及— 些緩衝器145可在㈣控制器12_部實施。編碼器/解碼 I41371.doc 201009843 器區塊140及緩衝器丨45可（例如）使用熟知市售技術及/或產 品來實施。 例示11快閃a己憶體區塊160包含一記憶體陣列^ 7〇及一或 多個緩衝器180(每一者可使用熟知市售技術及/或產品來實 施）。記憶體陣列可體現為單位準或多位準單元快閃記 憶體，諸如NAND快閃記憶體、相變記憶體（pCM)、 MRAM記憶體、NC)1^閃記憶體或另—非揮發性快閃記憶 體。雖然主要在多位準單元NAND快閃記憶體之情況下說 明本發明，但如一般熟習此項技術者將顯而易見，本發明亦 可應用於單位準單元快閃記憶體及其他非揮發性記憶體。 多位準單元快閃記憶體 在多位準單元NAND快閃記憶體中，臨限值偵測器通常 用於將與特定單元相關聯的電壓值轉譯為預定記憶體狀 態。圖2說明圖1之例示性多位準單元快閃記憶體17〇之例 示性臨限電壓分布，其基於以引用的方式併入本文中之美 國專利案第6,522,580號的教示。大體而言，一單元之臨限 電壓係需要施加至該單元以使得該單元傳導某一量之電流 的電壓。臨限電壓為對儲存於該單元中之資料的量測。 在圖2所展示之例示性實施例中，每一儲存元件使用四 個可能之資料狀態將兩個資料位元儲存於每一記憶體單元 中。圖2說明四個尖峰210_213，其中每一尖峰對應於一個 狀態。在多位準單元快閃器件中，臨限電壓分布圖2〇〇之 不同尖峰210-213用於將兩個位元儲存於該單元中。 臨限電壓分布圖200之尖峰210-213以相應二進位值標 H1371.doc 201009843 記。因此，當一單元處於第-狀態2U)時，其表示低位(亦 被稱為最低有效位元LSB)之…及高位（亦被稱為最高有效 位兀MSB)之「1 ^狀‘4 21 Gif常為單元之初始未被程式化狀 態或抹除狀態。同樣地，當一單元處於第二狀態2ιι時，其 表示低位之「0」及高位之「！」。當一單元處於第三狀態m 時，其表示低位之「0」及高位之「〇」。最後，當一單元處 於第四狀態213時，其表示低位之「丨」及高位之「〇」。 臨限電壓分布210表示陣列内處於抹除狀態（「u」資料 狀態）之單元之臨限電壓Vt的分布，其中負臨限電壓位準 低於0伏特。分別儲存「1〇」及「〇〇」使用者資料之記憶 體單元之臨限電壓分布211及212經展示分別在〇伏特與1伏 特之間及1伏特與2伏特之間。臨限電壓分布213展示已程 式化至〇1」資料狀態之單元之分布，其中臨限電壓位準 設定在2伏特與讀通電壓（read pass v〇ltage) 4 5伏特之間。 因此，在圖2之例示性實施例中，〇伏特、〗伏特及2伏特 可用作每一位準或狀態之間的電壓位準臨限值。電壓位準 臨限值由快閃記憶體〗60(例如，快閃記憶體丨6〇中之感測 電路）用於判定給定單元之電壓位準或狀態。快閃記憶體 160將基於經量測電壓與電壓位準臨限值.之比較來將一或 多個位7G指派至每一單元，該一或多個位元接著作為硬式 決束傳輸至快閃控制系統η 〇。另外或其他，在使用軟資 訊之實施例中，快閃記憶體160可將經量測電壓或經量測 電壓之量化版本作為軟資訊傳輸至快閃控制系統丨1〇，其 中使用比儲存於記憶體單元中之位元數目大的位元數目來 141371.doc • 10· 201009843 表示經量測電壓。
應進一步注意，單元诵I ' 通常使用熟知程式化/驗證技術程 式化。大體而言，在兹4儿/ s人 程式化/驗證週期期間，快閃記憶體 16 0施加逐漸增加的雷朦收兩 的電廢Μ電荷料料&電晶體中直 至超過最小目標臨限電屋。舉例而言，當在圖2之實例中 程式化「1〇」資料狀態時，快閃記憶體⑽可施加逐漸增 加的電壓以將電荷儲存於單 廿、早几電晶體中直至超過0.4 V之 最小目標臨限電壓。
如下文進-步論述，儲存於單—記憶體單元中之兩個位 疋中之每一者來自不同頁。換言之，儲存於每一記憶禮單 元中之兩個位元中的每一位开 可证70戟運不同的頁位址。當輪入 下頁位址時存取圖 圆Τ所展不之右側位元。當輸入上頁位 址時存取左側位元。 圖3說明多位準單元（MLC)快閃記憶體器件160中之例示 !生决閃單陣列3〇()之架構，其中每—例示性單元通常對 應於儲存兩個位元之浮動閘極電晶體。在圖3中，每一單 元與兩個位元所屬之兩頁之兩個編號相關聯。例示性單元 陣列區段300展示字線„至„+2及四個位元線。例示性快閃 早元陣列300被劃分成偶數頁及奇數頁，其中（例如）具有偶 編號之單元（諸如，具有編號〇及2之單元）對應於偶數 頁且具有奇數編號之單元（諸如，具有編號1及3之單元） 對應於奇數頁。字線《(例如）將偶數頁0及2儲存於偶數位元 線中，且將奇數頁1及3儲存於奇數位元線中。 另外，圖3指示例示性程式序列，其中偶數或奇數位元 14137l.d〇( 201009843 線單元經選擇且以所指示次序依序（自下而上）程式化，編 號指示程式化頁之次序。舉例而言，頁〇在頁1之前被程式 化。對於偶數頁及奇數頁之程式化之進一步論述，見（例 如）IEEE固態電路期刊第43卷第4期第919-928頁（2008年4 月）之 K.-T. Park 等人的「A Zeroing Cell-to-Cell Interference Page Architecture with Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories」，其以引用的方式併入本文中。 圖4說明用於圖2之電壓指派方案之例示性二階段mLc程 式化方案400。如圖4中所展示，在LSB程式化階段期間， 若LSB為零’則處於抹除狀態41〇之選定單元之狀態移動 至最低程式化狀態411 *因此，在LSB程式化階段，記憶體 單元自抹除狀態「11」經程式化至「丨〇」。接下來，在 MSB程式化階段期間’視先前LSB資料而定，兩個狀態（狀 態「00」（412)及狀態「01」（413))依序形成。大體而言， 在MSB程式化階段期間’「1〇」狀態經程式化至「〇〇」，且 狀態「11」經程式化至「〇1」。 應注意，圖4之程式化方案400說明與自狀態41〇至狀態 413之狀態改變相關聯的最大電壓偏移。已提議或建議許 多程式化方案以減小與狀態改變相關聯的最大電壓偏移， 且藉此減小由電壓偏移引起之ICI。 圖5A及圖5B共同說明減小鄰近單元遭受之jci之替代 MLC程式化方案500。如圖5八中所展示，在LSB程式化階 段期間，記憶體單元以類似於SLC程式化之方式自狀熊 141371.doc 201009843 「11」經程式化至作為臨時（或中間）狀態的狀態「χ0 _ι。在 相同字線中之鄰近單元亦經LSB程式化之後，分布歸因於 ICI而可能如由圖5 Α中之尖峰5 10所展示經加寬。此後，在 圖5B中所展示之MSB程式化階段，「x〇」狀態經程式化至 . 作為對應於輸入資料之最終狀態的「〇〇」及「10」，否則 「11」狀態經程式化至最終「01」狀態。大體而言，除 「11」單元以外的所有記憶體單元在MSB程式化階段自 LSB資料之臨時程式化狀態再程式化至其最終狀態，以使 知由鄰近單元引起之ICI可在很大程度上得以減小。處於 最終狀態之單元將不經受在其處於中間狀態時所經歷之 ICI，此係因為其已再程式化至最終狀態。處於最終狀態 之單元將僅經受其自處於最終狀態以來所經歷之ICI。如 上所註釋’使用中間程式化狀態之圖5A及圖5B之多步程 式化序列減小最大電壓改變及因此由此等電壓改變引起之 ICI。圖5B中可見（例如）在MSB程式化階段期間最大電壓偏 φ 矛多分別與自狀態「11」至狀態「01」及自狀態「X0」至狀 態「10」之轉變相關聯。此等電壓偏移顯著小於圖4中自 狀態「11」至狀態「01」之最大電壓偏移。 圖6進一步詳細說明多位準單元（MLC)快閃記憶體器件 - 130中之例示性快閃單元陣列_。如圖6中所展示，快閃 單元陣，600每快閃單元⑽存三個位元。圖6說明一區塊 之决閃單兀陣列架構’其中每一例示性單元通常對應於儲 存三個位元之浮動間極電晶體。例示性單元陣列_由,個 字線及《個位元線組成。通常，在當前多頁單元快閃記憶 141371.doc •13· 201009843 於不同頁。在圖6之實例中， 二個不同頁，且每一字線儲存 、1及2被稱為字線内之下頁層 體中’單一單元内之位元屬 每一早元之三個位元對應於 二頁。在以下論述中，頁〇 級、中頁層級及上頁層級。 如上所指不’快閃單疋陣列可進一步被劃分成偶數頁及 奇數頁，其中（例如）具有偶數編號之單元（諸如，圖6中之 單元2及4)對應於偶數頁，且㈣奇數職之單元（諸如， 圖6中之單元！及3)對應於奇數頁。在此種狀況下，一頁（諸 如，頁〇)將含有偶數單元中之偶數頁(偶數頁〇)及奇數單元 中之奇數頁（奇數頁〇)。 單元間干擾 如先前所指示，ICI為單元之間的寄生電容之後果且通 常被 < 為係失真之最突出來源中之一者。圖7說明目標單 TC710歸因於來自許多例示性干擾單元（aggress〇r “⑴ 之寄生電容而存在的ICI。以下記號用於圖7中： WL :字線； BL :位元線； BLo :奇數位元線； BLe :偶數位元線；及 C :電容。 本發明認識到ICI由在已程式化目標單元71 〇之後經程式 化之干擾單元720引起。ICI改變目標單元710之電壓F,。在 例示性實施例中，假定「自下而上」程式化方案且字線i 及1+1中之鄰近干擾單元對目標單元71〇引起ICI。在區塊之 141371.doc -14· 201009843 此自下而上程式化的情況下，移除來自下字線“丨之^卜 且多達五個的鄰近單元作為干擾單元720影響ICI，如圖7 中所展示。然而，應注意本文中所揭示之技術可一般化為 來自其他字線（諸如’字線i-Ι)之干擾單元亦影響ICi之狀 - 況’如一般熟習此項技術者將顯而易見的。若來自字線i_ 1、i+1之干擾單元影響ICI，則需要考慮多達八個的最 近鄰近單元◊若較遠離目標單元之其他單元對ICI之影響 可忽略，則其可被忽略。大體上，干擾單元720藉由分析 程式化序列方案（諸如，自下而上或偶數/奇數技術）以識別 在給定目標單元71〇之後經程式化之干擾單元72〇來識別。 由干擾單元720對目標單元710引起之ICI可在例示性實 施例中模型化如下： AV\a)=kx^hj~X)^ ^j^)+k AV(^U) + Λ i y f VF//+1,y'1)+vf+1,y+I) (1) • 其中Δί^)為干擾單元(W，b)之匕電壓中之改變，Δ吃/)為歸 因於ICI之目標單元⑽之匕電塵中的改變，且及、 . 為電容福合係數。 大體而言’ K為表示储存於單元上且在讀取操作期間獲
付之資料的電壓。L 6了為（例如）比每單元所儲存之位元數 目更具精確度之軟電塵信 +电魘值，或量化至具有與每單元所鍺存 之位7〇數目（例如，3相· a / 〇〇 —丨上 位70 /早70快閃之3個位元）相同解析度 之硬電壓位準之值。 141371.doc -15· 201009843 使用調變編碼之ICI抑制 根據本發明之一態樣，ICI抑制藉由根據減小任何給定 目標單元710上來自鄰近單元72〇之ICI的給定調變碼選擇 信號位準來達成。如下文進一步論述，約束式調變編碼技 術用於減少引起顯著ICI之資料樣式。大體而言，調變碼 可藉由減少以最大電壓偏移程式化之單元的數目來減小# 何給定單元710上來自一或多個鄰近單元72〇之1(：1。換言 之，本發明藉由減小在與最高電塵偏移相關聯的程式化期 間使用電壓單元之機率來減小ICI。 大體而5，本發明之所揭示調變編碼技術在快閃記憶體 之程式化期間應用。根據本發明之-態樣，以下結合圖8 進一步論述之調變編碼器81〇選擇用於程式化快閃記憶體 之一或多個位準以使得快閃記憶體中之減少數目之單元以 違反一或多個預定準則之值程式化。在例示性實施例中， 預定準則係基於以下各項中之一或多者：⑴由經程式化單 元所引起之擾動量；（ii)經程式化單元之電壓偏移；（in)由 虚程式化單元所儲存之電壓；（iv)通過經程式化單元之電 ❿ 流中的改變量；及(v)通過經程式化單元之電流的量。 同樣地’本發明之所揭示調變解碼技術在快閃記憶體之 讀取期間應用。根據本發明之一態樣，以下結合圖8進一 步論述之:變解碼器890將一或多個位準指派至快閃記憶 體中之諸單元以使得快閃記憶體中之減少數目之單元以違 反上述例示性預定準則中之—或多者之值讀取。 本發明認識到給定目標單元7U)上之ICI為對-或多個干 141371.doc • 16 - 201009843 擾單元720程式化之電壓的函數。另外，如由等式（1)所展 示，目標單元710上由給定干擾單元72〇所引起之合成ICI 在給定干擾單元720上之電壓偏移（Δν)較大時將較大，例 示性二階段MLC程式化方案400、500之最大電壓偏移（av) 在上文結合圖4、圖5A及圖5B得以論述。舉例而言，若假 定二進位「〇」之程式化具有比二進位「〗」之程式化大的 電壓偏移（Δν)，貝彳ICI減小藉由減小二進位「〇」在任何編 碼位元中之機率來達成。
Α.逆ECC紐態 圖8為根據本發明之併有使用調變編碼之Ι(：ι抑制技術之 例不性快閃記憶體系統8〇〇的示意性方塊圖。如圖8尹所 示，例示性快閃記憶體系統800包含寫入路徑8〇5及讀取路 徑895。例示性寫入路徑8〇5包含調變編碼器81〇、調變重 映射器820及可選同位編碼器請。記憶體㈣係在階段84〇 期間使用已知技術加以程式化。 在本發明之另一實施例中，調變編碼器810減小每使用 =位70之平均電荷（亦即’儲存於浮動閘極電晶體中之電 荷）。藉由減小每使用者位元之平均電荷，亦減小寫入功 率及消耗。 調變編碼器810可獨立地編碼字線中之一或多個頁（諸 如’僅MSB頁）或共同地編碼字線中之所有頁。若調變編 碼：應用於(例如)MSB頁而其他下頁未經調變編碼，則減 因於調變編碼之編碼負擔。當如（例如）圖5A及圖5B中 所展不使用多步程式化序列時，最終程式化狀態僅經受歸 141371.doc 17· 201009843 因於MSB頁之程式化之Ic卜因此，調變編碼可僅應用於 MSB頁以減小總的編碼負擔且達成最高的可能儲存容量。 由例示性調變編碼器81〇所使用之碼之碼字長度”可為任 何整數，且使用者位元之數目々為A等於卜丨。由例示性調 變編碼器810實把之約束碼（c〇nstraint⑶心）如下最小化每 一碼字中之0之數目。無論何時灸個使用者位元中存在多於 是/2個的〇，例示性調變編碼器81〇便翻轉所有々個位元且將 同位位元没定為〇。否則，例示性調變編碼器81〇不翻轉使 用者位元且將同位位元設定為1。 在一例示性實施例中，調變編碼器810針對例示性頁層 級存取技術最初判定一頁（或針對例示性字線層級存取技 術判疋子線）中之—進位「〇」的數目。對於頁層級及字 線層級存取技術之更詳細論述，見（例如）2〇〇9年3月u日 申凊之名為「Methods and Apparatus for Storing Data in a
Multi-Level Cell Flash Memory Device with Cross-Page Sectors, Multi-Page Coding And Per-page Coding」之國際 專利申請案第PCT/US09/36810號，其以引用的方式併入本 文中。 在此例示性實施例中，若一頁中之二進位「〇」之數目 大於該頁中之位元之總數的一半，則例示性調變編碼器 810對該頁中之所有位元求反（亦即，翻轉）且將額外二進位 1」作為旗標附加至談頁以指示已對該頁求反。若一頁 中之二進位「0」之數目不大於頁中之位元之總數的一 半，則調變編碼器810維持相同頁資料且將額外二進位 141371.doc •18· 201009843 〇」作為旗標附加至該頁以指示未對該頁求反。因此， 例示性調變編碼器810之複雜性為低的，從而僅需要計數 器及位元翻轉邏輯。 應注意，調變編碼器810之所揭示實施例為例示性的， 且如一般熟習此項技術者將顯而易見，可使用其他調變編 碼技術。 為了最大化圖5Α及圖5Β中所展示之例示性多步程式化 序列之例示性實施例中的增益（其中假定二進位「〇」之程 式化具有比二進位「丨」之程式化大的電壓偏移（Δν))，在 敢後程式化階段期間之最高電塵跳變需要具有Msg 0」。此要求對於圖5B中所展示之例示性程式化方案5〇〇 未得到滿足。因此，程式化方案可需要在調變編碼器81〇 之後重映射該等狀態。查看與圖5B_所展示之電壓狀態相 關聯的位元標記’ MSB不滿足該要求。舉例而言，自中間 狀態「X0」之最高電壓跳變導致具有MSB r 1」的最終 狀態「10」。為了確保在最終程式化階段期間之最高電壓 改變與調變編碼器輸出處之MSB r 〇」相關聯，例示性調 變重映射器820在調變編碼之後將與一些狀態相關聯的位 疋標記重映射成所要最終位元標記，如圖9中所展示。舉 例而§，對於狀態91 〇，最終位元標記「丨〇」之二進位 MSB「1」在MSB程式化期間具有最大電壓偏移，因此此 狀態之位兀標記自調變編碼器輸出處之原始「〇〇」重映射 至重映射器輸出處之最終位元標記「10」。此最終位元標 A「10」經程式化至快閃記憶體中。因此，調變重映射器 141371.doc -19· 201009843 820判定給定狀態是否需要重映射，且在必要時實施重映 射。舉例而言，若在MSB程式化期間判定當前中間狀態為 「x0」且若此狀態之MSB位元在調變編碼之後為0，則將 此MSB位元重映射至「1」且具有位元標記「10」之最終 狀態L3經寫入至快閃記憶體中。 由於調變重映射器820在調變編碼器810之後且同位編碼 器830在調變重映射器820之後，因此快閃記憶體系統800 被稱為逆ECC組態，在該組態中調變編碼器810位於同位 編碼8 3 0之前。 可選同位編碼器830可實施熟知誤差校正編碼技術，諸 如，低密度同位檢查（LPDC)、雷德-所羅門或BCH編碼技 術。在一較佳實施例中，同位編碼器830實施為系統編碼 器，以使得原始位元由同位編碼器830保持且同位編碼器 83 0將同位位元添加至原始位元。 若同位解碼器870使用軟資訊，則可引入外圈全域反覆 迴圈，如圖8中所展示。全域反覆迴圈如下在諸如LPDC解 碼器之同位解碼器870與調變解碼器890之間執行外圈反 覆。若LDPC解碼器870不收斂（在預定最大數目之内圈反 覆之後），則LDPC解碼器870將整個LDPC碼字發送至調變 解碼器890。應注意，一 LDPC碼字由許多較短調變碼字組 成。舉例而言，LDPC碼字可包含33000個位元，且調變碼 字可包含100個位元（亦即，碼率對於約束碼為0.99)。接 著，每一LDPC碼字由330個調變碼字組成。 記憶體850係在階段860期間使用已知技術加以讀取。例 141371.doc -20- 201009843 示性讀取路徑895包含同位解碼器87〇、調 議及調變解碼器_，其中之每—者執行寫入路㈣5中 之相應區塊的逆功能。調變解碼器89〇評话旗標位元以判 定是否需要翻轉頁上之位元。在例示性實施例中，若同位 位元設定為〇’則由調變解碼器請翻轉所有_使用者位 元0 間經調變位 經調變位元
如上所指示’圖9說明在MSB程式化階段期 元重映射至程式化狀態。如圖9中所展示， 「〇」總是對應於最大電壓偏移。 直接ECC組態 圖10為根據本發明之併有使用調變編碼之ICI抑制技術 之例示性快閃記憶體系統1000的示意性方塊圖。如圖丨0中 所展示，例示性快閃記憶體系統1000包含寫入路徑1〇05及 讀取路徑1095。例示性寫入路徑1005以類似於圖8之方式 包含可選同位編碼器1010、調變編碼器1030及調變重映射 器1040。記憶體1055係在階段1050期間使用已知技術加以 程式化。 記憶體1055係在位準段1〇60期間使用已知技術加以讀 取。例示性讀取路徑1095包含調變逆映射器1070、調變解 喝器1080及可選同位解碼器1〇9〇，其中之每一者執行寫入 路徑1005中之相應區塊的逆功能。調變解碼器1〇8〇評估旗 標位元以判定是否需要翻轉頁上之位元。在例示性實施例 中’若同位位元設定為〇，則由調變解碼器1〇80翻轉所有 個使用者位元。 141371.<|〇ς -21 - 201009843 由於同位編碼器1〇10後接著為調變編碼器1〇3〇，因此快 閃記憶體系統1000被稱為直接ECC組態。在直接ECC組態 中’同位位元與資訊位元一起調變。然而，在接收器處， 調變解碼器1080可以極性翻轉之形式將誤差傳播至誤差叢 發°因此’例示性快閃記憶體系統1〇〇〇包括預編碼器 1020。例示性預編碼器1〇2〇可應用（例如）熟知㈧㊉功預編 碼器’其中㊉指示模2加法。因此，接收路徑丨〇95中之解除 預編碼器（Unprec〇der)1085將每一誤差叢發減小至僅兩個 誤差。可使用替代已知預編碼技術，諸如，或 外®”預編碼方案，如一般熟習此項技術者將顯而易見 的。 調變解碼器1080接著計算每一碼字中之〇之數目。無論 何時每一碼字中之〇之數目大於免/2，則解碼器1〇8〇已識別 無效碼字。接著，解碼器1080可翻轉對應於無效碼字之 LLR值之符號位元（模式1)，或其可抹除碼字之所有位元之 LLR值（藉由簡單地將此等LLR值設定為〇)(模式2),且將結 果發送回至LDPC解碼器1090。 LDPC解碼器1090自調變解碼器1080接收經修改之^^尺 值且試圖藉由再次執行多個内圈反覆解碼經修改之llr 值。由調變碼所提供之額外冗餘用於改良誤差校正效能。 如圖10中所展示，可使用可選全域反覆迴圈。全域反覆 迴圈在諸如LPDC解碼器之同位解碼器1〇9〇與調變解碼器 1080之間執行外圈迴圈。圖10中之同位解碼器列將軟資 訊（LLR)提供至調變逆映射器1〇7〇，且接著執行全域反覆 141371.doc -22- 201009843 直至資料經解碼而無誤差。 過程、系統及製品細節
雖然本文中之許多流程圖描述例示性步驟序列，但可以 改變的序列亦為本發明的實施例。預期演算法之各種排列 為本發明之替代實施例。雖然已關於軟體程式中之處理步 驟描述本發明之例示性實施例，但如熟習此項技術者將顯 而易見，各種功能可在數位領域中實施為軟體程式中之處 理步驟，ϋ由電路元件或狀態機以硬體㈣或以軟體與硬 體兩者之組合實施，此軟體可用於（例如）數位信號處理 器、特殊應用積體電路、微控制器或通用電腦中。此硬體 及軟體可體現於在積體電路内實施之電路内。 因此，本發明之功能可以方法及用於實踐彼等方法之裝 置的形式體現。本發明之一或多個態樣可以程式碼（例 如’儲存於儲存媒體中，載入至機器中及/或由機器執行 或經由某傳輸媒體傳輸）之形式體現，其中當程式碼載入 至機諸如’電腦）中且由機器（諸如’電腦）執行時，機 器變成用於實踐本發明之裝置。當在通用處理器上實施 時，程式碼片段與處理器結合以提供類似於特定邏輯電路 細作之器件。本發明亦可在積體電路、數位信號處理器、 微處理器及微控制器中之一或多者令實施。 為：ΓΓΓ的，本文中所論述之方法及裝置可《作 可㈣二雷本身包含上面體現有電腦可讀碼構件之雹腦 電腦可讀程式碼構件可結合電腦系統操作以實 仃所有或-些步驟，以執行本文中所論述之方法或形成本 I4l371.doc •23- 201009843 文中所論述之裝置。電腦可讀媒體可為可記錄媒體（例 如，軟碟、硬碟機、緊密光碟、記憶卡、半導體器件、晶 片、特殊應用積體電路（ASIC))或可為傳輪媒體（例如，包 含光纖之網路、全球資訊網、錢，或使用分時多重存 取刀碼夕重存取之無線頻道，或其他射頻頻道）。可使 用任何已知或經開發媒體，其可儲存適合於供電腦系統使 用之資訊。電腦可讀碼構件係用於允許電腦讀取指令及資 料（諸如，磁性媒體上之磁性變化或緊密光碟表面上之高 度變化）之任何機構。 本文中所描述之電腦系統及伺服器中之每一者含有一記 憶體，該記憶體將組態相關聯處理器以實施本文中所揭示 之方法、步驟及功能。記憶體可為分散式或本端記憶體且 處理器可為分散式或單一處理器。記憶體可經實施為電、 磁〖生或光學§己憶體，或此等或其他類型之儲存器件之任何 組合。此外，術語「記憶體」應被足夠廣泛地解釋以包含 能夠自藉由相關聯處理器存取之可定址空間中之一位址讀 取或寫入至該位址的任何資訊。藉由此定義，關於網路之 -貝汛仍在s己憶體内，此係因為相關聯處理器可自網路擷取 資訊。 應理解，本文中所展示並描述之實施例及變型僅說明本 發明之原理且各種修改可在不脫離本發明之範疇及精神的 情況下由熟習此項技術者實施。 【圖式簡單說明】 圖1為習知快閃記憶體系統之示意性方塊圖； 14B71.doc •24· 201009843 圖2說明圖1之例示性多位準單元快閃記憶體之例示性臨 限電壓分布； 圖3說明多位準單元（MLC)快閃記憶體器件中之例示性 快閃單元陣列之架構； 圖4說明用於圖2之電壓指派方案之例示性二階段mlc程 式化方案； 圖5 A及圖5B共同說明減小鄰近單元遭受之ICI之替代 MLC程式化方案； 圖6進一步詳細說明多位準單元（MLC)快閃記憶體器件 中之例示性快閃單元陣列； 圖7說明目標單元歸因於來自許多例示性干擾單元之寄 生電容而存在的ICI ; 圖8為根據本發明之併有使用調變編碼之ICI抑制技術之 例示性快閃記憶體系統的示意性方塊圖； 圖9說明在調變編碼之後藉由圖8之調變重映射器重映射 與一些狀態相關聯的位元標記；及 圖10為根據本發明之併有使用調變編碼之ICI抑制技術 之例示性快閃記憶體系統的示意性方塊圖。 【主要元件符號說明】 100 快閃記憶體系統 110 快閃控制系統 120 快閃控制器 140 編碼器/解碼器區塊 145 緩衝器 141371.doc •25· 快閃記憶體區塊 記憶體陣列 緩衝器 臨限電壓分布圖 尖峰 尖峰 尖峰 尖峰 快閃單元陣列 二階段MLC程式化方案 狀態 狀態 狀態 狀態 MLC程式化方案 尖峰 快閃單元陣列 目標單元 干擾單元 快閃記憶體系統 寫入路徑 調變編碼器 調變重映射器 同位編碼|§ -26- 201009843
840 階段 850 記憶體 860 階段 870 同位解碼器 880 調變逆重映射器 890 調變解碼器 895 讀取路徑 910 狀態 1000 快閃記憶體系統 1005 寫入路徑 1010 同位編碼器 1020 預編碼|§ 1030 調變編碼器 1040 調變重映射器 1050 階段 1055 記憶體 1060 階段 1070 調變逆映射器 1080 調變解碼器 1085 解除預編碼器 1090 同位解碼器 1095 讀取路徑 141371.doc -27-

Claims (1)

  1. 201009843 七、申請專利範圍： 1. 一種用於程式化一快閃記憶體之方法，其包含： 執行-調變編碼，其選擇用於程式化該快閃記憶體之 一或多個位準，使得該快閃記憶體中之一減少數目之單 兀以違反一或多個預定準則之一值程式化。 2·如μ求項i之方法’其中該—或多個預定準則係基於以 下各項中之-或多者：由該經程式化單元所引起之優動 =一量；-經程式化單元之-電壓偏移；由—經程式化 單元所儲存之一電壓；通過一經程式化單元之一電流中 之一改變量；及通過一經程式化單元之一電流量。 3.如明求項1之方法’進一步包含重映射一或多個程式狀 態以確保一或多個程式狀態具有一預定二進位值的步 驟。 4.如請求項1之方法 月’J置竭以減小一 步驟。 ，進一步包含在一同位編碼之後應用 調變解碼器之一輪出處之誤差傳播的
    5. —種用於讀取一快閃記憶體之方法，其包含： 執行一調變解碼，其將一或多個位準指派至該快网記 $體中之諸單元，使得以違反一或多個預定準則之—值 讀取該快閃記憶體中之一減少數目之單元β 6. 如請求項5之方法’其中該—或多個職準則係基於以 下亡：中之一或多者：由該經程式化單元所引起之優動 二=量；一經程式化單元之一電壓偏移；由一經程式化 單元所儲存之一電壓·，通過一經程式化單元之一電澈中 141371.doc 201009843 之一改變I . n、 7. 如請求項5之方通過一經程式化單元之一電流量。 满，w ^ 法，其令在一同位編碼之後應用一前置 ^ X減小該調變M ^ 8. 如請求項5之方$碼m出處之誤差傳播。 覆之步驟。’進—步包含使用軟資訊執行多個反 9. 種用於程式化-快閃記憶體之系統，其包含： :調變編碼器，其選擇用於程式化 .或多個位準，使得該快閃記憶體中之一隐體之-以違反-或多個預定準則之一值程式化。心數目之單元 10. -種用於讀取一快閃記憶體之系統，其包含： -調變解碼器，其將一或多個位準指派：該 體中之諸單元，使得以違反-或多個預定準則之己憶 取該快閃記憶體中之一減少數目之單元。 值讀 141371.doc -2-
TW098122303A 2008-07-01 2009-07-01 藉由調變編碼用於單元間干擾抑制的方法及裝置 TWI501238B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US13367508P 2008-07-01 2008-07-01
US13392108P 2008-07-07 2008-07-07
US13468808P 2008-07-10 2008-07-10
US13573208P 2008-07-22 2008-07-22
US19475108P 2008-09-30 2008-09-30

Publications (2)

Publication Number Publication Date
TW201009843A true TW201009843A (en) 2010-03-01
TWI501238B TWI501238B (zh) 2015-09-21

Family

ID=40957821

Family Applications (4)

Application Number Title Priority Date Filing Date
TW098122307A TWI497522B (zh) 2008-07-01 2009-07-01 在快閃記憶體用於讀取側單元間干擾抑制的方法及裝置
TW098122303A TWI501238B (zh) 2008-07-01 2009-07-01 藉由調變編碼用於單元間干擾抑制的方法及裝置
TW098122306A TWI501248B (zh) 2008-07-01 2009-07-01 在快閃記憶體中用於寫入側單元間干擾抑制的方法及裝置
TW098122308A TWI501241B (zh) 2008-07-01 2009-07-01 在快閃記憶體中用於軟性解映射及單元間干擾抑制的方法及裝置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW098122307A TWI497522B (zh) 2008-07-01 2009-07-01 在快閃記憶體用於讀取側單元間干擾抑制的方法及裝置

Family Applications After (2)

Application Number Title Priority Date Filing Date
TW098122306A TWI501248B (zh) 2008-07-01 2009-07-01 在快閃記憶體中用於寫入側單元間干擾抑制的方法及裝置
TW098122308A TWI501241B (zh) 2008-07-01 2009-07-01 在快閃記憶體中用於軟性解映射及單元間干擾抑制的方法及裝置

Country Status (8)

Country Link
US (4) US8788923B2 (zh)
EP (4) EP2308056A1 (zh)
JP (4) JP5710475B2 (zh)
KR (4) KR101671313B1 (zh)
CN (4) CN102160120B (zh)
IL (3) IL210397A0 (zh)
TW (4) TWI497522B (zh)
WO (4) WO2010002948A1 (zh)

Families Citing this family (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007132456A2 (en) 2006-05-12 2007-11-22 Anobit Technologies Ltd. Memory device with adaptive capacity
WO2007132453A2 (en) 2006-05-12 2007-11-22 Anobit Technologies Ltd. Distortion estimation and cancellation in memory devices
US8595573B2 (en) 2006-12-03 2013-11-26 Apple Inc. Automatic defect management in memory devices
US8369141B2 (en) 2007-03-12 2013-02-05 Apple Inc. Adaptive estimation of memory cell read thresholds
US8429493B2 (en) 2007-05-12 2013-04-23 Apple Inc. Memory device with internal signap processing unit
US8234545B2 (en) 2007-05-12 2012-07-31 Apple Inc. Data storage with incremental redundancy
US8259497B2 (en) 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
US8300478B2 (en) 2007-09-19 2012-10-30 Apple Inc. Reducing distortion using joint storage
US8174905B2 (en) 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
US8527819B2 (en) 2007-10-19 2013-09-03 Apple Inc. Data storage in analog memory cell arrays having erase failures
KR101509836B1 (ko) 2007-11-13 2015-04-06 애플 인크. 멀티 유닛 메모리 디바이스에서의 메모리 유닛의 최적화된 선택
US8225181B2 (en) * 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
US8209588B2 (en) 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
US8456905B2 (en) 2007-12-16 2013-06-04 Apple Inc. Efficient data storage in multi-plane memory devices
US8230300B2 (en) * 2008-03-07 2012-07-24 Apple Inc. Efficient readout from analog memory cells using data compression
US8400858B2 (en) 2008-03-18 2013-03-19 Apple Inc. Memory device with reduced sense time readout
US8493783B2 (en) 2008-03-18 2013-07-23 Apple Inc. Memory device readout using multiple sense times
WO2010002948A1 (en) * 2008-07-01 2010-01-07 Lsi Corporation Methods and apparatus for soft demapping and intercell interference mitigation in flash memories
US7995388B1 (en) 2008-08-05 2011-08-09 Anobit Technologies Ltd. Data storage using modified voltages
US8949684B1 (en) 2008-09-02 2015-02-03 Apple Inc. Segmented data storage
US8482978B1 (en) 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8239734B1 (en) 2008-10-15 2012-08-07 Apple Inc. Efficient data storage in storage device arrays
US8713330B1 (en) 2008-10-30 2014-04-29 Apple Inc. Data scrambling in memory devices
US8208304B2 (en) 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
US8248831B2 (en) 2008-12-31 2012-08-21 Apple Inc. Rejuvenation of analog memory cells
US8397131B1 (en) 2008-12-31 2013-03-12 Apple Inc. Efficient readout schemes for analog memory cell devices
US8924661B1 (en) 2009-01-18 2014-12-30 Apple Inc. Memory system including a controller and processors associated with memory devices
KR101602316B1 (ko) * 2009-02-09 2016-03-22 삼성전자주식회사 반도체 메모리 장치 및 그것의 데이터 처리 방법
US8023345B2 (en) * 2009-02-24 2011-09-20 International Business Machines Corporation Iteratively writing contents to memory locations using a statistical model
US8228701B2 (en) * 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
US8832354B2 (en) 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8179731B2 (en) 2009-03-27 2012-05-15 Analog Devices, Inc. Storage devices with soft processing
US8238157B1 (en) 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
US8479080B1 (en) 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
US8386739B2 (en) * 2009-09-28 2013-02-26 International Business Machines Corporation Writing to memory using shared address buses
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US8677054B1 (en) 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
US8694814B1 (en) 2010-01-10 2014-04-08 Apple Inc. Reuse of host hibernation storage space by memory controller
US8677203B1 (en) 2010-01-11 2014-03-18 Apple Inc. Redundant data storage schemes for multi-die memory systems
KR101678404B1 (ko) * 2010-02-25 2016-11-23 삼성전자주식회사 사전 확률 정보를 사용하는 메모리 시스템 및 그것의 데이터 처리 방법
KR101710663B1 (ko) * 2010-03-02 2017-02-28 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법
US8429500B2 (en) 2010-03-31 2013-04-23 Lsi Corporation Methods and apparatus for computing a probability value of a received value in communication or storage systems
US8463985B2 (en) * 2010-03-31 2013-06-11 International Business Machines Corporation Constrained coding to reduce floating gate coupling in non-volatile memories
US8775913B2 (en) 2010-03-31 2014-07-08 Lsi Corporation Methods and apparatus for computing soft data or log likelihood ratios for received values in communication or storage systems
US8504885B2 (en) 2010-03-31 2013-08-06 Lsi Corporation Methods and apparatus for approximating a probability density function or distribution for a received value in communication or storage systems
US8694853B1 (en) 2010-05-04 2014-04-08 Apple Inc. Read commands for reading interfering memory cells
US8406051B2 (en) * 2010-05-17 2013-03-26 Seagate Technology Llc Iterative demodulation and decoding for multi-page memory architecture
US8572423B1 (en) 2010-06-22 2013-10-29 Apple Inc. Reducing peak current in memory systems
US8595591B1 (en) 2010-07-11 2013-11-26 Apple Inc. Interference-aware assignment of programming levels in analog memory cells
US9104580B1 (en) 2010-07-27 2015-08-11 Apple Inc. Cache memory for hybrid disk drives
US8767459B1 (en) 2010-07-31 2014-07-01 Apple Inc. Data storage in analog memory cells across word lines using a non-integer number of bits per cell
US8856475B1 (en) 2010-08-01 2014-10-07 Apple Inc. Efficient selection of memory blocks for compaction
KR101678888B1 (ko) * 2010-08-06 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치의 데이터 판독 방법
US8493781B1 (en) 2010-08-12 2013-07-23 Apple Inc. Interference mitigation using individual word line erasure operations
US9229804B2 (en) 2010-08-17 2016-01-05 Technion Research And Development Foundation Ltd. Mitigating inter-cell coupling effects in non volatile memory (NVM) cells
US8694854B1 (en) 2010-08-17 2014-04-08 Apple Inc. Read threshold setting based on soft readout statistics
US8964464B2 (en) * 2010-08-24 2015-02-24 Densbits Technologies Ltd. System and method for accelerated sampling
US9021181B1 (en) 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
US8854880B2 (en) 2011-01-04 2014-10-07 Lsi Corporation Inter-cell interference cancellation in flash memories
US9082480B2 (en) 2011-01-04 2015-07-14 Seagate Technology Llc Detection and decoding in flash memories with error correlations for a plurality of bits within a sliding window
US9292377B2 (en) 2011-01-04 2016-03-22 Seagate Technology Llc Detection and decoding in flash memories using correlation of neighboring bits and probability based reliability values
US9106264B2 (en) 2011-01-04 2015-08-11 Lsi Corporation Encoding and decoding in flash memories using convolutional-type low-density parity check codes
US9898361B2 (en) 2011-01-04 2018-02-20 Seagate Technology Llc Multi-tier detection and decoding in flash memories
US9502117B2 (en) 2011-03-14 2016-11-22 Seagate Technology Llc Cell-level statistics collection for detection and decoding in flash memories
US8780659B2 (en) * 2011-05-12 2014-07-15 Micron Technology, Inc. Programming memory cells
US8549380B2 (en) * 2011-07-01 2013-10-01 Intel Corporation Non-volatile memory error mitigation
US9076547B2 (en) 2012-04-05 2015-07-07 Micron Technology, Inc. Level compensation in multilevel memory
US9030870B2 (en) 2011-08-26 2015-05-12 Micron Technology, Inc. Threshold voltage compensation in a multilevel memory
US9117529B2 (en) * 2011-12-23 2015-08-25 Hgst Technologies Santa Ana, Inc. Inter-cell interference algorithms for soft decoding of LDPC codes
TWI514404B (zh) * 2012-02-24 2015-12-21 Silicon Motion Inc 讀取快閃記憶體中所儲存之資料的方法、記憶體控制器與系統
KR101962786B1 (ko) 2012-03-23 2019-03-27 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 그것의 프로그램 방법
US9136011B2 (en) * 2012-04-26 2015-09-15 Hgst Technologies Santa Ana, Inc. Soft information module
KR102089570B1 (ko) 2012-06-04 2020-03-16 삼성전자주식회사 저장 장치 및 그것의 데이터 처리 방법
US8824203B2 (en) * 2012-07-13 2014-09-02 Micron Technology, Inc. Multiple step programming in a memory device
KR20170089949A (ko) 2012-11-09 2017-08-04 존슨 컨트롤스 테크놀러지 컴퍼니 연장된 경로를 갖는 가변 기하학적 디퓨저 및 그 제어방법
CN103811077B (zh) * 2012-11-12 2017-03-29 光宝电子(广州)有限公司 闪存中的资料补偿方法
US9021332B2 (en) * 2012-12-11 2015-04-28 Seagate Technology Llc Flash memory read error recovery with soft-decision decode
WO2014109756A1 (en) 2013-01-11 2014-07-17 Empire Technology Development Llc Page allocation for flash memories
WO2014113726A1 (en) * 2013-01-17 2014-07-24 University Of Hawaii Estimation of memory data
KR101802625B1 (ko) * 2013-01-17 2017-12-28 엠파이어 테크놀로지 디벨롭먼트 엘엘씨 셀간 간섭 완화
CN103971750B (zh) * 2013-01-29 2017-02-08 中国航空工业集团公司西安飞机设计研究所 一种ram的9相邻单元敏感故障检测方法
US9424946B2 (en) 2013-02-08 2016-08-23 Seagate Technology Llc Non-volatile buffering to enable sloppy writes and fast write verification
US9142309B2 (en) * 2013-02-19 2015-09-22 Sk Hynix Memory Solutions Inc. Generation of a composite read based on neighboring data
KR101742462B1 (ko) 2013-02-27 2017-06-01 엠파이어 테크놀로지 디벨롭먼트 엘엘씨 메모리 디바이스들을 위한 선형 프로그래밍 기반 디코딩
US9129711B2 (en) 2013-02-28 2015-09-08 Kabushiki Kaisha Toshiba Semiconductor memory device
US8990668B2 (en) * 2013-03-14 2015-03-24 Western Digital Technologies, Inc. Decoding data stored in solid-state memory
KR102168096B1 (ko) * 2013-03-15 2020-10-20 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 데이터 쓰기 방법
KR102067611B1 (ko) 2013-03-15 2020-01-20 삼성전자주식회사 메모리 컨트롤러의 동작 방법과 상기 메모리 컨트롤러를 포함하는 장치들
CN104112477B (zh) * 2013-04-19 2017-07-07 光宝科技股份有限公司 用于固态储存装置中晶体单元的群组区分方法
KR20150018291A (ko) 2013-08-09 2015-02-23 에스케이하이닉스 주식회사 메모리 시스템
KR102149770B1 (ko) * 2013-08-26 2020-08-31 삼성전자주식회사 메모리 컨트롤러 및 그것의 동작 방법
US9164828B2 (en) 2013-09-26 2015-10-20 Seagate Technology Llc Systems and methods for enhanced data recovery in a solid state memory system
KR102204394B1 (ko) * 2013-10-14 2021-01-19 삼성전자주식회사 메모리 시스템에서의 코딩 방법 및 디코딩 방법
US9218851B2 (en) * 2013-10-24 2015-12-22 Sandisk Technologies Inc. Power drop protection for a data storage device
TWI527048B (zh) 2013-11-29 2016-03-21 慧榮科技股份有限公司 應用於快閃記憶體裝置的錯誤更正碼單元、自我測試方法及相關的控制器
US9859925B2 (en) 2013-12-13 2018-01-02 Empire Technology Development Llc Low-complexity flash memory data-encoding techniques using simplified belief propagation
US9798613B2 (en) 2013-12-27 2017-10-24 Toshiba Memory Corporation Controller of nonvolatile semiconductor memory
US9645763B2 (en) * 2014-01-13 2017-05-09 Seagate Technology Llc Framework for balancing robustness and latency during collection of statistics from soft reads
US9911492B2 (en) 2014-01-17 2018-03-06 International Business Machines Corporation Writing multiple levels in a phase change memory using a write reference voltage that incrementally ramps over a write period
JP6262063B2 (ja) * 2014-03-18 2018-01-17 東芝メモリ株式会社 不揮発性メモリおよび書き込み方法
US9349477B2 (en) 2014-06-16 2016-05-24 Seagate Technology Llc Inter-cell interference estimation based on a pattern dependent histogram
US9343170B2 (en) 2014-06-24 2016-05-17 Hgst Technologies Santa Ana, Inc. Word-line inter-cell interference detector in flash system
KR102246843B1 (ko) * 2015-01-15 2021-05-03 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US9613664B2 (en) * 2015-01-20 2017-04-04 Samsung Electronics Co., Ltd. Method of operating memory device including multi-level memory cells
KR102298607B1 (ko) * 2015-02-17 2021-09-06 삼성전자주식회사 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작 방법
US9595317B2 (en) * 2015-05-28 2017-03-14 Sandisk Technologies Llc Multi-state programming for non-volatile memory
WO2016194623A1 (ja) * 2015-06-01 2016-12-08 ソニー株式会社 データ処理装置、およびデータ処理方法
US9734912B2 (en) 2015-11-25 2017-08-15 Macronix International Co., Ltd. Reprogramming single bit memory cells without intervening erasure
US9704594B1 (en) 2016-02-18 2017-07-11 Western Digital Technolgies, Inc. Inter-cell interference reduction in flash memory devices
JP6606039B2 (ja) 2016-09-09 2019-11-13 東芝メモリ株式会社 メモリシステムおよび制御方法
JP2018163709A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 メモリシステム
CN107403643B (zh) * 2017-07-17 2019-12-24 华中科技大学 一种通过重定向提高3d fg nand闪存可靠性的方法
CN108511021B (zh) * 2018-03-26 2020-10-27 上海华虹宏力半导体制造有限公司 一种虚拟接地闪存读取电路
KR102080089B1 (ko) * 2018-05-18 2020-02-21 최영준 정전시 전력 소모를 감소시키기 위한 데이터 저장 방법 및 데이터 저장 장치
KR102565913B1 (ko) * 2018-06-12 2023-08-11 에스케이하이닉스 주식회사 저장 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템 및 이의 동작 방법
JP7066584B2 (ja) 2018-09-18 2022-05-13 キオクシア株式会社 メモリシステム
US10770155B2 (en) 2018-10-11 2020-09-08 International Business Machines Corporation Determining a read apparent voltage infector page and infected page
US10878912B1 (en) 2019-08-02 2020-12-29 Kabushiki Kaisha Toshiba Multi-cell modulation for flash memory
US11621033B2 (en) 2020-01-14 2023-04-04 Micron Technology, Inc. Techniques for low power operation
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313421A (en) 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US5867429A (en) * 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
ES2259227T3 (es) * 1998-04-03 2006-09-16 Agere Systems Inc. Decodificacion iterativa de señales.
US6781877B2 (en) * 2002-09-06 2004-08-24 Sandisk Corporation Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells
US6944063B2 (en) * 2003-01-28 2005-09-13 Sandisk Corporation Non-volatile semiconductor memory with large erase blocks storing cycle counts
JP4005000B2 (ja) * 2003-07-04 2007-11-07 株式会社東芝 半導体記憶装置及びデータ書き込み方法。
WO2005098855A1 (en) * 2004-04-09 2005-10-20 Koninklijke Philips Electronics N.V. Modulation code system and methods of encoding and decoding a signal
US6980140B1 (en) * 2004-06-18 2005-12-27 Nortel Networks Limited Flash ADC receiver with reduced errors
JP4410188B2 (ja) * 2004-11-12 2010-02-03 株式会社東芝 半導体記憶装置のデータ書き込み方法
US7251160B2 (en) 2005-03-16 2007-07-31 Sandisk Corporation Non-volatile memory and method with power-saving read and program-verify operations
US7187585B2 (en) * 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7526715B2 (en) * 2005-10-17 2009-04-28 Ramot At Tel Aviv University Ltd. Probabilistic error correction in multi-bit-per-cell flash memory
JP4800901B2 (ja) 2005-12-12 2011-10-26 矢崎総業株式会社 電圧検出装置及び絶縁インタフェース
JP4734110B2 (ja) * 2005-12-14 2011-07-27 株式会社東芝 不揮発性半導体記憶装置
JP4177847B2 (ja) * 2006-01-06 2008-11-05 株式会社東芝 不揮発性半導体記憶装置
US8055979B2 (en) * 2006-01-20 2011-11-08 Marvell World Trade Ltd. Flash memory with coding and signal processing
US7400532B2 (en) * 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
US7388781B2 (en) * 2006-03-06 2008-06-17 Sandisk Il Ltd. Multi-bit-per-cell flash memory device with non-bijective mapping
US7971130B2 (en) * 2006-03-31 2011-06-28 Marvell International Ltd. Multi-level signal memory with LDPC and interleaving
WO2007132457A2 (en) * 2006-05-12 2007-11-22 Anobit Technologies Ltd. Combined distortion estimation and error correction coding for memory devices
WO2007132453A2 (en) 2006-05-12 2007-11-22 Anobit Technologies Ltd. Distortion estimation and cancellation in memory devices
JP5095131B2 (ja) 2006-05-31 2012-12-12 株式会社東芝 半導体記憶装置
WO2007149678A2 (en) * 2006-06-19 2007-12-27 Sandisk Corporation Programming defferently sized margins and sensing with compensations at select states for improved read operations in non-volatile memory
JP4940300B2 (ja) * 2006-07-20 2012-05-30 サンディスク コーポレイション プログラミング中における結合の補償
KR101073116B1 (ko) * 2006-07-20 2011-10-13 샌디스크 코포레이션 커플링을 사용하는 이웃 감지에 기반한 커플링 보상
US7894269B2 (en) 2006-07-20 2011-02-22 Sandisk Corporation Nonvolatile memory and method for compensating during programming for perturbing charges of neighboring cells
JP4764288B2 (ja) * 2006-08-22 2011-08-31 株式会社東芝 半導体記憶装置及びその製造方法
KR100800378B1 (ko) * 2006-08-24 2008-02-01 삼성전자주식회사 메모리 소자 및 그의 제조방법
US7457155B2 (en) * 2006-08-31 2008-11-25 Micron Technology, Inc. Non-volatile memory device and method having bit-state assignments selected to minimize signal coupling
JP4791912B2 (ja) 2006-08-31 2011-10-12 株式会社東芝 不揮発性半導体記憶装置及び不揮発性記憶システム
JP4886434B2 (ja) * 2006-09-04 2012-02-29 株式会社東芝 不揮発性半導体記憶装置
KR100771883B1 (ko) * 2006-09-06 2007-11-01 삼성전자주식회사 멀티-레벨 불휘발성 메모리 장치 및 프로그램 방법
WO2008031074A1 (en) * 2006-09-08 2008-03-13 Sandisk Corporation Pseudo random and command driven bit compensation for the cycling effects in flash memory and methods therefor
JP2008077810A (ja) 2006-09-25 2008-04-03 Toshiba Corp 不揮発性半導体記憶装置
US7886204B2 (en) * 2006-09-27 2011-02-08 Sandisk Corporation Methods of cell population distribution assisted read margining
TWI360126B (en) * 2006-09-28 2012-03-11 Sandisk Corp Nonvolatile memory with adaptive operations and me
TWI353521B (en) 2006-09-28 2011-12-01 Sandisk Corp Soft-input soft-output decoder for nonvolatile mem
KR101017847B1 (ko) * 2006-11-03 2011-03-04 쌘디스크 코포레이션 가변 판독 임계값을 갖는 비휘발성 메모리
US7941590B2 (en) * 2006-11-06 2011-05-10 Marvell World Trade Ltd. Adaptive read and write systems and methods for memory cells
EP1921614A3 (en) 2006-11-08 2008-06-11 Daewoo Electronics Corporation Optical information processing apparatus and optical information processing method
US7814401B2 (en) * 2006-12-21 2010-10-12 Ramot At Tel Aviv University Ltd. Soft decoding of hard and soft bits read from a flash memory
JP2010515199A (ja) * 2006-12-29 2010-05-06 サンディスク コーポレイション 適応型メモリ状態区分を備えるｎａｎｄフラッシュメモリセルアレイおよび方法
US7984360B2 (en) * 2006-12-31 2011-07-19 Ramot At Tel Aviv University Ltd. Avoiding errors in a flash memory by using substitution transformations
KR100816154B1 (ko) 2007-01-23 2008-03-21 주식회사 하이닉스반도체 플래시 메모리 소자의 어드레스 스케쥴링 방법
DE102007006603A1 (de) * 2007-02-06 2008-08-07 Keiper Gmbh & Co.Kg Verriegelungsvorrichtung für einen Fahrzeugsitz
US8031526B1 (en) * 2007-08-23 2011-10-04 Marvell International Ltd. Write pre-compensation for nonvolatile memory
KR101425958B1 (ko) * 2007-09-06 2014-08-04 삼성전자주식회사 멀티-비트 데이터를 저장하는 메모리 시스템 및 그것의읽기 방법
US7697325B2 (en) * 2007-09-24 2010-04-13 Sandisk Corporation Non-volatile memory cell endurance using data encoding
US7633798B2 (en) * 2007-11-21 2009-12-15 Micron Technology, Inc. M+N bit programming and M+L bit read for M bit memory cells
US7897953B2 (en) * 2008-01-16 2011-03-01 Micron Technology, Inc. Multi-level programmable PCRAM memory
JP2009272016A (ja) * 2008-05-09 2009-11-19 Hitachi Ltd フラッシュメモリシステム
US8458563B2 (en) * 2008-06-23 2013-06-04 Ramot At Tel Aviv University Ltd. Reading a flash memory by joint decoding and cell voltage distribution tracking
WO2010002948A1 (en) * 2008-07-01 2010-01-07 Lsi Corporation Methods and apparatus for soft demapping and intercell interference mitigation in flash memories
CN102099865B (zh) * 2008-07-22 2014-05-28 Lsi公司 用于在闪存存储器中每信号电平编程多个编程值的方法和装置
CN102203877B (zh) * 2008-09-30 2016-07-06 Lsi公司 使用解码器性能反馈的用于存储器器件的软数据生成的方法和装置
US8228728B1 (en) * 2009-09-14 2012-07-24 Marvell International Ltd. Programming method for multi-level cell flash for minimizing inter-cell interference
US8213255B2 (en) * 2010-02-19 2012-07-03 Sandisk Technologies Inc. Non-volatile storage with temperature compensation based on neighbor state information

Also Published As

Publication number Publication date
CN102160120A (zh) 2011-08-17
TW201015556A (en) 2010-04-16
CN102132350A (zh) 2011-07-20
TWI501241B (zh) 2015-09-21
US20110149657A1 (en) 2011-06-23
EP2308055A1 (en) 2011-04-13
KR20110041501A (ko) 2011-04-21
IL210394A0 (en) 2011-03-31
EP2308056A1 (en) 2011-04-13
US8788923B2 (en) 2014-07-22
CN102132348A (zh) 2011-07-20
IL210397A0 (en) 2011-03-31
JP2011528456A (ja) 2011-11-17
CN102132348B (zh) 2015-06-17
CN102132353B (zh) 2015-07-22
WO2010002948A1 (en) 2010-01-07
US8526230B2 (en) 2013-09-03
TWI501248B (zh) 2015-09-21
US20110216586A1 (en) 2011-09-08
TW201021047A (en) 2010-06-01
WO2010002942A1 (en) 2010-01-07
KR101675170B1 (ko) 2016-11-10
US8462549B2 (en) 2013-06-11
US8797795B2 (en) 2014-08-05
EP2308053A1 (en) 2011-04-13
KR20110041500A (ko) 2011-04-21
JP5710475B2 (ja) 2015-04-30
JP2011527159A (ja) 2011-10-20
KR101626631B1 (ko) 2016-06-01
JP5621175B2 (ja) 2014-11-05
US20110145487A1 (en) 2011-06-16
KR20110038097A (ko) 2011-04-13
TWI501238B (zh) 2015-09-21
KR101628413B1 (ko) 2016-06-08
EP2308058B1 (en) 2016-01-27
TWI497522B (zh) 2015-08-21
KR20110051190A (ko) 2011-05-17
JP5496191B2 (ja) 2014-05-21
TW201015559A (en) 2010-04-16
CN102132353A (zh) 2011-07-20
KR101671313B1 (ko) 2016-11-01
US20110141815A1 (en) 2011-06-16
WO2010002941A1 (en) 2010-01-07
WO2010002945A1 (en) 2010-01-07
EP2308058A1 (en) 2011-04-13
CN102132350B (zh) 2015-06-17
CN102160120B (zh) 2019-05-31
JP5710474B2 (ja) 2015-04-30
JP2011527071A (ja) 2011-10-20
JP2011527072A (ja) 2011-10-20
IL210396A0 (en) 2011-03-31

Similar Documents

Publication Publication Date Title
TW201009843A (en) Methods and apparatus for intercell interference mitigation using modulation coding
US10929221B2 (en) Multi-tier detection and decoding in flash memories utilizing data from additional pages or wordlines
US9064594B2 (en) Methods and apparatus for soft data generation for memory devices based on performance factor adjustment
TWI501239B (zh) 在快閃記憶體中為每一信號位準程式化多程式值之方法及裝置
US8677056B2 (en) Methods and apparatus for interfacing between a flash memory controller and a flash memory array
WO2011062917A1 (en) Data coding for improved ecc eddiciency in a nonvolatile storage system
Guo et al. FlexLevel: A novel NAND flash storage system design for LDPC latency reduction
TW201248633A (en) Sparse programming of analog memory cells
JP7086449B1 (ja) 符号化されたＦｏｇｇｙ－Ｆｉｎｅプログラミングを用いた、不揮発性メモリのための読み出し閾値の較正
Berman et al. Minimal Maximum-Level Programming—Combined Cell Mapping and Coding for Faster MLC Memory
US20220206710A1 (en) Nonvolatile memory with encoding for foggy-fine programming with soft bits