TW200845152A - Semiconductor device including ruthenium electrode and method for fabricating the same - Google Patents

Semiconductor device including ruthenium electrode and method for fabricating the same Download PDF

Info

Publication number
TW200845152A
TW200845152A TW096135896A TW96135896A TW200845152A TW 200845152 A TW200845152 A TW 200845152A TW 096135896 A TW096135896 A TW 096135896A TW 96135896 A TW96135896 A TW 96135896A TW 200845152 A TW200845152 A TW 200845152A
Authority
TW
Taiwan
Prior art keywords
layer
plug
contact hole
diffusion barrier
forming
Prior art date
Application number
TW096135896A
Other languages
English (en)
Other versions
TWI456633B (zh
Inventor
Jin-Hyock Kim
Jae-Sung Roh
Seung-Jin Yeom
Kee-Jeung Lee
Han-Sang Song
Deok-Sin Kil
Young-Dae Kim
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW200845152A publication Critical patent/TW200845152A/zh
Application granted granted Critical
Publication of TWI456633B publication Critical patent/TWI456633B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer

Description

200845152 九、發明說明： 本發明主張2007年5月4日申請之韓國專利申請案第 1 0-2007-0043697號之優先權的權益，在此倂入其全文供參 考。 【發明所屬之技術領域】 本發明係關於一種製造半導體元件之方法，且更特別 / 地，關於一種製造一種含有釕電極之半導體元件。 【先前技術】 ® 隨著記憶體元件由於半導體製程技術的發展而變得更 高度整合，故降低記憶體元件之單位晶胞表面區域並減少 驅動電壓。在包含矽-絕緣物-矽（SIS)結構之電容器中，由 * 於界面氧化層的存在，故難以確保大於約25fF的電容量。 . 因此，已硏發一種含有使用金屬電極之金屬-絕緣物-金屬 (MIM)圓柱結構之電容器。同時，高介電係數（high _k)材質， 如氧化鈦（Ti〇2)、氧化鉬（Ta2〇5)、及鈦酸緦（SrTiCh)，係在 $ 具有約45nm或更小的設計規則之半導體記憶體元件中預 期被用於電介層。已有報告指出，當使用釕（Ru)作爲電極 材質時，可得到具有高於一般氮化鈦（ΤιΝ)電極之介電常數 之相位或優先取向。 然而，當使用化學氣相沈積（C V D)法或原子層沈積 (ALD)法形成釕電極時，氧氣（〇2)係典型地用作爲反應氣 體。在此種條件下，接觸電阻（Rc)會因在沈積的初始階段 中，於該釕電極下方形成的TiN擴散障壁層的氧化作用而 增加。而且，由於和包含氮化矽（Si3N4)之鈾刻停止層的附 200845152 著力劣化，其支撐如第1圖中所示之釕電極之底部，故在 沈積之後可能發生區域的浮離。因此，當形成具有圓柱或 堆疊結構之電容器時，底部氧化層在完全浸漬去除（full dip-out)製程的期間可能會被濕式蝕刻。因此，可能發生底 部電極的傾斜。 第1圖係顯示在典型的釕電極中發生浮離（lifting)之顯 微圖。該浮離係發生於釕電極與氮化鈦（TiN)栓之間的界 面，或釕電極與氮化矽（Si3N4)層之間的界面。第2圖係顯 示儲存節點傾斜的顯微圖。 【發明內容】 與本發明一致之實施例爲針對半導體元件與其製造之 方法，其可降低儲存節點接觸栓之氧化並於該儲存節點接 觸栓與蝕刻停止層之間獲得足夠程度的黏著力，以防止因 儲存節點接觸*栓的浮離而導致儲存節點的傾斜。 依據與本發明一致之觀點，提供一種半導體元件，包 含：半導體基板；半導體基板上之絕緣圖案，及該絕緣圖 案上之蝕刻停止層，該絕緣圖案與該蝕刻停止層界定曝露 半導體基板之接觸孔；第一栓，塡滿該接觸孔之較低部； 擴散障壁層，於該第一栓上方以及該接觸孔之殘留部之底 部中與側壁上形成；第二栓，於該擴散障壁層上形成並塡 入該接觸孔；及儲存節點，耦接至並形成於該第二栓上。 依據與本發明一致之另一觀點，提供一種製造半導體 元件之方法，包含：提供一半導體基板；於該半導體基板 200845152 上形成絕緣結構，該絕緣結構包含接觸孔；於該接觸孔之 一部分中形成第一栓；於該接觸孔之殘留部分之底部中與 側壁上形成擴散障壁層；於該擴散障壁層上形成第二栓， 並塡滿該接觸孔；及於該第二栓上形成儲存節點。 【實施方式】 與本發明一致之實施例係有關於一種包含釕（RU)電極 之半導體元件與一種製造該元件之方法。在一個實施例 中’包含氮化鈦（TiN)層之擴散障壁層係於與氮化物系層接 觸之表面上形成。該擴散障壁層可作爲儲存節點與儲存節 點接觸栓’亦即，包含多晶矽之第一栓之間的蝕刻停止層。 而且’包含藉由執行物理氣相沈積（PVD)法而形成RlT層之 第二栓係於擴散障壁層上方形成。因此，增加該擴散障壁 層與第二栓之間的附著性，並降低該擴散障壁層之氧化。 無論何時’相同或相似的元件符號將在圖式中被用來 表示相同或相似的元件。 第3圖係說明與本發明一致之半導體元件之剖面圖。 半導體元件包含絕緣圖案22，其具有於半導體基板2 1上方 形成的第一接觸孔22A;第一栓23A，塡滿第一接觸孔22A ; 堆疊結構，包含於絕緣圖案22上形成之已蝕刻的緩衝氧化 物層24與於已蝕刻的緩衝氧化物層24上形成之已圖案化 之鈾刻停止層25，該堆疊結構具有曝露第一栓23A之第二 接觸孔；擴散障壁層28A，於該第二接觸孔之底部表面與 側壁上形成；第二栓29，於擴散障壁層28A上方塡滿該第 200845152 二接觸孔；及電容器之儲存節點32，於第二栓29上形成。 第一栓23A可包含多晶砂層。擴散障壁層28A可包含 TiN層。第二栓29可包含藉由執行例如？乂0法而形成之 Ru層。歐姆接觸層27可於第一栓23A之表面上方與擴散 障壁層28A之下方形成。歐姆接觸層27可包含矽化鈦層。 絕緣圖案22與已蝕刻之緩衝氧化物層24可各包含氧 化物系材質。已圖案化之蝕刻停止層25可包含氮化物系材 質。儲存節點32可包含Ru層或氧化釕層。若儲存節點32 包含Ru層，則儲存節點32與第二栓29可大體上包含相同 材質。 因此，包含第一栓23A、擴散障壁層28A與第二栓29 之儲存節點接觸栓結構係被形成與儲存節點3 2接觸，其中 擴散障壁層2 8 A係配置於第一栓2 3 A與第二栓2 9之間。此 外，歐姆接觸層27係形成於第一栓23A與擴散障壁層28A 之間，以減少接觸電阻。 在儲存節點接觸栓結構中，擴散障壁層28A係與已蝕 刻之緩衝氧化物層24以及已圖案化之蝕刻停止層25接 觸。然而’由於擴散障壁層28A之存在，故第二栓29並沒 有與已蝕刻之緩衝氧化物層24以及已圖案化之触刻停止 層25接觸。因此，因爲擴散障壁層28A防止第二栓29與 已圖案化之蝕刻停止層25互相接觸，故可獲得足夠程度的 附著性。而且，因爲第二栓29包含藉由執行不使用任何氧 氣之PVD法形成的Ru層，故不會發生擴散障壁層28A之
200845152 氧化。 第4A到4G圖爲說明與本發明一致之製造 方法之剖面圖。 參照第4A圖，絕緣層係形成於半導體基fj 刻該絕緣層以形成具有第一接觸孔22A之絕緣 以曝露半導體基板21之表面。第一栓23係塡 孔 22A。 可被了解的是，半導體基板21可已被事先 動態隨機存取記憶體（DRAM)中所需的特徵，如 閘極、及/或位元線。半導體基板2 1可包含矽 佈植層、及定位（landing)栓接觸。 第一栓23可包含多晶矽栓。該多晶矽栓可 晶矽層與執行回蝕刻製程而被形成。第一栓23 節點接觸（SNC)栓的功能。 已蝕刻之緩衝氧化物層24係形成於絕緣y 〆 且已圖案化之蝕刻停丰層25係形成於已飩刻 物層24上。已蝕刻之緩衝氧化物層24與已圖 停止層25包含第二接觸孔26，以曝露第一栓 地，緩衝層可被形成於絕緣圖案22上方，且® 被形成於該緩衝層上方。該緩衝層可包含氧化 此，該緩衝層可在此後稱爲緩衝氧化層。該緩 包含未摻雜矽酸鹽玻璃（USG)、磷矽酸鹽玻璃 矽酸鹽玻璃（BPSG)、半球狀晶粒（HSG)、電漿車f 半導體元件 ΐ 21上。倉虫 圖案22 ，用 滿第一接觸 處理以包含 隔離結構、 基板、雜質 藉由形成多 可作爲儲存 圓案22上， 之緩衝氧化 丨案化之蝕刻 23。更特別 ί刻停止層可 ;物系層。因 Ε衝氧化層可 (PSG)、硼磷 I助四乙基正 教 200845152 矽酸鹽（PETEOS)、或氧化鉬（Ta2〇5)。該緩衝氧化物層可被 形成以具有厚度範圍從約500 A到約3000 A。該蝕刻停止 層可包含氮化物系層。例如，該蝕刻停止層可包含氮化矽 (ShN4)層。 蝕刻該蝕刻停止層與該緩衝氧化物層以形成曝露第一 栓23之表面的第二接觸孔26。已蝕刻之緩衝氧化物層24 與已圖案化之蝕刻停止層25因而分別自該緩衝氧化物層 與該蝕刻停止層形成。此時，第二接觸孔26之被曝露的表 ^ 面區域大於第一接觸孔22A之被曝露的表面區域。大於第 一接觸孔22A之被曝露的表面區域的第二接觸孔26之被曝 露的表面區域，確保隨後將被形成於第二接觸孔26中之擴 k 散障壁層與第二栓以及隨後將被形成於第二栓上方之儲存 • 節點之間的重疊邊限。 參照第4B圖，歐姆接觸層27係於第一栓23上方形 成。元件符號23A指剩餘的第一栓23A。該歐姆接觸層27 φ 可包含金屬矽化物層。例如，歐姆接觸層27可包含矽化鈦 層。該矽化鈦層可藉由執行化學氣相沈積（CVD)製程或原子 層沈積（ALD)製程而被形成，以形成具有厚度約50A的鈦（Ti) 層。接著，執行快速熱退火（RTA)製程或熔爐熱處理製程， 並執行清洗製程以移除鈦層之無反應部分。構成第一栓23 之該鈦層與該多晶矽層互相反應以形成矽化鈦層。 參照第4C圖，具有期望水準的階梯覆蓋特性的導電層 28係形成於已圖案化之蝕刻停止層25上，以及第二接觸孔 -10- 200845152 26之側壁與底表面上。例如，導電層28可爲TiN層。導電 層28可作爲擴散障壁層與儲存節點接觸栓之作用。此外， 導電層28可使用CVD製程或連續流動沈積（SFD)製程而被 形成，以具有範圍從約50A到約300A之厚度。因爲該CVD 法或SFD法可確保期望水準的階梯覆蓋特性，故導電層28 可被形成而具有均勻的厚度。 參照第4D圖，執行化學機械硏磨（CMP)製程或回蝕刻 ^ 製程以蝕刻部分導電層28，以曝露已圖案化之蝕刻停止層 25之表面。因此，擴散障壁層28A塡滿第二接觸栓26。 此時，執行如電漿飩刻製程之回蝕刻製程，以於第二 接觸孔26之底表面與側壁上形成擴散障壁層28A。該回鈾 刻製程可以化學蝕刻而非物理蝕刻的方式執行。因此，在 ' 第二接觸孔26的下部上存有降低的蝕刻率。因此，擴散障 壁層28A殘留在第二接觸孔26的底表面上。 例如，包含氬（AO與氯（Cl2)之氣體可被用於回飩刻製 % 程中，使得物理與化學蝕刻對於導電層28發生在第二接觸 孔26外部。偏壓電力可被控制在從約30W到約3 00W的範 圍中，最小化第二接觸孔26之底部的物理蝕刻。此外，包 含Ar和Ch之氣體中的Ch含量可被控制爲在從約1%到約 5 0 %的範圍中，以適當藉由Cl2控制化學蝕刻的程度。蝕刻 腔室中的壓力係被控制在從約ImTorr到約50mTorr的範圍 中，致使可發生適當的物理鈾刻與化學蝕刻量。 當電漿回餽.刻製程在前述條件下實施時，於第二接觸 -11- 200845152 孔26外部形成的部分導電層28以高速率蝕刻。相對地， 因爲使用會導致形成於第二接觸孔26之側壁上的導電餍 28緩慢的化學蝕刻的條件，亦即，藉由控制包含Ar和Cl2 之氣體中CI2含量爲從約1 %到約5 0 %的範圍，故於第二接 觸孔26之側壁上所形成的導電層28之非常小部分被軸 刻。此外，在第二接觸孔26之底部上所形成之導電層28 之非常小的部分被蝕刻。因爲藉由第二接觸孔26中之導電 層28與自由基之間的反應產生之反應副產品塡滿第二接 ® 觸孔26，故可完成此結果，因而於第二接觸孔26中導致一 增加的壓力，且偏壓電力被控制在從約30W到約300W的 範圍內。因此，撞擊第二接觸孔26之底部的正離子流與擴 " 散至第二接觸孔26自由基會被減少。. ' 因此，於第二接觸孔26外部形成之導電層28的部分 係藉由物理化學蝕刻法係以高速率予以蝕刻，及於第二接 觸孔26之底部中形成之導電層28的部分係以低於第二接 φ 觸孔26外部部分的速率蝕刻。因此，擴散障壁層28A係以 期望的蝕刻形狀形成，即使於垂直方向取代傾斜方向來執 行較少障壁之電漿覆蓋蝕刻製程。 在前述於導電層28上之回蝕刻製程期間，當與第二接 觸孔26之外部蝕刻率作比較時，第二接觸孔26之側壁與 底部之飩刻率係被控制在從約1 %到約7 0 %的範圍內。此 外，第二接觸孔26之側壁的蝕刻率與第二接觸孔26之底 部的蝕刻率係大體上被控制爲相同的。 -12- 200845152 因此，使用包含lOmTorr壓力、3 00W(S)之來源電力、 100W(B)之偏壓電力、具有l〇Cl2/190Ar之氣體、40°C之溫 度、16”土1”之終點（EOP)、及1〇”的過蝕刻（·〇Ε)的條件。 例如，當在前述條件下，於具有約300 A厚度之導電層 28上方執行回蝕刻製程時，第二接觸孔26外部之蝕刻率約 爲1 120 λ /min，且第二接觸孔26之側壁與底部之蝕刻率約 爲1 0 A /min ’其係低於第二接觸孔26外部之蝕刻率。第二 接觸孔26外部之導電層28之蝕刻率可依特定條件而在從 馨 約5 0 0 λ / m i η到約2 0 0 0 A / m i η的範圍。第二接觸孔2 6中之 導電層28之飩刻率可在從約5 A /min到約140 A /min的範 圍，其爲約200〇A7min的7%。 該蝕刻率依照Cl2/Ar之氣體的含量而改變。例如，當 - Ch/Ar之氣體的含量非常低時，餓亥[J率爲約5 00 A /min或更 大，及當Cl2/Ar之氣體的含量非常高時，鈾刻率爲約3000 A /min。亦即，控制ClWAr之氣體的含量可改變該蝕刻率 • 在從約5 0 0 A / m i η到約3 0 0 0 A / m i η的範圍內。然而，控制 該條件以減少蝕刻率，以使外形或者過蝕刻受到控制。因 爲導電層2 8之厚度是小的，故生產率可能不會導致明顯的 限制。 例如，電漿回蝕刻製程可使用壓力範圍從約5mTorr到 約20mTorr、來源電力範圍從約300W到約800W、偏壓電 力範圍從約30W到約300w、包含Ar和Cl2之氣體（其中Cl2 對Ar的比例約爲1 %到約5 0 % )、及腔室中電極的溫度範圍 -13 - 200845152 從約10°C到約40°C。 在前述實施例中，用於在電漿回蝕刻製程期間於導電 層28上執行化學蝕刻之蝕刻氣體可包含其它單一或組合 的氯（C1)系氣體，例如，除了 ch以外還可爲氯化氫（HC1)、 或四氯化碳（CCh)。可爲了電漿穩定、流率控制、及除了 Ar系與C1系氣體以外的蝕刻氣體稀釋而加入Ar、氙（Xe)、 氦（He)、或其組合。而且可加入氧（〇2)、氮（n2)、或其組合 以提供鈍化（p a s s i v a t i ο η)或作爲反應抑制劑（丨1111丨1^1:〇]：)功 能’藉以降低由主要化學鈾刻所造成的擴散障壁層28A的 損壞。 參照第4E圖，導電層，例如Ru層係使用PVD法塡充
• 第二接觸孔26而於擴散障壁層28A上方形成。執行CMP * 製程或回蝕刻製程以曝露已圖案化之飩刻停止層25之表 面。因此，第二栓29被形成並殘留於第二接觸孔26中。 該Ru層可使用無氧氣之pVD製程而被形成。此外， φ 因爲第二接觸孔26之縱橫比是小的，故第二接觸孔26可 藉由使用PVD法之Ru層而被充分地塡充。同時，當Ru層 使用CVD法或ALD法而形成時，其不可避免的要使用氧氣 作爲反應氣體。因此，該RU層下方的材質在RU層形成期 間會被氧化。因此，使儲存節點接觸栓與儲存節點之間的 附著性退化，因而造成浮離。在某些實施例中，因爲用以 形成第二栓29之Ru層係使用不需要任何氧氣之PVD法形 成’故該Ru層下方的材質不會被氧化。 -14- •200845152 依照前述製程，含有包含殘留的第一栓2 3 A、擴散障 壁層28A、及第二栓29之結構的儲存節點接觸栓，被形成 與隨後的儲存節點接觸，其中擴散障壁層28A係配置於殘 留的第一栓23A與第二栓29之間。此外，包含矽化鈦之歐 姆接觸層27係形成於殘留的第一栓23A與擴散障壁層28A 之間，以減少接觸電阻。 在前述儲存節點接觸栓之結構中，擴散障壁層2 8 A係 與已鈾刻之緩衝氧化物層24及已圖案化之蝕刻停止層25 接觸。然而，由於擴散障壁層2 8 A的存在，故第二栓2 9沒 有與已飩刻之緩衝氧化物層24及已圖案化之蝕刻停止層 25接觸。充分程度的附著可因擴散障壁層28a防止第二栓 ‘ .29與已圖案化之蝕刻停止層25互相接觸而實現。此外，因 爲用以作爲弟一检29之該Ru層係藉由無任何氧氣之pvd 法而形成，故擴散障壁層28A之氧化不會在該RU層之形成 期間發生。 • 參照第4F圖，犠牲層係形成於該產生之結構上方。蝕 刻該犠牲層以形成一包含溝槽31之已圖案化之犠牲層 30，以曝露第二栓29。儲存節點將被形成於溝槽3丨中。已 圖案化之犠牲層30可包含氧化物系層。例如，已圖案化之 犠牲層30可包含PSG、PETEOS、USG、高密度電漿（HDP)、 及/或其組合。 R u薄層或氧化釕（R u 0 2)薄層可被形成於溝槽3 1之底表 面與側壁上，以作爲儲存節點32之儲存節點材料。用以隔 -15- 200845152 離儲存節點3 2之隔離製程係使用回蝕刻製程或CMP製程 來實施。該Ru薄層或該Ru〇2薄層可使用CVD法、ALD法、 循環（cyclic)CVD法、或擬似（pseudo)ALD法而形成。儲存 節點32可被形成以具有厚度範圍從約100A到約300 A。 儲存節點32也可被以下列方式形成：儲存節點32之底線 寬度係小於第二栓29之線寬。 參照第4G圖，執行完全浸漬去除製程以大體上移除已 圖案化之犠牲層30，使得形成具有圓柱結構之儲存節點 32。在此時，因爲已圖案化之犠牲層30包含氧化物系材料， 故該完全浸漬去除製程係利用包含氫氟酸（HF)之化學品胃 實施。因爲已圖案化之蝕刻停止層2 5包含氮化物系材料， 故已飩刻之緩衝氧化物層24與絕緣圖案22在完全浸漬去 除製程中並沒有被蝕刻。 第5圖係說明與本發明一致之半導體元件之剖面w。 該半導體元件包含形成於半導體基板4 1上之絕緣W ^ 42，及形成於絕緣圖案42上之已圖案化之蝕刻停止墙43， 絕緣圖案42與已圖案化之蝕刻停止層43界定儲存節點g 觸孔44。該半導體元件更包含殘留的第一栓45A，其塡、滿 儲存節點接觸孔44之部分，該儲存節點接觸孔44於殘胃 的第一栓45A上提供凹槽外形；擴散障壁層47A，形自方令 殘留的第一栓4 5 A上方之凹槽外形的底部中與側壁上；胃 二栓48，於擴散障壁層47A上方塡滿該凹槽外形；及電容 器之儲存節點49，耦接至第二栓48。 -16- •200845152 殘留的第一栓45A可包括含有多晶矽層之栓。擴散障 壁層47A可包含TiN層。第二栓48可包含RU層。例如， 第二栓48可包含藉由執行PVD法而形成之層。殘留的 第一栓4 5 A可塡滿儲存節點接觸孔4 4之部分，以提供凹槽 外形。歐姆接觸層.46可被形成於擴散障壁層47a與殘留的 第一检45A之間。 絕緣圖案4 2可包含氧化物系材料。已圖案化之蝕刻停 止層4 3可包含氮化物系材料。儲存節點4 9可包含Ru層或 氧化釕層。若儲存節點49包含Ru層，則儲存節點49與第 二栓48可大體上包含相同材料。 因此，包含殘留之第一栓45A(亦即，儲存節點接觸 栓）、擴散障壁層47 A、及第二栓48的結構係形成與儲存節 點49接觸，其中擴散障壁層47A係配置於殘留之第一栓 4 5 A與第二栓4 8之間。此外，歐姆接觸層4 6可被形成於 殘留之第一栓45A與擴散障壁層47A之間，藉以提供歐姆 接觸。 在儲存節點接觸栓之結構中，擴散障壁層47A係與已 圖案化之蝕刻停止層43接觸。然而，由於擴散障壁層47 A 的存在，故第二栓4 8沒有與已圖案化之蝕刻停止層4 3接 觸。因此，因爲擴散障壁層47A大體上防止第二栓48與已 圖案化之蝕刻停止層43互相接觸，故可得到足夠程度的附 著性。此外，因爲第二栓4 8包含藉由執行沒有任何氧氣之 PVD法而形成的Ru層，故不會發生用以作爲擴散障壁層 -17- 200845152 47A之TiN層的氧化。 第6A到6F圖爲說明依照與本發明一致之第二實施例 的製造半導體元件之方法中’半導體元件之剖面圖。 參照第6A圖，絕緣圖案42係形成於半導體基板41 上，且已圖案化之鈾刻停止層4 3係形成於絕緣圖案4 2上。 絕緣圖案4 2與已圖案化之鈾刻停止層4 3可界定儲存節點 接觸孔4 4。更特別地，絕緣層係形成於半導體基板4 1上， 且蝕刻停止層係形成於絕緣層上。該絕緣層與該蝕刻停止 層係被蝕刻以形成曝露半導體基板41之表面的儲存節點 接觸孔44。因此，絕緣圖案42與已圖案化之蝕刻停止層 4 3係分別自絕緣層與該蝕刻停止層形成。可被了解的是， 半導體基板41可被預先處理以包含典型DRAM中所需的特 徵，諸如隔離結構、閘極、及位元線。半導體基板41可包 含矽基板、雜質接合層、或定位栓接觸。絕緣圖案42可爲 包含氧化物系層之多層結構。已圖案化之飩刻停止層43可 包含氮化物系材料。例如，已圖案化之鈾刻停止層4 3可包 含氮化政（S i 3 N 4)層。 參照第6B圖，第一栓45係塡滿儲存節點接觸孔44之 部分。第一栓45可包含多晶矽栓。該多晶矽栓可藉由形成 多晶矽層與執行回鈾刻製程而被形成。使該多晶矽栓之表 面具有凹處，以獲得如元件符號’ R，所示的凹槽外形。因 此，第一栓45塡滿儲存節點接觸孔44之部分，並且第一 栓4 5之上表面沒有與已圖案化之鈾刻停止層4 3接觸。 -18- 200845152 參照第6C圖，歐姆接觸層46係形成於第一栓45上 方。歐姆接觸層46可包含矽化鈦層。該矽化鈦層可藉由下 列步驟形成：執行CVD法或ALD法，以形成具有厚度約 50A或更薄之Ti層；對Ti層執行RTA製程或熔爐熱處理 製程；及清洗Τι層之沒有反應部分。例如，由於第一栓45 包含多晶矽層，故該Τι層與該多晶矽層可反應而形成矽化 鈦層。該矽化鈦層提供歐姆接觸並因此降低儲存節點接觸 栓之電阻。元件符號45Α指殘留的第一栓45 Α。 具有期望水準的階梯覆蓋特性之導電層47係形成於 已圖案化之蝕刻停止層43上，歐姆接觸層46上、以及凹 槽外形之側壁上。例如，導電層47可包含ΤιΝ層。導電層 _ 47可作用爲擴散障壁層與儲存節點接觸栓。導電層47可使 * 用CVD法或SFD法而被形成，以具有厚度範圍從約50 A到 約 3 0 0 A 〇 參照第6D圖，執行CMP製程或回蝕刻製程以用曝露 φ 已圖案化之蝕刻停止層43之表面的方式蝕刻導電層47之 部分。因此，擴散障壁層47 A係形成於該凹槽外形上方。 在此時，諸如電漿蝕刻製程之回飩刻製程，係於底部 (亦即，在殘留之第一栓45 A的表面上方，以及凹槽外形之 側壁）被執行以形成擴散障壁層47A。 該回蝕刻製程可被 以化學蝕刻的方式來實施，而非以物理蝕刻方式。因此， 在該凹槽外形之底部具有降低的蝕刻率。因此，擴散障壁 層47A殘留在凹槽外形之底部中。於該凹槽外形之底部中 -19- 200845152 與側壁上形成擴散障壁層47A之回蝕刻製程，可使用相同 於前述與本發明一致之方法。 參照第6E圖，導電層，例如，Ru層，係形成於擴散 障壁層47A之上方並使用PVD法塡滿該凹槽外形。CMP製 程或回蝕刻製程可被執行以曝露已圖案化之蝕刻停止層4 3 之表面。因此，第二栓48係形成於擴散障壁層47A上與該 凹槽外形中。 在此時，該Ru層可藉由未使用任何氧氣的PVD法來 形成。此外，因爲凹槽外形之縱橫比是小的，故該凹槽外 形可使用該PVD法而充分地塡滿該Ru層。另一方面，當 使用CVD法或者ALD法形成Ru層時，其可能不可避免地 ‘ 要使用氧氣作爲反應氣體。因此，在該Ru層下方之材料會 ’ 在該Ru層形成期間被氧化。因此，儲存節點接觸栓與儲存 節點之間的附著特性會退化，藉以造成浮離。在特定實施 例中，因爲用於形成第二栓48之該Ru層係使用無任何氧 φ 氣之PVD法形成，故於該Ru層下方之材料沒有被氧化。 依照前述製程，形成包含殘留第一栓45A、擴散障壁 層47A、及第二栓48之儲存節點接觸栓以與隨後之儲存節 點接觸，其中擴散障壁層47A係配置於殘留之第一栓45 A 與第二栓48之間。此外，提供歐姆接觸之歐姆接觸層46 可被形成於殘留之第一栓45A與擴散障壁層47A之間。 在前述之儲存節點接觸栓之結構中，擴散障壁層47A 係與已圖案化之蝕刻停止層4 3接觸。然而，第二栓4 8由 -20- 200845152 於擴散障壁層4 7 A的存在，故沒有與已圖案化之蝕刻停止 層43接觸。因爲擴散障壁層47A的存在防止第二栓48與 已圖案化之蝕刻停止層43互相接觸，故可達到充分程度的 附著。此外’因爲用以作爲第二栓48之Ru層係藉由無任 何氧氣之PVD法而形成，故擴散障壁層47a的氧化可能不 會在該Ru層之形成期間發生。 參照第6 F圖，圓柱型儲存節點4 9係形成於第二栓4 8 上並接觸第二栓4 8。圓柱型儲存節點4 9可使用前述討論的 方法而形成。儲存節點49可包含Ru薄層或Ru〇2薄層。儲 存卽點4 9之底線寬度可大體上相同於或者小於第二栓4 8 之線寬。 此外’改善當使用Ru或Ru〇2作爲儲存節點材料時通 常會被損失到的接觸電阻與附著性。因此，保持充分程度 的結構與電氣特性，使得半導體元件之電容器變得更可 靠。此外，本發明可確保具有45 nm或更小之設計規格之高 度整合記憶體元件所要求的充分程度的電容値。 雖然本發明已針對特定實施例敘述，但對於熟悉該項 技術者將顯而易見的是，本發明可作成各種改變與修改而 仍不脫離如下述申請專利範圍中所界定之本發明之精神與 範圍。 【圖式簡單說明】 第1圖係顯示典型釕電極之浮離的顯微圖。. 第2圖係顯示典型的儲存節點之傾斜的顯微圖。 -21- 200845152 第3圖係說明與本發明一致之半導體元件之剖面圖。 第4A到4G圖爲說明依照第一實施例之製造半導體元 件之方法的剖面圖。 第5圖爲說明與本發明一致之半導體元件之結構之剖 面圖。 第6A到6F圖爲說明與本發明一致之製造半導體元件 之方法的剖面圖。 【主要元件符號說明】
21 基板 22 絕緣圖案 22A 第一接觸孔 23、23A 第一栓 24 已蝕刻之緩衝氧化物層 25 已圖案化之蝕刻停止層 26 第二接觸孔 27 歐姆接觸層 28 導電層 28A 擴散障壁層 29 第二栓 30 已圖案化之犠牲層 3 1 溝槽 32 儲存節點 41 半導體基板 -22- 200845152 42 絕緣圖案 43 已圖案化之蝕刻停止層 44 儲存節點接觸孔 45 第一栓 45 A 殘留的第一栓 46 歐姆接觸層 47 導電層 47 A 擴散障壁層 48 第二栓 49 儲存節點 ，R· 凹槽外形 -23-

Claims (1)

  1. .200845152 十、申請專利範圍： 1. 一種半導體元件，包含： 半導體基板； 半導體基板上之絕緣圖案，及該絕緣圖案上之數刻停止 層，該絕緣圖案與該蝕刻停止層界定曝露半導體基板之接 觸孔； 第一栓，塡滿該接觸孔之較低部； 擴散障壁層，於該第一栓上方以及該接觸孔之殘留部之 • 底部中與側壁上形成； 第二栓，於該擴散障壁層上形成並塡滿該接觸孔；及 儲存節點，耦接至並形成於該第二栓上。 _ 2.如申請專利範圍第1項之半導體元件，其中該絕緣圖案 更包含： 第一絕緣層，具有被該第一栓塡滿之第一子接觸孔；及 第二絕緣層，具有第二子接觸孔，其中該擴散障壁層與 該第二栓係形成於該第二子接觸孔中，其中該第二子接觸 • 孔係形成於該第二絕緣層與該蝕刻停止層中 3.如申請專利範圍第2項之半導體元件，其中該第二子接 觸孔具有大於該第一子接觸孔之曝露表面區域。 4·如申請專利範圍第1項之半導體元件，其中該第一栓包 含多晶矽層，該擴散障壁層包含氮化鈦層，及該第二栓 包含釕層。 5 ·如申請專利範圍第1項之半導體元件，其中該第一栓包 含多晶矽層，該擴散障壁層包含氮化鈦層，及該第二栓· 包含藉由執行物理氣相沈積法而形成的釕層。 -24- .200845152 6. 如申請專利範圍第丨項之半導體元件，其中該儲存節點 包含釘層或氧化釕層。 7. 如申請專利範圍第丨項之半導體元件，其中該蝕刻停止 層包含氮化物系層。 8 ·如申請專利範圍第1項之半導體元件，其中更包含於該 第一栓與該擴散障壁層之間形成的歐姆接觸層。 9·如申請專利範圍第8項之半導體元件，其中該歐姆接觸 層包含政化鈦層。 Φ 10·—種製造半導體元件之方法，包含： 提供一半導體基板； 於該半導體基板上形成絕緣結構，該絕緣結構包含接 觸孔； 於該接觸孔之一部分中形成第一栓； - 於該接觸孔之殘留部分之底部中與側壁上形成擴散 障壁層； 於該擴散障壁層上形成第二栓，並塡滿該接觸孔；及 Φ 於該第二栓上方形成儲存節點。 11 ·如申請專利範圍第1 0項之方法，其中形成絕緣結構包 含： 於該半導體基板上形成第一絕緣層，以供應該接觸孔 之一部分；及 於該第一絕緣層上形成第二絕緣層及於該第二絕緣 層上形成蝕刻停止層，以供應該接觸孔之殘留部分。 1 2 .如申請專利範圍第1 1項之方法，其中該蝕刻停止層包 層氮化物系層，且該第一與第二絕緣層包含氧化物系層。 -25- 200845152 1 3 .如申請專利範圍第1 〇項之方法，其中該接觸孔之殘留 部分具有大於被該第一栓塡滿之接觸孔之部分的曝露 表面區域。 1 4.如申請專利範圍第1 0項之方法，其中形成擴散障壁層 包含： 於絕緣結構上以及在該接觸孔之殘留部分的底部與 側壁中形成導電層’用以作爲擴散障壁層；及 藉由執行化學機械硏磨製程平坦化該導電層，以曝露 φ 該絕緣結構之表面。 1 5 ·如申請專利範圍第1 0項之方法，其中形成擴散障壁層 包含： 於絕緣結構上以及在該接觸孔之殘留部分的底部與 該接觸孔之側壁中形成導電層，用以作爲擴散障壁層； • 及 執行回鈾刻製程使得部分該導電層殘留在該接觸孔之 殘留部分的底部與側壁中。 φ 1 6 ·如申請專利範圍第1 4項之方法，其中使用化學氣相沈 積法或連I賈流動沈積法形成該導電層，以具有厚度範圍 從約50Α到約300Α。 1 7 .如申請專利範圍第1 5項之方法，其中使用化學氣相沈 積法或連纟買流動沈積法形成該導電層，以具有厚度範圍 從約50Α到約300Α。 18·如申請專利範圍第14項之方法，其中該擴散障壁層包 含氮化鈦層。 1 9 ·如申硝專利範圍第1 5項之方法，其中該擴散障壁層包 -26- •200845152 含氮化鈦層。 20.如申請專利範圍第10項之方法，其中形成該第二栓包 含·· 於該絕緣結構與該擴散障壁層上形成導電層；及 藉由執行化學機械硏磨製程平坦化該導電層，以曝露該 絕緣結構之表面。 2 1 ·如申請專利範圍第1 0項之方法，其中形成該第二栓包 含： φ 於該絕緣結構與該擴散障壁層上形成導電層；及 於該導電層上執行回蝕刻製程，以曝露該絕緣結構之表 面。 22 ·如申請專利範圍第20項之方法，其中使用物理氣相沈 積法形成導電層。 _ 23 ·如申請專利範圍第2 1項之方法，其中使用物理氣相沈 積法形成導電層。 2 4.如申請專利範圍第2 0項之方法，其中該第二栓包含釕 • 層。 25 .如申請專利範圍第2 1項之方法，其中該第二栓包含釕 層。 26·如申請專利範圍第1〇項之方法，其中該第一栓包含多 晶矽層，該擴散障壁層包含氮化鈦層，及該第二栓包含 釕層。 27 ·如申請專利範圍第26項之方法，其中更包含在該第一 栓與該擴散障壁層間形成歐姆接觸層。 28.如申請專利範圍第27項之方法，其中該歐姆接觸層包 -27- .200845152 含矽化鈦層。 29 .如申請專利範圍第1 0項之方法，其中該儲存節點包含 釕層或氧化釕層。
    -28-
TW096135896A 2007-05-04 2007-09-27 含有釕電極之半導體元件及製造此元件之方法 TWI456633B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070043697A KR100881728B1 (ko) 2007-05-04 2007-05-04 루테늄전극을 구비한 반도체소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
TW200845152A true TW200845152A (en) 2008-11-16
TWI456633B TWI456633B (zh) 2014-10-11

Family

ID=39938987

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096135896A TWI456633B (zh) 2007-05-04 2007-09-27 含有釕電極之半導體元件及製造此元件之方法

Country Status (4)

Country Link
US (2) US7781336B2 (zh)
KR (1) KR100881728B1 (zh)
CN (1) CN101299421B (zh)
TW (1) TWI456633B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346730B1 (en) * 1999-04-06 2002-02-12 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having a pixel TFT formed in a display region and a drive circuit formed in the periphery of the display region on the same substrate
CA2620065C (en) 2005-08-22 2011-03-29 Melior Discovery, Inc. Methods and formulations for modulating lyn kinase activity and treating related disorders
KR100881728B1 (ko) * 2007-05-04 2009-02-06 주식회사 하이닉스반도체 루테늄전극을 구비한 반도체소자 및 그 제조 방법
TWI375241B (en) 2008-10-29 2012-10-21 Nanya Technology Corp Storage node of stack capacitor and fabrication method thereof
CN101752379B (zh) * 2008-12-22 2013-03-06 南亚科技股份有限公司 堆叠电容的储存电极结构及其制作方法
WO2011034536A1 (en) * 2009-09-18 2011-03-24 Intermolecular, Inc. Fabrication of semiconductor stacks with ruthenium-based materials
KR101812702B1 (ko) * 2010-12-30 2018-01-30 주성엔지니어링(주) 박막 트랜지스터 및 그 제조 방법
US20130280859A1 (en) * 2010-12-30 2013-10-24 Jae-ho Kim Thin-film transistor and method for manufacturing same
CN103531459B (zh) * 2012-07-03 2017-07-11 中国科学院微电子研究所 半导体器件制造方法
KR102001511B1 (ko) * 2012-12-26 2019-07-19 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR20140083744A (ko) * 2012-12-26 2014-07-04 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102033496B1 (ko) * 2013-07-12 2019-10-17 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9984967B2 (en) 2015-12-21 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
WO2018200211A1 (en) * 2017-04-24 2018-11-01 Applied Materials, Inc. Methods for gapfill in high aspect ratio structures
KR20200093110A (ko) 2019-01-25 2020-08-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN112951770B (zh) * 2021-04-15 2022-06-10 长鑫存储技术有限公司 存储器的制作方法及存储器

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5879980A (en) * 1997-03-24 1999-03-09 Advanced Micro Devices, Inc. Method of making static random access memory cell having a trench field plate for increased capacitance
KR100614576B1 (ko) 1999-06-07 2006-09-11 주식회사 하이닉스반도체 캐패시터 제조 방법
KR100316027B1 (ko) * 1999-12-28 2001-12-20 박종섭 반도체 소자의 전하저장 전극 형성방법
KR100376266B1 (ko) * 2000-10-20 2003-03-17 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100408410B1 (ko) * 2001-05-31 2003-12-06 삼성전자주식회사 엠아이엠(ｍｉｍ) 커패시터를 갖는 반도체 소자 및 그제조 방법
KR100418573B1 (ko) * 2001-09-14 2004-02-11 주식회사 하이닉스반도체 반도체소자의 제조 방법
KR20030025494A (ko) * 2001-09-21 2003-03-29 삼성전자주식회사 루테늄막과 금속층간의 콘택을 포함하는 반도체 장치 및그의 제조 방법
KR20030056326A (ko) * 2001-12-28 2003-07-04 주식회사 하이닉스반도체 반도체 소자의 루테늄 전하저장전극 형성 방법
KR100480601B1 (ko) * 2002-06-21 2005-04-06 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR100524935B1 (ko) * 2002-11-04 2005-10-31 삼성전자주식회사 반도체 메모리 소자의 제조방법
TWI265600B (en) * 2002-11-18 2006-11-01 Hynix Semiconductor Inc Semiconductor device and method for fabricating the same
KR20040057562A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 루테늄 플러그를 구비하는 반도체 소자 및 그의 제조 방법
JP2004247441A (ja) * 2003-02-13 2004-09-02 Renesas Technology Corp 半導体装置
KR100539272B1 (ko) * 2003-02-24 2005-12-27 삼성전자주식회사 반도체 장치 및 그 제조방법
KR100587635B1 (ko) * 2003-06-10 2006-06-07 주식회사 하이닉스반도체 반도체소자의 제조 방법
US20050026452A1 (en) * 2003-07-31 2005-02-03 Won-Jun Lee Etching method for manufacturing semiconductor device
KR100555514B1 (ko) * 2003-08-22 2006-03-03 삼성전자주식회사 저 저항 텅스텐 배선을 갖는 반도체 메모리 소자 및 그제조방법
KR100780610B1 (ko) * 2003-11-28 2007-11-29 주식회사 하이닉스반도체 반도체소자 제조 방법
US7271055B2 (en) * 2004-08-19 2007-09-18 Samsung Electronics Co., Ltd. Methods of forming low leakage currents metal-insulator-metal (MIM) capacitors and related MIM capacitors
KR100668833B1 (ko) * 2004-12-17 2007-01-16 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
KR100639219B1 (ko) * 2005-05-27 2006-10-30 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR20060126310A (ko) * 2005-06-04 2006-12-07 삼성전자주식회사 실린더형 스토리지 노드를 구비하는 반도체 메모리 소자 및그 제조 방법
KR100659391B1 (ko) * 2005-08-20 2006-12-19 삼성전자주식회사 공중합체, 버퍼막용 고분자 수지 조성물, 이를 이용한 패턴형성 방법 및 이를 이용한 커패시터 제조 방법
KR100655139B1 (ko) * 2005-11-03 2006-12-08 주식회사 하이닉스반도체 캐패시터 제조 방법
US20070126120A1 (en) * 2005-12-06 2007-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
KR100714900B1 (ko) * 2006-06-09 2007-05-04 삼성전자주식회사 매몰 게이트 전극을 갖는 반도체 소자 및 그 제조방법
KR100716641B1 (ko) * 2006-06-29 2007-05-09 주식회사 하이닉스반도체 비정질카본층을 이용한 실린더형 캐패시터 제조 방법
KR100799152B1 (ko) * 2006-10-02 2008-01-29 주식회사 하이닉스반도체 스토리지노드 쓰러짐을 방지한 실린더형 캐패시터의 제조방법
KR20080062538A (ko) * 2006-12-29 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
US8124971B2 (en) * 2007-03-30 2012-02-28 Sandisk 3D Llc Implementation of diffusion barrier in 3D memory
KR100881728B1 (ko) * 2007-05-04 2009-02-06 주식회사 하이닉스반도체 루테늄전극을 구비한 반도체소자 및 그 제조 방법
KR100865726B1 (ko) * 2007-07-02 2008-10-29 주식회사 하이닉스반도체 필라형 스토리지전극을 구비한 캐패시터 및 그 제조 방법

Also Published As

Publication number Publication date
CN101299421A (zh) 2008-11-05
US20100276804A1 (en) 2010-11-04
US7781336B2 (en) 2010-08-24
KR100881728B1 (ko) 2009-02-06
TWI456633B (zh) 2014-10-11
CN101299421B (zh) 2011-04-06
KR20080098254A (ko) 2008-11-07
US8120180B2 (en) 2012-02-21
US20080272490A1 (en) 2008-11-06

Similar Documents

Publication Publication Date Title
TW200845152A (en) Semiconductor device including ruthenium electrode and method for fabricating the same
JP4111427B2 (ja) 半導体素子のキャパシタ製造方法
KR101583516B1 (ko) 전극 구조체를 구비하는 캐패시터, 이의 제조 방법 및 전극 구조체를 포함하는 반도체 장치
US7998825B2 (en) Method for fabricating semiconductor device
KR100587635B1 (ko) 반도체소자의 제조 방법
KR20000065969A (ko) 반도체소자의 커패시터 및 그 제조방법
KR100416602B1 (ko) 스택형 캐패시터의 제조 방법
TW200805565A (en) Semiconductor device having a contact structure with a contact spacer and method of fabricating the same
US20060263971A1 (en) Semiconductor device and method thereof
KR100413606B1 (ko) 캐패시터의 제조 방법
KR20120042574A (ko) 반도체 소자 및 그 제조 방법
KR100606256B1 (ko) 반도체 집적회로장치 및 그 제조방법
JPH10144888A (ja) 半導体装置のキャパシタ及びその製造方法
US6960504B2 (en) Method for fabricating capacitor
KR20100093925A (ko) 반도체소자의 실린더 캐패시터 형성 방법
KR20090043325A (ko) 반도체 메모리소자의 캐패시터 형성방법
JP2011029327A (ja) 半導体装置の製造方法
KR100799127B1 (ko) 반구형 그레인이 형성된 기둥 형태의 하부전극을 구비한캐패시터 및 그의 제조 방법
KR100890049B1 (ko) 반도체 메모리소자의 캐패시터 형성방법
JP2008135670A (ja) 半導体装置およびその製造方法
JP2007173470A (ja) 半導体記憶装置の製造方法
JP4357146B2 (ja) 酸化物誘電体膜の成膜方法及び半導体装置の製造方法
US20030203588A1 (en) Method for fabricating capacitor using electrochemical deposition
JP4632620B2 (ja) 半導体装置の製造方法
JP2007329280A (ja) 誘電体メモリの製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees