CN101299421A - 包括钌电极的半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种包含钌电极的半导体器件及其制造方法，一种半导体器件包括：半导体衬底；半导体衬底上的绝缘图案；绝缘图案上的蚀刻停止层，绝缘图案与蚀刻停止层限定的暴露所述衬底的接触孔；填充接触孔的一部分的第一塞；在第一塞上方以及接触孔的其余部分的底部和侧壁上形成的扩散阻挡层；在扩散阻挡层上形成并填充接触孔的第二塞；和连接第二塞并形成在其上的存储节点。

Description

包括钌电极的半导体器件及其制造方法
相关申请的交叉引用
本发明要求2007年5月4日提交的韩国专利申请10-2007-0043697的优先权，其全部内容通过引用并入本文。
技术领域
本发明涉及一种制造半导体器件的方法，更具体涉及一种制造包含钌电极的半导体器件的制造方法。
背景技术
随着存储器件由于半导体工艺技术的发展而变得更高度集成，存储器件的单位单元表面积减少并且驱动电压降低。在包含硅-绝缘体-硅(SIS)结构的电容器中，由于界面氧化物层的存在，难以确保大于约25fF的电容量。因此，已研发一种包括使用金属电极的金属-绝缘体-金属(MIM)圆柱结构的电容器。同时，高介电常数(high-k)材料，如氧化钛(TiO2)、氧化钽(Ta2O5)、和钛酸锶(SrTiO3)被期望用作具有约45nm或更小的设计规则的半导体存储器件中的介电层。已有报告指出，当使用钌(Ru)作为电极材料时，可得到具有高于典型氮化钛(TiN)电极的介电常数的相位或优先取向。
然而，当使用化学气相沉积(CVD)法或原子层沉积(ALD)法形成钌电极时，通常使用氧气(O2)作为反应气体。在此情况下，由于在沉积的初始阶段中，在钌电极下方形成的TiN扩散阻挡层的氧化作用可导致接触电阻(Rc)增加。而且，由于与包含氮化硅(Si3N4)的蚀刻停止层的附着力劣化，在沉积之后可能发生区域的隆起(lifting)，其中蚀刻停止层支撑如图1中所示钌电极的底部。因此，当形成具有圆柱或堆叠结构的电容器时，在完全汲出(full dip-out)工艺期间可湿式蚀刻底部氧化物层。因此，可能发生底部电极的倾斜。
图1是显示在典型的钌电极中发生隆起的显微图。隆起发生在钌电极与氮化钛(TiN)塞之间的界面上，或钌电极与氮化硅(Si3N4)层之间的界面上。图2是显示存储节点倾斜的显微图。
发明内容
根据本发明的实施方案涉及半导体器件及其制造方法，其可减少存储节点接触塞的氧化并在存储节点接触塞与蚀刻停止层之间获得足够水平的附着力，以防止因存储节点接触塞的隆起而导致存储节点的倾斜。
根据本发明的一方面，提供一种半导体器件，包括：半导体衬底；在半导体衬底上的绝缘图案，和在绝缘图案上的蚀刻停止层，绝缘图案与蚀刻停止层限定暴露出半导体衬底的接触孔；填充在接触孔的下部分中的第一塞；扩散阻挡层，形成在第一塞上方以及接触孔的其余部分的底部和侧壁上；第二塞，在扩散阻挡层上形成并填充接触孔；和存储节点，连接第二塞并在第二塞上形成。
根据本发明的另一方面，提供一种制造半导体器件的方法，包括：提供半导体衬底；在半导体衬底上形成绝缘结构，绝缘结构包含接触孔；在接触孔的一部分中形成第一塞；在接触孔的其余部分的底部中和侧壁上形成扩散阻挡层；在扩散阻挡层上形成第二塞，并填充接触孔；和在第二塞上形成存储节点。
附图说明
图1是显示典型钌电极的隆起的显微图。
图2是显示典型的存储节点的倾斜的显微图。
图3是说明根据本发明的半导体器件的截面图。
图4A到4G为说明根据第一实施方案的制造半导体器件的方法的截面图。
图5为说明根据本发明的半导体器件的结构的截面图。
图6A到6F为说明根据本发明的制造半导体器件的方法的截面图。
具体实施方式
根据本发明的实施方案涉及一种包含钌(Ru)电极的半导体器件及其制造方法。在一个实施方案中，在与基于氮化物的层接触的表面上形成包括氮化钛(TiN)层的扩散阻挡层。扩散阻挡层可用作在存储节点与存储节点接触塞(即，包含多晶硅的第一塞)之间的蚀刻停止层。而且，在扩散阻挡层上方形成包含通过实施物理气相沉积(PVD)法形成的钌(Ru)层的第二塞。因此，增加扩散阻挡层与第二塞之间的附着性，并降低扩散阻挡层的氧化。
只要可能，在附图中相同或相似的附图标记被用来表示相同或相似的元件。
图3是说明根据本发明的半导体器件的截面图。半导体器件包括：在半导体衬底21上方形成的具有第一接触孔22A的绝缘图案22；填充第一接触孔22A的第一塞23A；堆叠结构，该堆叠结构包括在绝缘图案22上形成的已蚀刻的缓冲氧化物层24和在已蚀刻的缓冲氧化物层24上形成的图案化的蚀刻停止层25，该堆叠结构具有暴露出第一塞23A的第二接触孔；在第二接触孔的底表面和侧壁上形成的扩散阻挡层28A；在扩散阻挡层28A上方填充第二接触孔的第二塞29；和在第二塞29上形成的电容器存储节点32。
第一塞23A可包括多晶硅层。扩散阻挡层28A可包括TiN层。第二塞29可包括通过实施例如PVD法而形成的Ru层。可在第一塞23A的表面上方和扩散阻挡层28A的下方形成欧姆接触层27。欧姆接触层27可包括硅化钛层。
绝缘图案22和已蚀刻的缓冲氧化物层24可各自包含基于氧化物的材料。已图案化的蚀刻停止层25可包含基于氮化物的材料。存储节点32可包含Ru层或氧化钌层。如果存储节点32包含Ru层，则存储节点32与第二塞29可包含基本相同材料。
因此，包括第一塞23A、扩散阻挡层28A与第二塞29的存储节点接触塞结构被形成为与存储节点32接触，其中扩散阻挡层28A配置在第一塞23A与第二塞29之间。此外，欧姆接触层27形成在第一塞23A与扩散阻挡层28A之间，以减少接触电阻。
在存储节点接触塞结构中，扩散阻挡层28A与已蚀刻的缓冲氧化物层24和图案化的蚀刻停止层25接触。然而，由于扩散阻挡层28A的存在，因此第二塞29不与已蚀刻的缓冲氧化物层24和图案化的蚀刻停止层25接触。因此，因为扩散阻挡层28A防止第二塞29与已图案化的蚀刻停止层25互相接触，因此可获得足够水平的附着性。而且，因为第二塞29包含通过实施不使用任何氧气的PVD法形成的Ru层，因此不会发生扩散阻挡层28A的氧化。
图4A到4G是说明根据本发明的制造半导体器件方法的截面图。
参照图4A，在半导体衬底21上形成绝缘层。蚀刻绝缘层以形成具有第一接触孔22A的绝缘图案22，以暴露出半导体衬底21的表面。第一塞23填充第一接触孔22A。
应该理解的是，半导体衬底21可预先处理以包括在动态随机存取存储器(DRAM)中所需的特征，如隔离结构、栅极、和/或位线。半导体衬底21可包含硅衬底、杂质注入层、和定位(landing)塞接触。
第一塞23可包括多晶硅塞。多晶硅塞可通过形成多晶硅层并实施回蚀刻工艺而形成。第一塞23可用作存储节点接触(SNC)塞。
已蚀刻的缓冲氧化物层24形成在绝缘图案22上，图案化的蚀刻停止层25形成在已蚀刻的缓冲氧化物层24上。已蚀刻的缓冲氧化物层24和图案化的蚀刻停止层25包含第二接触孔26，以暴露第一塞23。更具体地，缓冲层可形成在绝缘图案22上方，蚀刻停止层可形成在缓冲层上方。缓冲层可包括基于氧化物的层。因此，缓冲层可在此后称为缓冲氧化物层。缓冲氧化物层可包含未掺杂的硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、半球状晶粒(HSG)(hemisphericalgrain)、等离子体增强的原硅酸四乙酯(PETEOS)、或氧化钽(Ta2O5)。缓冲氧化物层可形成为具有约
Figure A20071030633200081
～约
Figure A20071030633200082
的厚度。蚀刻停止层可包括基于氮化物的层。例如，蚀刻停止层可包括氮化硅(Si3N4)层。
蚀刻蚀刻停止层和缓冲氧化物层以形成暴露出第一塞23表面的第二接触孔26。因此由缓冲氧化物层和蚀刻停止层分别形成已蚀刻的缓冲氧化物层24和图案化的蚀刻停止层25。此时，第二接触孔26的暴露的表面区域大于第一接触孔22A的暴露的表面区域。第一接触孔22A的暴露的表面区域大于第二接触孔26的暴露的表面区域确保了在将形成在第二接触孔26中的后续扩散阻挡层和后续第二塞与将形成在第二塞上方的后续存储节点之间的重叠裕度。
参照图4B，在第一塞23上方形成欧姆接触层27。附图标记23A表示剩余的第一塞23A。欧姆接触层27可包括金属硅化物层。例如，欧姆接触层27可包括硅化钛层。硅化钛层可通过实施化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成具有约
Figure A20071030633200091
厚度的钛(Ti)层而形成。接着，实施快速热退火(RTA)工艺或炉热处理工艺，并实施清洗工艺以移除钛层的未反应部分。构成第一塞23的钛层和多晶硅层相互反应以形成硅化钛层。
参照图4C，在图案化的蚀刻停止层25上以及第二接触孔26的侧壁与底表面上形成具有期望水平的阶梯覆盖特性的导电层28。例如，导电层28可为TiN层。导电层28可用作扩散阻挡层和存储节点接触塞。此外，可使用CVD工艺或顺序流动沉积(SFD)(sequential flowdeposition)工艺形成导电层28，以具有约～约
Figure A20071030633200093
的厚度。因为CVD法或SFD法可确保期望水平的阶梯覆盖特性，因此可形成具有均匀厚度的导电层28。
参照图4D，实施化学机械抛光(CMP)工艺或回蚀刻工艺以蚀刻导电层28的一部分，从而暴露图案化的蚀刻停止层25的表面。因此，扩散阻挡层28A填充第二接触孔26。
此时，实施诸如等离子体蚀刻工艺的回蚀刻工艺，以在第二接触孔26的底表面和侧壁上形成扩散阻挡层28A。回蚀刻工艺可以以化学蚀刻而非物理蚀刻的方式来实施。因此，在第二接触孔26的下部蚀刻速率降低。因此，扩散阻挡层28A保留在第二接触孔26的底表面上。
例如，包含氩(Ar)与氯(Cl2)的气体可用于回蚀刻工艺中，使得对在导电层28的物理和化学蚀刻发生在第二接触孔26外部。偏压功率可控制在约30W～约300W的范围，以最小化第二接触孔26的底部的物理蚀刻。此外，包含Ar和Cl2的气体中的Cl2含量可控制在约1％～约50％的范围，以充分控制利用Cl2的化学蚀刻的程度。蚀刻腔室中的压力控制在约1mTorr～约50mTorr的范围，使得可发生适当的物理蚀刻和化学蚀刻量。
当等离子体回蚀刻工艺在前述条件下实施时，在第二接触孔26外部形成的导电层28部分以高速率蚀刻。相反，由于使用导致形成在第二接触孔26的侧壁上的导电层28缓慢化学蚀刻的条件，即通过控制包含Ar和Cl2的气体中Cl2含量为约1％～约50％，因此在第二接触孔26的侧壁上所形成的导电层28的很小一部分被蚀刻。此外，在第二接触孔26的底部上所形成的导电层28的很小一部分被蚀刻。因为由第二接触孔26中的导电层28与自由基之间的反应产生的反应副产物填充第二接触孔26，从而导致在第二接触孔26中的压力增加，并且偏压功率控制在约30W～约300W，因此可实现该结果。因此，撞击第二接触孔26的底部的正离子流与扩散进入第二接触孔26的自由基减少。
因此，在第二接触孔26外部形成的导电层28部分通过物理化学蚀刻法以高速率被蚀刻，在第二接触孔26的底部中形成的导电层28部分以低于第二接触孔26外部部分的速率被蚀刻。因此，扩散阻挡层28A形成为所期望的蚀刻形状，即使在垂直方向而不是在倾斜方向上来实施较少阻挡的等离子体毯覆式蚀刻工艺。
在对导电层28的前述回蚀刻工艺期间，当与第二接触孔26外部蚀刻速率相比较时，第二接触孔26的侧壁与底部的蚀刻速率控制在约1％到约70％的范围。此外，第二接触孔26的侧壁的蚀刻速率与第二接触孔26的底部的蚀刻速率被控制为基本相同。
因此，使用的条件如下：10mTorr压力、300W(S)的源功率、100W(B)的偏压功率、含有10 Cl2/190 Ar的气体、40℃的温度、16”±1”的终点(EOP)、和10”的过蚀刻(OE)。
例如，当在前述条件下在具有约厚度的导电层28上实施回蚀刻工艺时，第二接触孔26外部的蚀刻速率约为
Figure A20071030633200102
第二接触孔26的侧壁与底部的蚀刻速率约为其低于在第二接触孔26外部的蚀刻速率。第二接触孔26外部的导电层28的蚀刻速率可根据特定条件而为约
Figure A20071030633200104
～约
Figure A20071030633200105
第二接触孔26中的导电层28的蚀刻速率可为约
Figure A20071030633200111
～约
Figure A20071030633200112
其为的约7％。
蚀刻速率根据Cl2/Ar的气体的含量而改变。例如，当Cl2/Ar的气体的含量非常低时，蚀刻速率为约
Figure A20071030633200114
或更大，和当Cl2/Ar的气体的含量非常高时，蚀刻速率为约
Figure A20071030633200115
即控制Cl2/Ar的气体的含量可改变蚀刻速率，在约
Figure A20071030633200116
到约的范围。但是，控制条件以减少蚀刻速率，从而控制外形或者过蚀刻。因为导电层28的厚度小，因此生产能力不会受到明显的限制。
例如，等离子体回蚀刻工艺可在如下条件下实施：压力为约5mTorr～约20mTorr、源功率为约300W～约800W、偏压功率为约30W～约300w、包含Ar和Cl2的气体(其中Cl2对Ar的比率约为1％到约50％)、和腔室中电极的温度为约10℃～约40℃。
在前述实施方案中，用于在等离子体回蚀刻工艺期间在导电层28上实施化学蚀刻的蚀刻气体可包含其它单一或组合的基于氯(Cl2)的气体，例如，除了Cl2之外还有氯化氢(HCl)、或四氯化碳(CCl4)。可以加入氩(Ar)、氙(Xe)、氦(He)、或其组合，用于等离子体稳定、流量控制、和除了基于Ar和基于Cl气体之外的蚀刻气体稀释。而且可加入氧(O2)、氮(N2)、或其组合以提供钝化(passivation)或用作反应抑制剂(inhibitor)，由此降低由主化学蚀刻所造成的扩散阻挡层28A的损伤。
参照图4E，使用PVD法在扩散阻挡层28A上方形成导电层例如Ru层以填充第二接触孔26。实施CMP工艺或回蚀刻工艺以暴露出图案化的蚀刻停止层25的表面。因此，形成第二塞29并保留在第二接触孔26中。
可使用无氧气的PVD工艺形成Ru层。此外，因为第二接触孔26的深宽比小，所以第二接触孔26可使用PVD法由Ru层充分地填充。同时，当使用CVD法或ALD法形成Ru层时，其不可避免地使用氧气作为反应气体。因此，Ru层下方的材料会在Ru层形成期间被氧化。因此，使存储节点接触塞与存储节点之间的附着性劣化，因而造成隆起。在一些实施方案中，因为用以形成第二塞29的Ru层使用不需要任何氧气的PVD法来形成，所以Ru层下方的材料不会被氧化。
根据前述工艺，存储节点接触塞形成为与后续存储节点接触，所述存储节点接触塞包括包含剩余的第一塞23A、扩散阻挡层28A、和第二塞29的结构，其中扩散阻挡层28A配置在剩余的第一塞23A与第二塞29之间。此外，包含硅化钛的欧姆接触层27形成在剩余的第一塞23A与扩散阻挡层28A之间，以减少接触电阻。
在前述存储节点接触塞的结构中，扩散阻挡层28A与已蚀刻的缓冲氧化物层24和图案化的蚀刻停止层25接触。然而，由于扩散阻挡层28A的存在，因此第二塞29不与已蚀刻的缓冲氧化物层24和图案化的蚀刻停止层25接触。由于扩散阻挡层28A防止第二塞29与已图案化的蚀刻停止层25互相接触，因此可实现充分水平的附着。此外，因为用作第二塞29的Ru层是通过无任何氧气的PVD法而形成，因此不会在Ru层的形成期间发生扩散阻挡层28A的氧化。
参照图4F，在所得结构上方形成牺牲层。蚀刻牺牲层以形成包含沟槽31的图案化的牺牲层30，以暴露出第二塞29。存储节点将形成在沟槽31中。图案化的牺牲层30可包含基于氧化物的层。例如，图案化的牺牲层30可包含PSG、PETEOS、USG、高密度等离子体(HDP)、和/或其组合。
可在沟槽31的底表面与侧壁上形成Ru薄层或氧化钌(RuO2)薄层，以作为存储节点32的存储节点材料。利用回蚀刻工艺或CMP工艺来实施用以隔离存储节点32的隔离过程。可使用CVD法、ALD法、循环CVD法、或伪(pseudo)ALD法形成Ru薄层或RuO2薄层。存储节点32可形成为具有约
Figure A20071030633200121
～约
Figure A20071030633200122
的厚度。存储节点32也可以下列方式形成：存储节点32的底部线宽度小于第二塞29的线宽。
参照图4G，实施完全汲出工艺以基本上移除图案化的牺牲层30，使得形成具有圆柱结构的存储节点32。此时，因为图案化的牺牲层30包含基于氧化物的材料，所以利用包含氢氟酸(HF)的化学品实施所述完全汲出工艺。因为图案化的蚀刻停止层25包含基于氮化物的材料，所以已蚀刻的缓冲氧化物层24和绝缘图案22在完全汲出工艺中没有被蚀刻。
图5是说明根据本发明的半导体器件的截面图。半导体器件包括形成在半导体衬底41上的绝缘图案42、和形成在绝缘图案42上的图案化的蚀刻停止层43，绝缘图案42与图案化的蚀刻停止层43限定存储节点接触孔44。半导体器件还包括：剩余的第一塞45A，其填充存储节点接触孔44的一部分，以在剩余的第一塞45A上提供凹陷外形(recessprofile)；扩散阻挡层47A，其形成在剩余的第一塞45A上方的凹陷外形的底部中和侧壁上；在扩散阻挡层47A上方填充凹陷外形的第二塞48；和连接第二塞48的电容器的存储节点49。
剩余的第一塞45A可包括含有多晶硅层的塞。扩散阻挡层47A可包括TiN层。第二塞48可包括Ru层。例如，第二塞48可包括通过实施PVD法形成的Ru层。剩余的第一塞45A可填充存储节点接触孔44的一部分，以提供凹陷外形。可在扩散阻挡层47A与剩余的第一塞45A之间形成欧姆接触层46。
绝缘图案42可包含基于氧化物的材料。图案化的蚀刻停止层43可包含基于氮化物的材料。存储节点49可包含Ru层或氧化钌层。如果存储节点49包含Ru层，则存储节点49与第二塞48可包含基本相同的材料。
因此，包括剩余的第一塞45A(亦即，存储节点接触塞)、扩散阻挡层47A、和第二塞48的结构形成为与存储节点49接触，其中扩散阻挡层47A配置在剩余的第一塞45A与第二塞48之间。此外，可在剩余的第一塞45A与扩散阻挡层47A之间形成欧姆接触层46，由此提供欧姆接触。
在存储节点接触塞的结构中，扩散阻挡层47A与图案化的蚀刻停止层43接触。然而，由于扩散阻挡层47A的存在，第二塞48不与图案化的蚀刻停止层43接触。因此，因为扩散阻挡层47A基本上防止第二塞48与图案化的蚀刻停止层43互相接触，所以可得到足够水平的附着性。此外，因为第二塞48包括通过实施没有任何氧气的PVD法而形成的Ru层，所以不发生对用作扩散阻挡层47A的TiN层的氧化。
图6A到6F为说明根据本发明的第二实施方案的制造半导体器件的方法的截面图。
参照图6A，绝缘图案42形成在半导体衬底41上，且图案化的蚀刻停止层43形成在绝缘图案42上。绝缘图案42与图案化的蚀刻停止层43可限定存储节点接触孔44。更具体地，绝缘层形成在半导体衬底41上，和蚀刻停止层形成在绝缘层上。蚀刻绝缘层与蚀刻停止层以形成暴露半导体衬底41的表面的存储节点接触孔44。因此，绝缘图案42和图案化的蚀刻停止层43分别由绝缘层和蚀刻停止层形成。应该理解的是，半导体衬底41可预先处理以包含典型DRAM中所需的特征，例如隔离结构、栅极、和位线。半导体衬底41可包含硅衬底、杂质结层、或定位塞接触。绝缘图案42可以是包括基于氧化物的层的多层结构。图案化的蚀刻停止层43可包含基于氮化物的材料。例如，图案化的蚀刻停止层43可包含氮化硅(Si3N4)层。
参照图6B，第一塞45填充存储节点接触孔44的一部分。第一塞45可包括多晶硅塞。多晶硅塞可通过形成多晶硅层并实施回蚀刻工艺而形成。使多晶硅塞的表面凹陷以获得如附图标记‘R’所示的凹陷外形。因此，第一塞45填充存储节点接触孔44的一部分，并且第一塞45的上表面不与图案化的蚀刻停止层43接触。
参照图6C，欧姆接触层46形成在第一塞45上方。欧姆接触层46可包含硅化钛层。硅化钛层可通过下列过程形成：实施CVD法或ALD法，以形成厚度为约
Figure A20071030633200141
或更薄的Ti层；对Ti层实施RTA工艺或炉热处理工艺；和清洗Ti层的未反应部分。例如，由于第一塞45包含多晶硅层，所以Ti层可与多晶硅层反应从而形成硅化钛层。硅化钛层提供欧姆接触并因此降低存储节点接触塞的电阻。附图标记45A表示剩余的第一塞45A。
具有期望水平的阶梯覆盖特性的导电层47形成在图案化的蚀刻停止层43上、欧姆接触层46上、以及凹陷外形的侧壁上。例如，导电层47可包括TiN层。导电层47可用作扩散阻挡层和存储节点接触塞。导电层47可使用CVD法或SFD法形成为具有约
Figure A20071030633200142
～约厚度。
参照图6D，实施CMP工艺或回蚀刻工艺以蚀刻导电层47的一部分，使得暴露出图案化的蚀刻停止层43的表面。因此，扩散阻挡层47A形成在凹陷外形上方。
此时，在底部(即，在剩余的第一塞45A的表面和凹陷外形的侧壁上)实施诸如等离子体蚀刻工艺的回蚀刻工艺，以形成扩散阻挡层47A。回蚀刻工艺可采用化学蚀刻的方式来实施，而不是物理蚀刻方式。因此，在凹陷外形的底部具有降低的蚀刻速率。因此，扩散阻挡层47A保留在凹陷外形的底部中。在凹陷外形的底部中与侧壁上形成扩散阻挡层47A的回蚀刻工艺可使用如根据本发明的上述相同方法。
参照图6E，使用PVD法在扩散阻挡层47A的上方形成导电层例如Ru层并填充凹陷外形。可实施CMP工艺或回蚀刻工艺以暴露图案化的蚀刻停止层43的表面。因此，第二塞48形成在扩散阻挡层47A上以及凹陷外形中。
此时，Ru层可通过不使用任何氧气的PVD法来形成。此外，因为凹陷外形的深宽比小，所以可使用PVD法由Ru层充分填充凹陷外形。另一方面，当使用CVD法或者ALD法形成Ru层时，其会不可避免地使用氧气作为反应气体。因此，在Ru层下方的材料会在Ru层形成期间被氧化。因此，存储节点接触塞与存储节点之间的附着特性会劣化，由此造成隆起。在某些实施方案中，因为使用无任何氧气的PVD法形成用于形成第二塞48的Ru层，所以在Ru层下方的材料不被氧化。
根据前述工艺，包括剩余的第一塞45A、扩散阻挡层47A、和第二塞48的存储节点接触塞形成为与后续存储节点接触，其中扩散阻挡层47A配置在剩余的第一塞45A与第二塞48之间。此外，提供欧姆接触的欧姆接触层46可形成在剩余的第一塞45A与扩散阻挡层47A之间。
在前述的存储节点接触塞的结构中，扩散阻挡层47A与图案化的蚀刻停止层43接触。然而，由于扩散阻挡层47A的存在，第二塞48不与图案化的蚀刻停止层43接触。因为扩散阻挡层47A的存在防止第二塞48与图案化的蚀刻停止层43互相接触，所以可实现充分水平的附着。此外，因为用作第二塞48的Ru层是通过无任何氧气的PVD法形成，所以不会在Ru层的形成期间发生扩散阻挡层47A的氧化。
参照图6F，圆柱型存储节点49形成在第二塞48上并接触第二塞48。圆柱型存储节点49可使用前述方法形成。存储节点49可包含Ru薄层或RuO2薄层。存储节点49的底部线宽度可基本等于或者小于第二塞48的线宽。
此外，改善了当使用Ru或RuO2作为存储节点材料时通常受到损害的接触电阻和附着性。因此，保持充分水平的结构与电特性，使得半导体器件的电容器变得更可靠。此外，本发明可确保具有45nm或更小的设计规格的高度集成存储器件所要求的充分的电容水平。
虽然本发明已针对特定实施方案进行描述，但对本领域技术人员而言显而易见的是，本发明可进行各种改变与修改而仍不脱离如所附权利要求中所限定的本发明的精神与范围。

Claims (29)

1.一种半导体器件，包括：
半导体衬底；
在所述半导体衬底上的绝缘图案，和在所述绝缘图案上的蚀刻停止层，所述绝缘图案和所述蚀刻停止层限定暴露出所述半导体衬底的接触孔；
填充在所述接触孔的下部的第一塞；
形成在所述第一塞上方以及在所述接触孔的剩余部分的底部与侧壁上的扩散阻挡层，；
在所述扩散阻挡层上形成并填充所述接触孔的第二塞；和
连接所述第二塞并在所述第二塞上形成的存储节点。
2.权利要求1所述的半导体器件，其中所述绝缘图案还包括：
第一绝缘层，所述第一绝缘层具有被所述第一塞填充的第一子接触孔；和
具有第二子接触孔的第二绝缘层，其中所述扩散阻挡层和所述第二塞形成在所述第二子接触孔中，其中所述第二子接触孔形成在所述第二绝缘层和所述蚀刻停止层中
3.权利要求2所述的半导体器件，其中所述第二子接触孔的暴露的表面区域大于所述第一子接触孔的暴露的表面区域。
4.权利要求1所述的半导体器件，其中所述第一塞包含多晶硅层，所述扩散阻挡层包含氮化钛层，和所述第二塞包含钌层。
5.权利要求1所述的半导体器件，其中所述第一塞包含多晶硅层，所述扩散阻挡层包含氮化钛层，和所述第二塞包含通过实施物理气相沉积法而形成的钌层。
6.权利要求1所述的半导体器件，其中所述存储节点包含钌层或氧化钌层。
7.权利要求1所述的半导体器件，其中所述蚀刻停止层包含基于氮化物的层。
8.权利要求1所述的半导体器件，还包含在所述第一塞与所述扩散阻挡层之间形成的欧姆接触层。
9.权利要求8所述的半导体器件，其中所述欧姆接触层包含硅化钛层。
10.一种制造半导体器件的方法，包括：
提供半导体衬底；
在所述半导体衬底上形成绝缘结构，所述绝缘结构包含接触孔；
在所述接触孔的一部分中形成第一塞；
在所述接触孔的剩余部分的底部和侧壁上形成扩散阻挡层；
在所述扩散阻挡层上形成第二塞，并填充所述接触孔；和
在所述第二塞上方形成存储节点。
11.权利要求10所述的方法，其中形成所述绝缘结构包括：
在半导体衬底上形成第一绝缘层，以提供所述接触孔的所述一部分；和
在所述第一绝缘层上形成第二绝缘层和在所述第二绝缘层上形成蚀刻停止层，以提供所述接触孔的所述剩余部分。
12.权利要求11所述的方法，其中所述蚀刻停止层包含基于氮化物的层，所述第一和第二绝缘层包含基于氧化物的层。
13.权利要求10所述的方法，其中所述接触孔的剩余部分的暴露的表面区域大于填充有所述第一塞的接触孔部分的暴露的表面区域。
14.权利要求10所述的方法，其中形成所述扩散阻挡层包括：
在绝缘结构上以及在接触孔的残留部分的底部与侧壁中形成导电层，用作扩散阻挡层；和
通过实施化学机械抛光工艺来平坦化所述导电层，以暴露出所述绝缘结构的表面。
15.权利要求10所述的方法，其中形成所述扩散阻挡层包括：
在所述绝缘结构上以及在所述接触孔的剩余部分的底部和侧壁上形成导电层，以用作扩散阻挡层；和
实施回蚀刻工艺使得所述导电层的一部分保留在所述接触孔的剩余部分的底部与侧壁上。
16.权利要求14所述的方法，其中使用化学气相沉积法或顺序流动沉积法形成所述导电层，以具有约
Figure A20071030633200041
～约
Figure A20071030633200042
的厚度。
17.权利要求15所述的方法，其中使用化学气相沉积法或顺序流动沉积法形成所述导电层，以具有约
Figure A20071030633200043
～约的厚度。
18.权利要求14所述的方法，其中所述扩散阻挡层包含氮化钛层。
19.权利要求15所述的方法，其中所述扩散阻挡层包含氮化钛层。
20.权利要求10所述的方法，其中形成所述第二塞包括：
在所述绝缘结构和所述扩散阻挡层上形成导电层；和
通过实施化学机械抛光工艺来平坦化所述导电层，以暴露出所述绝缘结构的表面。
21.权利要求10所述的方法，其中形成第二塞包括：
在所述绝缘结构和所述扩散阻挡层上形成导电层；和
在所述导电层上实施回蚀刻工艺，以暴露所述绝缘结构的表面。
22.权利要求20所述的方法，其中使用物理气相沉积法形成所述导电层。
23.权利要求21所述的方法，其中使用物理气相沉积法形成所述导电层。
24.权利要求20所述的方法，其中所述第二塞包含钌层。
25.权利要求21所述的方法，其中所述第二塞包含钌层。
26.权利要求10所述的方法，其中所述第一塞包含多晶硅层，所述扩散阻挡层包含氮化钛层，并且所述第二塞包含钌层。
27.权利要求26所述的方法，还包括在所述第一塞与所述扩散阻挡层之间形成欧姆接触层。
28.权利要求27所述的方法，其中所述欧姆接触层包含硅化钛层。
29.权利要求10所述的方法，其中所述存储节点包含钌层或氧化钌层。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7952127B2 (en) 2008-10-29 2011-05-31 Nanya Technology Corp. Storage node of stack capacitor and fabrication method thereof
CN101752379B (zh) * 2008-12-22 2013-03-06 南亚科技股份有限公司 堆叠电容的储存电极结构及其制作方法
CN103531459A (zh) * 2012-07-03 2014-01-22 中国科学院微电子研究所 半导体器件制造方法
CN103903994A (zh) * 2012-12-26 2014-07-02 爱思开海力士有限公司 包括气隙的半导体器件及其制造方法
CN112951770A (zh) * 2021-04-15 2021-06-11 长鑫存储技术有限公司 存储器的制作方法及存储器

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346730B1 (en) * 1999-04-06 2002-02-12 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having a pixel TFT formed in a display region and a drive circuit formed in the periphery of the display region on the same substrate
AU2006283211B2 (en) 2005-08-22 2012-06-21 Melior Pharmaceuticals I, Inc. Methods and formulations for modulating Lyn kinase activity and treating related disorders
KR100881728B1 (ko) * 2007-05-04 2009-02-06 주식회사 하이닉스반도체 루테늄전극을 구비한 반도체소자 및 그 제조 방법
WO2011034536A1 (en) * 2009-09-18 2011-03-24 Intermolecular, Inc. Fabrication of semiconductor stacks with ruthenium-based materials
US20130280859A1 (en) * 2010-12-30 2013-10-24 Jae-ho Kim Thin-film transistor and method for manufacturing same
KR101812702B1 (ko) * 2010-12-30 2018-01-30 주성엔지니어링(주) 박막 트랜지스터 및 그 제조 방법
KR20140083744A (ko) * 2012-12-26 2014-07-04 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102033496B1 (ko) * 2013-07-12 2019-10-17 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9984967B2 (en) 2015-12-21 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
JP7213827B2 (ja) * 2017-04-24 2023-01-27 アプライド マテリアルズ インコーポレイテッド 高アスペクト比構造における間隙充填方法
KR20200093110A (ko) 2019-01-25 2020-08-05 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5879980A (en) * 1997-03-24 1999-03-09 Advanced Micro Devices, Inc. Method of making static random access memory cell having a trench field plate for increased capacitance
KR100614576B1 (ko) 1999-06-07 2006-09-11 주식회사 하이닉스반도체 캐패시터 제조 방법
KR100316027B1 (ko) * 1999-12-28 2001-12-20 박종섭 반도체 소자의 전하저장 전극 형성방법
KR100376266B1 (ko) * 2000-10-20 2003-03-17 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100408410B1 (ko) * 2001-05-31 2003-12-06 삼성전자주식회사 엠아이엠(ｍｉｍ) 커패시터를 갖는 반도체 소자 및 그제조 방법
KR100418573B1 (ko) * 2001-09-14 2004-02-11 주식회사 하이닉스반도체 반도체소자의 제조 방법
KR20030025494A (ko) * 2001-09-21 2003-03-29 삼성전자주식회사 루테늄막과 금속층간의 콘택을 포함하는 반도체 장치 및그의 제조 방법
KR20030056326A (ko) * 2001-12-28 2003-07-04 주식회사 하이닉스반도체 반도체 소자의 루테늄 전하저장전극 형성 방법
KR100480601B1 (ko) * 2002-06-21 2005-04-06 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR100524935B1 (ko) * 2002-11-04 2005-10-31 삼성전자주식회사 반도체 메모리 소자의 제조방법
TWI265600B (en) * 2002-11-18 2006-11-01 Hynix Semiconductor Inc Semiconductor device and method for fabricating the same
KR20040057562A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 루테늄 플러그를 구비하는 반도체 소자 및 그의 제조 방법
JP2004247441A (ja) * 2003-02-13 2004-09-02 Renesas Technology Corp 半導体装置
KR100539272B1 (ko) * 2003-02-24 2005-12-27 삼성전자주식회사 반도체 장치 및 그 제조방법
KR100587635B1 (ko) * 2003-06-10 2006-06-07 주식회사 하이닉스반도체 반도체소자의 제조 방법
US20050026452A1 (en) * 2003-07-31 2005-02-03 Won-Jun Lee Etching method for manufacturing semiconductor device
KR100555514B1 (ko) * 2003-08-22 2006-03-03 삼성전자주식회사 저 저항 텅스텐 배선을 갖는 반도체 메모리 소자 및 그제조방법
KR100780610B1 (ko) * 2003-11-28 2007-11-29 주식회사 하이닉스반도체 반도체소자 제조 방법
US7271055B2 (en) * 2004-08-19 2007-09-18 Samsung Electronics Co., Ltd. Methods of forming low leakage currents metal-insulator-metal (MIM) capacitors and related MIM capacitors
KR100668833B1 (ko) * 2004-12-17 2007-01-16 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
KR100639219B1 (ko) * 2005-05-27 2006-10-30 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR20060126310A (ko) * 2005-06-04 2006-12-07 삼성전자주식회사 실린더형 스토리지 노드를 구비하는 반도체 메모리 소자 및그 제조 방법
KR100659391B1 (ko) * 2005-08-20 2006-12-19 삼성전자주식회사 공중합체, 버퍼막용 고분자 수지 조성물, 이를 이용한 패턴형성 방법 및 이를 이용한 커패시터 제조 방법
KR100655139B1 (ko) * 2005-11-03 2006-12-08 주식회사 하이닉스반도체 캐패시터 제조 방법
US20070126120A1 (en) * 2005-12-06 2007-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
KR100714900B1 (ko) * 2006-06-09 2007-05-04 삼성전자주식회사 매몰 게이트 전극을 갖는 반도체 소자 및 그 제조방법
KR100716641B1 (ko) * 2006-06-29 2007-05-09 주식회사 하이닉스반도체 비정질카본층을 이용한 실린더형 캐패시터 제조 방법
KR100799152B1 (ko) * 2006-10-02 2008-01-29 주식회사 하이닉스반도체 스토리지노드 쓰러짐을 방지한 실린더형 캐패시터의 제조방법
KR20080062538A (ko) * 2006-12-29 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
US8124971B2 (en) * 2007-03-30 2012-02-28 Sandisk 3D Llc Implementation of diffusion barrier in 3D memory
KR100881728B1 (ko) * 2007-05-04 2009-02-06 주식회사 하이닉스반도체 루테늄전극을 구비한 반도체소자 및 그 제조 방법
KR100865726B1 (ko) * 2007-07-02 2008-10-29 주식회사 하이닉스반도체 필라형 스토리지전극을 구비한 캐패시터 및 그 제조 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7952127B2 (en) 2008-10-29 2011-05-31 Nanya Technology Corp. Storage node of stack capacitor and fabrication method thereof
CN101752379B (zh) * 2008-12-22 2013-03-06 南亚科技股份有限公司 堆叠电容的储存电极结构及其制作方法
CN103531459A (zh) * 2012-07-03 2014-01-22 中国科学院微电子研究所 半导体器件制造方法
CN103903994A (zh) * 2012-12-26 2014-07-02 爱思开海力士有限公司 包括气隙的半导体器件及其制造方法
CN103903994B (zh) * 2012-12-26 2017-12-15 爱思开海力士有限公司 包括气隙的半导体器件及其制造方法
CN112951770A (zh) * 2021-04-15 2021-06-11 长鑫存储技术有限公司 存储器的制作方法及存储器
CN112951770B (zh) * 2021-04-15 2022-06-10 长鑫存储技术有限公司 存储器的制作方法及存储器

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