TW200540959A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TW200540959A
TW200540959A TW94110803A TW94110803A TW200540959A TW 200540959 A TW200540959 A TW 200540959A TW 94110803 A TW94110803 A TW 94110803A TW 94110803 A TW94110803 A TW 94110803A TW 200540959 A TW200540959 A TW 200540959A
Authority
TW
Taiwan
Prior art keywords
aforementioned
metal layer
region
wiring
substrate
Prior art date
Application number
TW94110803A
Other languages
English (en)
Other versions
TWI287825B (en
Inventor
Tetsuro Asano
Original Assignee
Sanyo Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co filed Critical Sanyo Electric Co
Publication of TW200540959A publication Critical patent/TW200540959A/zh
Application granted granted Critical
Publication of TWI287825B publication Critical patent/TWI287825B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

200540959 九、發明說明： λ [發明所屬之技術領域] 本發明係有關於一種半導體裝置，特别是有關减少插 入損耗（insertion loss)之半導體裝置。 [先前技術] 在行動電話等移動體用通信機器中，大多使用GHz頻 帶之微波，在天線之切換電路或收發訊號之切換電路等 中，較多使用用以切換這些高頻信號之開關元件（例如：曰 本專利特開平9-181642號）。該元件由於使用高頻，因此 大多採用一種使用砷化鎵（GaAs)之場效電晶體（以下稱 FET(field effect transistor))，因此，將前述開關電路本身 積體化之單晶微波積體電路（MMIC，Monolithic Microwave Integrated Circuit)之開發正不斷發展。 第16圖係多級連接之化合物半導體開關電路裝置之 一例之示意圖。該電路係稱為SPDT(Single Pole Double 0 Throw，單極雙投）之化合物半導體開關電路裝置，複數級 串聯連接FET，而實現大功率（high-power)者。 在GaAs基板配置進行開關之2個FET群FI、FET群 F2 〇 FET群F1係例如串聯連接FET1-1、FET1-2者。FET 群F2係例如串聯連接FET2-1、FET2-2者。構成各FET 群之4個閘極電極係分別連接有由雜質區域構成之電阻 Rl-1、Rl-2、R2-1、R2-2。共通輸入端子IN、輸出端子 OUT卜OUT2、對應控制端子Ctl-卜Ctl-2之電極焊墊I、 〇]、02、Cl、C2係設置於基板之周邊。以虛線表示之第 5 316954 200540959 "層金屬層係在各FET之閘極電極形成時，同時 .極金屬層⑽t/鄉2G，而實線表示之第3層 = =行各元件；連接以及焊塾之形成之焊塾金屬: (TVPt/Au)225。第1層金屬層係歐姆連接於 曰 屬層（AuGe/Ni/Au)，形成有各F 予土板之^姆金 以及各電阻兩端之取出電極，在極、沒極電極 層重疊而未圖示。 在弟16圖中由於與焊塾金屬 阳群F1以及㈣群F2係以相對於晶片之中心線對 柄之方式配置，由於構成同樣，以下 子 明。FET1-1係、將從上側延伸之梳. f 1進行說 225連接於共通輸人端子烊墊根焊塾金屬層 極聊在其下方有以歐姆金屬層H電極215⑷及極電 電極)。而從下側延伸之梳齒狀之9根：：：極(或沒極 FETM线極電極2ί6(或源極電極2^=屬下層^= 姆金屬層形成之;:及極電極（或源極電極）。該兩 以^ 齒响合之形狀配置’在其間由間極金屬層咖： 電極217係以16根梳齒狀配置。 乂成之開極 FET1-2 t ’從上側延伸之梳齒 225係源極電極2〗5(或汲極電極），在 W塾金屬層 層形成之源極電極（或沒極電極）:方有以歐姆金屬 的9根焊墊金屬層225 攸下側延伸之梳齒狀 電極2】_'極電極），在===；痒塾⑴之沒極 極電極2]6(或源極電極）。該兩 Λ •’金屬層形成之汲 置，在直間由閘r八严昆/电逆係以梳齒嚙合之形狀配 _金屬層220形成之間極電極m係以】6 316954 6 200540959 ▲根梳齒狀配置。 -動作區域212係設置於一點虛線之區域之雜質區域， 包含由高濃度雜質區域構成之源極區域以及汲極區域。源 極區域、汲極區域係分別連接源極電極；215、汲極電極 216’閘極電極217係與動作區域212之一部分蕭特基連接 (例如日本特願2003-042419號說明書參照第n圖）。 [發明内容]
(發明所欲解決之課題） 第丨7圖中表示第16圖之h-h線（i-i線也同樣）之剖面 圖。在廹些區域中，在如圖之氮化膜260上，配置由焊墊 金屬層225所形成之配線330。亦即，-般認為，傳送高 頻L唬之配線330與半絕緣基板21〇係由氮化膜26〇絕緣。 但是，實際上在該種圖案中，會產生高頻信號之洩漏， 會有開關電路裝置之插入損耗增加或隔離性惡化的情形。 ^是在焊墊金屬層225(配線33〇)中傳送高頻信號時， >由於鼠，膜260成為電容成分，高頻信號通過氮化膜260 之故。右咼頻信號到達半絕緣基板21〇，則在基板内 產生相對應之空乏層，在鄰接之配線與元件（FET之動作區 域)中’南頻信號會洩漏，從而引起隔離性惡化或插入損耗 增加。 、 (解決課題所用之手段） 本發明係鑑於前述各問題而研創者，帛！係具備：設 置於化合物半導體基板上，且由雜質區域構成之動作區 域，设置於W述基板上之絕緣膜；設置於前述絕緣膜上， 316954 7 200540959 且連接於前述動作區域之金屬層；設置於前述基板上，且 與前述動作區域直流連接之其他金屬層及/或其他雜質區 域；且在前述絕緣膜上之與金屬層相鄰之前述其他金屬層 間，及/或前述絕緣膜上之與金屬層相鄰之前述任一雜質區 域間的前述基板表面，設有配置至少一部分之浮動電位的 雜質區域，從而解決前述問題。 前述任一金屬層係連接在前述動作區域之配線。 前述絕緣膜上之金屬層係配線或焊墊。 刖述其他金屬層係設置於前述絕緣膜上。 刖述其他金屬層係與前述基板形成蕭特基結合之金屬 層。 “ ，係具備··設置於化合物半導體基板上，且由雜 質區域構成之動作區域；具有連接於該動作區域表面之^ 極电極、閉極電極以及沒極電極之複數個奸丁；共通連 於至少2個前述FET之源極電極或沒極電極之共通 別連接在至少2個前述FET之汲極電極或源極 :極之弟1及第2輸出端子焊墊；經由連接手段，連接於 =述FET之閘極電極之第】及第2輪出端子焊墊；設置於 刖述基板上之預定區域之絕緣膜；設置於前述絕緣膜上，、 且連接於前述動作區域之金屬層， ·設置於前述基板上 ^前述動作區域直流連接之其他金屬層及/或其他雜質區 或，且在㈣絕緣膜上之與金屬層相鄰之前料他 間，及=前述絕緣膜上之與金屬層相鄰之前述任一雜: 域間的前述基板表面，設有配置至少—部分之浮動電二 3)6954 200540959 ，雜質區域，從而解決問題。 ^ 力述任金屬層係連接於前述動作區域之配線。 丽述絕緣膜上之金屬層係配線或前述任一焊墊。 鈾述其他金屬層係設置於前述絕緣膜上。 A述其他金屬層係如述閘極電極或連接於該閘極電極 之配線。 一月il 述 FET 係 HEMT(high electron m〇bility transist〇r 高電子遷移率電晶體）。 月’J述其他雜貝區域係設置在前述焊墊或連接於該焊墊 之配2周邊之雜質區域、或前述連接手段之一部分。 前述浮動電位之雜質區域的周圍，料絕緣基板之一 部分或絕緣化區域。 猎由前述浮動電位之雜質區立或，抑制從前述絕緣膜上 之金屬層向前述基板延伸之空乏層之擴大。 南頻類比信號係於前述絕緣膜上之金屬層進行傳送。 肇（發明效果） 依據本發明，可獲取以下各效果。
第1，共同連接於動作區域，在絕緣膜上金屬層與並 他金屬層相鄰之區域以及/或連接於動作區域之絕緣膜： π金士層舁鍊貝區域相鄰之區域，在兩者間之基板表面， 設有高濃度浮動電位之雜f區域。藉此，抑制基板中 層的延伸，可防止高頻信號之茂漏。 I 第2， 他金屬層， 絕緣膜上之金屬層係配線或焊墊，在這些與其 以及/或雜質區域之間，配置有島狀之浮動電^ 316954 9 200540959 4之表貝區域。藉此，可在隔介絕緣膜配置在基板上之配線 •或知塾、構成半導體裝置之金屬層、雜質區域所相鄰之區 域中，防止高頻信號洩漏。 第3，藉由在絕緣膜上所設置之金屬層間配置浮動電 =隸貝區域，可在絕緣膜上金屬層彼此接近之區域中防 止高頻信號洩漏。 ‘ 第4透過在蕭特基金屬層與設置於絕緣膜上之金屬 曰之㈤。又置浮動電位之雜質區域，可防止兩者間高頻信號 ▼之洩漏。 、第5、在隔；|絕緣膜而設且連接於開關電路之動作區 /之配線或知墊、以及構成開關電路之金屬I以及/或雜質 域Ί置浮動電位之雜龍域^此，藉由在配線或 知整傳送之高頻信號，可遮斷在基板擴展之空乏層，可抑 由配線或知塾洩漏咼頻信號於相鄰接之金屬層及/戋雜 質區域。特别是伴隨晶片之小型化，而使各構成要素相接 配置之開關電路裝置中，由於可防止配線或焊墊與各襁 成要素間之高頻信號茂漏，因此可謀求隔離性提升，且可 防止插入損耗增加。 第6 ’藉由在絕緣膜上所設置之配線或焊墊，以及連 接於動作區域之其他金屬層間，設置浮動電位之雜質區 域，可抑制在接近之金屬層間的高頻信號之洩漏。 第7，藉由在與基板形成蕭特基接合之閘極電極或閘 極配線，與氮化膜上之配線或焊墊之間，設置浮動電位之 竑質區域，可抑制在配線或焊墊與閘極配線（或閘極電極） ]〇 316954 200540959 所接近之區域中高頻信號之洩漏。 第8,開關電路以HEMT構成時，基本元件之插入損 tr“亦：，基本元件以外之部位之报少的高頻信號之 =會造成開關電路之插入損耗之惡化。本實施形態中， 以h全防止上述情形，可形成充分產生hem丁之低 插入損耗特性之MMIC。 捏執二9 ’可防止構成半導體裳置之動作區域、用以確保 知墊（或閘極配線）之隔離性之周邊雜f區域、電阻之任一 雜質區域、以及隔介絕緣膜配置之 信號之淹漏〇 ^之間的同頻 第10’特別是在配線或焊墊進行高頻類比信號傳送之 ^兄下’絕緣膜成為電容成分，在基板上，由於高鮮號 擴大。但是根據本實施形態’可有效抑制該空 乏層，擴大’課求半導體裝置之隔離性之提高，且可抑制 插入損耗之增加。 [實施方式] 說明參照第！圖至第15圖’對本發明之實施形態進行詳細 首先’參照第i圖以及第2圖’以適合本發 段串，連接FET之高功率料之電路裝置為例進行說明。 第]圖係表示多段連接之化合物半導體開關電路裝 之一例之電路圖。該開關電路裝置稱為SPDT，外音: 料通輸=端子1N、第1以及第2輪出端子〇UTl、:2子 第1以及第2控制端子CtH、Ct]-2等5端子。 316954 11 200540959 聯連路裝置係由…如分別2段串 肅群FaFETtr以及第贿㈣所構成。而第 群F2之FETM之㈣之:極電極（或汲極電極）與第贿 入端子m，第1FET、^#(或錄電極）錢接於共通輸 夂梱千R 群F1之2個FET之閘極電極係經由 各個電阻，連接於第]控制端子叫，第2F ^由 2個閘極電極係分別 * 2之 並且，第聰㈣之二接7控端子CU·2。 極）係連接於第〗輸出 之/及極電極（或源極電 牙细出令而子OUT1，第2FET群F2 之：電，極電極)係連接於第2輸出 係互::z=v㈣
補=將知加有H位準之信號之一側的F m共通輸入端子in之輸入信號傳送至任- 叫、⑶·2之:對，成為父流接地之控制端子 出之目的而配置防止高頻信號經由間極電極漏 之j==化合物半導體開關電路裂置積體化後 之化合物+導體晶片之1例。 在GaAs基板配置進杆 F2 〇 FFT ^ pi ^ 幵]關之 2 個 FET 群 F1、FET 群 ,FET群F1 _如0連接ρΕτι]、咖 阳 群F2係串聯連接 ^ , ⑴2-2者0構成各ΡΈΤ群之4 個閘極電極係分別連接有 幻小⑴⑻士而分別^ 構成之電阻111-】、 端子，卜0UT9，·子:於共通輸入端子ίΝ、輸出 -“仏子Ct】_】、Ci"之電極焊墊卜 3)6954 12 200540959 ft
01、02 ' C1、C2係設置於基板之周邊。而以虛線表示之 弟2層金屬層係在各FET之閘極電極形成時，同時形成之 閘極金屬層（議。)2〇。以實線表示之第3層金屬層係進行 各兀件之連接以及烊墊之形成之焊墊金屬詹 (TVPt/Ai^。第1層金制舰姆連接於基板之歐姆金屬 uGe/Ni/Au) ’雖形成各FET之源極電極、沒極電極以 及各電阻兩端之取出電極，但在第2圖中，由於與焊塾金 屬層重疊，所示圖中沒有圖示。 FEnfFl以及贿群打係以晶片之中心線為中心， Ά配置’由於構成相同，以下有關阳群Η進行說明。 所動作區域職係在GaAs基板酱離子植入η型雜 之長方形區域’在動作區域，内係 極區域'度之η型雜質區域構成之源極區域以及沒 連接於之梳餘之8根焊#金屬層25 在…=1::塾1之源極電極15(或沒極電極)， 極電L 1 屬層形成之未圖示之源極電極(或汲 FET1 1之側延伸之梳*狀的9根焊塾金屬層25係 層形成之：(或源極電極)’在其下 作區域職之不及^極電極（或源極電極）係歐姆連接於動 狀配置，豆門以門: 域)。該兩電極係以梳齒。齒合形 根梳編:置屬層20形成之閘極電極17係以16 職之—部八二源極區域以及汲極區域間之動作區域 心 沖刀形成肅特基接合。 316954 13 200540959 FET1-2中，從上側延伸 係源極電極15(或汲極電極），HH8根焊墊金屬25 成之源極電極（或汲極電钰彳在，、下方有由歐姆金屬層形 悲…：Ϊ 而從下側延伸之梳齒狀之9 根知墊金屬層25，係連接輪出端 16(或源極電極），在豆下 之汲極電極 搞“m: 歐姆金屬層形成之沒極電 w ee ^ . „ 糸乂枚回口韵合之形狀配置，其 間以閘極金屬層2〇形成之閘極帝 ^ 阑柽包極17係以16根梳齒狀而 間極電極η係為Pt埋入構造’與τι/ρ_之閉極 笔極相比’成為實現高耐壓、低導通電阻之咖。 FET1-1之閘極電極17係在動作區域1〇 極配線拙束各梳齒，經由間極配線12〇以及= ’連接在控制端子焊塾cl,Ti_2之閘極電極^也 同樣經由間極配線120 ’捆束各梳齒，透過閘極配線120 以及電阻R1-2，連接於控制端子焊墊ei。 电阻Rl-l、Rl-2係分別由向基板植入雜質之雜質區域 J 00M I嶋2形成’且連接動作區域〗晰上之開極電極 17與控制端子C1。而FET群F2之電阻rh、R2_2，也 分別由雜質區域1 00b3、1 〇〇b4所形成。 在各焊墊周邊以及閘極配線12〇之周邊，為提高隔離 性，配置高濃度雜質區域之周邊雜質區域】〇〇a。周邊雜質 區域100a係與各焊墊直接連接，在焊墊下方之全面（或焊 土周4)’ A置為從焊墊本身突出。而周邊雜質區域】⑼a， 係以距離焊墊約5 // m以下的方式，設置於其周邊，也可 經由半絕緣基板，直流連接各焊墊。同樣地，在閘極配線 3]6954 14 200540959 ·] 20亦直流連接有周邊雜質區域丨〇〇a。如此，周邊雜質區 .域100a、焊墊或閘極配線12〇，並非經由氮化膜等來交流 連接，而是直流連接。並且，周邊雜質區域1〇〇3係與動作 區域100c直流連接。 配置在絕緣膜上之金屬層間，絕緣膜上之金屬層與直 流連接於動作區域1〇〇c之其他金屬層間，或絕緣膜上之金 屬層與任一雜質區域間之基板1 〇表面，設置至少設有一部 分之浮動電位之雜質區域2〇〇。 •絕緣膜上之金屬層係成為配線或焊墊，配線係由焊墊 金屬層25所形成之配線130。 其他金屬層係絕緣膜上之其他配線130、或與基板形 成簫特基接合之金屬層（閘極配線12()、閘極電極17)。 本说明書中，所謂GaAs基板之雜質區域，係在GaAs 基板離子植入才隹貝之所有區域。因此，雜質區域以外的區 域係半絕緣基板之一部分。 _ 亚且’雜質區域中，有雜質區域100與浮動電位之雜 質區域200(以下稱浮動雜質區域）。雜質區域1〇〇係有動作 區域100c與直流連接於動作雜質區域1〇〇c之雜質區域。 直流連接於動作區域100c之雜質區域1〇〇，係為動作區域 100c以外之其他雜質區域之焊墊（或閘極配線ι2〇)之周邊 雜質區域100a、電阻1〇〇b。並且，浮動雜質區域2〇〇係從 外部不施加任一電位之浮動電位，係島狀設置之高濃度〇 至5*l〇]scm 3左右）之雜質區域。 亦即’具體而言，浮動雜質區域2〇〇係配置於：絕緣 316954 200540959 -胲上相鄰之金屬層間、絕緣膜上之金屬層一閘極配線120 .間、絕緣膜上之金屬層一閘極電極17間、絕緣膜上之金屬 層周& #貝區域1 〇〇a間、絕緣膜上之金屬層—電阻1 〇〇b 間、絕緣膜上之金屬層—動作區域〗〇〇c間之基板。 百先，第1實施形態係在絕緣膜上相鄰之配線間，例 如在第1之FET群F1與第2之FET群F2之邊界之基板 表面，配置浮動雜質區域2〇〇之情況。 參照第3圖進行詳細說明。第3圖⑷係第2圖之卜 a線剖面/ ’第3圖（B)係第2圖卜^線之剖面圖。 如第3圖（A)所示，串聯連接FET之區域中，在設於 土板10表面之氮化膜6〇上’延伸有由焊墊金屬層Μ所成 之配線130。亦即，第啦丁群n侧之配線13〇，係盘第 賄群F2之動作區域账連接，且與延伸於氮化膜6〇 上之其他配線13 〇接近配置。 6 0上相鄰配置之配 ’設有浮動雜質區域 本實施形態係如上所述在氮 線130間（虛線箭頭）之基板ι〇表面 200 〇 質區域2〇0與配線130係在夫設浮動雜質區域 之配線13G間以可4保預定隔離性之程距 ::如广左右)隔開。例如，化合物半 ； ::要求之隔離性係_以上。並且，由實驗可：= 之雜質區域間’如果有—之隔開距離，即可 在以上之隔離性。而作為最容易引起干擾之情況， 接於基板之相鄰的金屬層間，只要有、m之隔開距 316954 16 200540959 •離，即可確保20dB以上之隔離性。在氮化膜6〇上，具有 •相鄰配線之本實施形態之圖案中，係距離配線13〇隔開4 ^ m而配置例如2 # m筧度之浮動雜質區域200，並隔開 4//m，而配置配線13〇。因此，可防止配線〗3〇間之極少 的高頻信號之洩漏，而防止插入損耗的增大。 若在配線130傳送高頻類比信號，則氮化膜6〇成為電 容成分，高頻信號會通過氮化膜6〇。但是在本實施形態 中，=使高頻信號到達半絕緣基板1〇，且在基板中空乏層 擴大寸亦可透過浮動雜質區域200，阻止該空乏層之擴 亦即，可充分確保隔離性，且可抑制插入損耗的增加。 ，如第3圖（B)所示，在配、線13〇之角隅部相互鄰接區域 中為了在鄰接之配線Π0與其他配線13〇間（虛線箭頭） 之基板表面’配置至少一部分，可在各配線Η。下方嗖置 =動^質區域·。浮動雜質區域係以從個別之配線 犬出的方式，配置成島狀（參照第2圖）。 藉此，不僅是第1FET群F1與第2FET群打之邊界， =可遮斷從配線13〇向晶片邊緣部（第2圖中係晶片下方邊 方向延伸之空乏層。此時，突出尺寸有2_左右即充 或是槿二貝 係由於可於源極區域以及汲極區域 忐门％阻等、開關電路之]1+型雜質離子植入步驟形 成’因此具有無須特別追加步驟即可實施之優點。 接著，參照第4圖，有關本發明之第2實施形態進行 316954 37 200540959 說明。 弟2貫加形悲k基本元件為HEMT之情況，成為盘第 1實施形態所示之GaAsFET之情況同樣之圖案。亦即，由 於平面圖與第2圖相同，因此省略說明，參照第4圖之剖 面圖進行說明。第4圖（A)係第2圖之a-a線剖面圖，第4 圖（B)係第2圖之b-b線之剖面圖。 HEMT之基板30形成，係在半隔離性GaAs基板 上積層無摻雜之缓衝層32。緩衝層32大多係以複數層形 成。並且，在緩衝層32上，依序積層有成為電子供給 n+型AlGaAs層33、成為通道（電子遷移）層之無摻雜 InGaAs層35、以及成為電子供給層之n+型α1(^α§層 而在電子供給層33、通道層35間，配置有間隔件層曰 在電子供給層33上積層成為阻障層之無換雜之 層，36,確保預定之耐壓以及夾止電墨㈣化咐 二a: ’亚在最上層積層成為覆蓋層㈣】㈣之 層37。在覆蓋層37連接有焊墊、源極電極、沒極電 極或電阻之取出電極等金屬層，诱讲蚀所、曲 濃度0至透過使雜質濃度成為高 提高歐姆性。 I右），減小源極電阻、汲極電阻，並 EMT k電子供給層之n +型AIGaAs層33之施μ (d_r)雜質所產生之電子向通道層％ 日j之^ 為電流路徑的通道。結果，電子與夕〆 形成作 師―lct_)界 而、=尚子係將異質接合 —道層35,但在通道…由於不It成:： 316954 18 200540959 .子遷移率降低之原因的施體離 + .、 版離子，因此庫侖散射（Coulomb .scattenng)之影響非常小， J具有南電子遷移率。 HEMT係藉由以選擇性 八# #』 伴注烙成在基板之絕緣化區域50 刀每隹基板’而形成必尊之同安备 .^ ^风要之圖案。在此，所謂絕緣化區域50, 石曰屉# ¥甚 係‘由離子注入雜質（Β+)，在 石石日日層叹置载子之缺陷位 A 7 " 平（traP level)，而絕緣化之區 或例如’動作區域】⑽係將 ,,„,,,, ^知將第2圖之一點虛線之區域透 過、、，巴、、彖化區域5〇分離而形成。 亦即’茶照第2圖，動作p* A 7 α料£域職之成為源極區域（或 及㈣域）之基板之覆蓋層37上，連接有以第】層金屬層 之以姆金屬層形成之源極電極（或汲極電極）。並且，在盆 上層，藉由焊墊金屬声25形# 士、K i 八 m 讀層5心成有源極電極15(或沒極電極 。知塾（或閘極配線12。)周邊之周邊雜質區域聊a、 且祕U100b4,係經由絕緣化區域5〇而分離而 化膜並6 ^ ’在第2實施形態中係如第4圖（A)所示，於在氮 H 60上相鄰配線13〇間之基板配置有浮動雜質區域 ^兒明書中，所謂HEMT之雜質區域，係指植入B + 而不a產生絕緣化之所有區域。在絕緣化區域Μ亦存在有 作為蠢晶層之雜質’藉由用以絕緣化之Β +植入而使之不活 Γ二亦即：本說明t中，將以植入如而不會產生絕緣化 °° 5 ’作為相當於第]實施形態中藉由離子植入而產生 316954 19 200540959 ,"域之區域。亦即，絕緣化區域50並非雜質區域。 • 亚且，以絕緣化區域50分離之雜質區域中，有雜奸 域100以及浮動雜質區域12〇。雜質區域中，有動作= 難、以及直流連接於動作區請c之雜質區域。直：連 接於動作區域之雜質區域，係連接於動作區域之 雜貝區域之焊塾（或閑極配線）之周邊雜質區域⑽a或 100b。洋動雜質區域2〇〇係不施加任一電位之浮動電：之 _雜質區域。浮動雜質區域200之構造係與HEMT之石 構造相同，由於包含覆蓋層37(雜質濃度】至5*^曰爪曰3 左右），因此在功能上可稱之為高濃度雜質區域。 m 汗動雜質區域200與配線13〇係在夾設浮動雜質區 200而配置之配線13〇 @，以可確保預定隔離性程度之 離（例如4// m左右）隔開。 又 二藉此，在配線130中傳送高頻類比信號，即使在高頻 信號通過氮化膜60，而空乏層在基板中擴展時，亦可^由 鲁浮動雜質區域2〇〇阻止該空乏層之擴展。 曰 亦即，可充分確保隔離性，且抑制插入損耗的辦 特别是HEMT之情況，與GaAsFE丁比較之下，曰由於 基^元件之插入損耗小，所以在晶片内之高頻信號路徑中 有極少之高頻信號洩漏之部位時，則作為開關電路裝置之 插入損耗的增加更顯著。並且，絕緣化區域5〇也非^全電 軋絕緣，在絕緣化區域50中，空乏層會延伸，且由於空2 層之變化，信號會洩漏。 工 但是，根據本實施形態，可藉由高濃度之浮動雜質區 316954 20 200540959 ，域200 ’防止高頻信號路徑中高頻信號之洩漏，並可减少 插入損耗。 如第4圖（B)所示，絕緣膜上之配線13〇之各角隅部彼 此相鄰之區域中，為了在相鄰之配線丨3 〇間之基板表面， 至少配置有一部分，而在各配線〗3〇下方，設有浮動雜質 區域200。亦即，在各配線13〇間之基板設有絕緣化區域 5〇，為了使其從各個配線130突出，以島狀殘留覆蓋層 .37(參照第2圖）。藉此，不僅是第丨叩丁群ρι與第 f F2之邊界，也可遮斷從配線13〇肖晶片端部（第2圖係 晶片下方邊緣）方向延伸之空乏層。 亚且，該浮動雜質區域200係在HEMT之動作區域 驗或電阻等同-步驟中，由於可透過絕緣化區域5〇之 圖案而形成，因此無須追加特別步驟即可實施。 _5圖至第8圖’說明本發明之第3實施形態。 =貫施形態係SPD丁開關電路裝置之其他形態，第5圖 要1 ’第6圖係將第5圖之電路積體化於1個晶 片之開關電路裝置。 之sp=p5圖所示’第3實施形態之開關電路裝置係基本 ==電路裝置，第1 FET〗與第2助之源極電極 門^/極）連接於共通輸入端子IN，FET1以及FET2之 分別透過電阻R1、R2，連接於第 制多而子Ctl^ctu #日^ k 源極且FETI以及FET2之;及極電極（或 卜 /、弟2輻出端子OUTI、ου丁2。 知加衣弟】與第2控制 市”而于UM、Cti_2之控制信號 316954 2】 200540959 係互補㈣，料加有Hf^ (ON)，將施加於妓诵鈐 十 ^ ^ ，、輪入糕子1N之輸入信號傳送至任一 方之輸出端子。電阻p 〇 係以對於成為交流接地之控 节！1古而子Ctl-l、CtU少古、☆ 希 之直/巩笔位，防止高頻信號經由閘極 电極/¾漏之目的而配置。 r亚且’在使信號通過輸出端子OUT1時，對控制端子 叫施加例如3V、對控制端子CU-2施加0V，相反地， 在使W通過輸出端子GUT2時，對控制端子cti_2施加 3V、對Ctl-l施加〇v之偏壓信號。 第6圖所不’在GaAs基板上，於中央部配置用以 進行開關之FET1以及FET2’在各FET之間極電極連接電 阻R1 R2。而分別對應於共通輸入端子in、第1及第2 輸出端子oim、0UT2、第】以及第2控制端子cu•卜 cti-2之焊墊！、⑴、⑺^力係在基板周邊分別設 ^於fET1以及FET2之周圍。以虛線表示之第2層金屬 層’係各FET之閘極電極17形成時，同時形成之閘極金 屬層（Pt/Mo)2G。實線表示之第3層金屬層，係進行各元件 之連接以及焊墊之形成之焊墊金屬層（Ti/pt/Au)乃。第！ 層金屬層係歐姆接合於基板之歐姆金屬層（AuGe/Ni/Au)， 雖形成各FET之源極電極、汲極電極以及各電阻兩端之取 出電極，但在圖中係由於與焊墊金屬層重疊，因此圖中沒 有表示。 FET1之閘極電極1 7與控制端子焊墊C1係經由電阻 R1相連接，FET2之閘極電極η與控制端子焊墊c2則經 316954 22 200540959 , 由電阻R2相連接。 - 朝晶片中心延伸之梳齒狀之9根焊墊金屬層25，係 接於輸出端子焊墊οι之汲極電極16(或源極電極），在其 :方有以歐姆金屬層形成之汲極電極（或源極電極卜而從 晶片中心向外側延伸之梳齒狀之9根第3層金屬層之焊= 金屬層25,係連接於共通輸入端子焊墊丨之源極電極(或 汲極電極），在其下方有卩歐姆金屬層形成之源極電極^ 汲極電極）。 忒兩電極係以梳齒輪嚙合之形狀配置，其間以閘極金 屬層20形成之閘極電極17係以17根梳齒形狀配置。 在GaAs基板1〇係設有如一點虛線之離子植入n型雜 質之動作區域100c。在動作區域職内，形成有高濃声 ㈣雜質之離子植入區域之源極區域以及汲極區域，分ς 舁源極％極15、汲極電極丨6相連接。而閘極電極丨7則與 源極區域以聽極區域間之動作區域·表面形成蕭特 •基接合。 FET1之閘極電極17係在動作區域100c外，經由閘極 酉曰己線12G ’捆束各梳齒，並透過電阻R卜連接於控制端子 焊墊C1。FET2之閘極電極17也同樣地由閘極配線12〇， 2束各梳齒，並透過電阻R2，連接於控制端子焊墊c2。 电阻R1 R2係分別以在基板上植人高濃度之η型雜質之 雜質區域而形成。 好閉極配、線120係與閘極電極17同樣地，與基板形成蕭 付基接合。亚且’在閘極配線1 2〇之周邊，配置有與閑極 316954 23 200540959 •配線m直流連接之周邊雜f區域職。周邊雜質區域 • 係設置於基板之雜質區域’與閘極配線㈣直接連 接’在閘極配線12〇下之全面（或問極配線12〇周邊），設 置為從閘極配線120突出。藉此，可抑制從開極配線12〇 延伸於基板之空乏層之擴展，而可提高隔離性。並且從閑 極配線120間隔5//m以下左右之隔開距離，並設置於盆 周邊，可經由半絕緣基板直流連接。只要有5㈣以下^ 右之隔開距離’則可以認為閘極配線⑶與周邊雜質區域 l〇〇a充分直流連接。並且，周邊雜質區域驗係與動作 區域100c直流連接。 基於同樣理纟，在各焊t之下方，也配置有與谭塾直 流連接之周邊雜質區域100ae此時，也在焊墊之下方全面 (或焊塾下方周邊）’從焊墊突出或與焊墊間隔以下左 右，而設置於周邊。 第3實施形態係如第7圖與第8圖所示，有設置於基 •板10之周邊雜質區域驗與氮化膜6〇上之金屬層(配線 或焊墊）相鄰之情況（第7圖）、或是動作區域〗〇〇c與氮 化肤上之金屬層（配線130或焊墊）相鄰之情況（第8圖）。 百先，第7圖係表示與閘極配線12〇直流連接之 雜質區域】00a、與氮化膜60上之配線13〇(或焊墊）間，配 置浮動雜質區域200之情況。 第7圖（A)係第6圖之c-c線剖面圖，為了在氣化膜的 上己線130與閘極配線】20之周邊雜質區域馳間（虛 線箭頭）之基板表面，至少配置一部分，而在配線13〇下方 316954 24 200540959 配i島狀浮動雜質區域2〇〇之情況。配線13〇與用於確保 隔離性之閘極配線12〇之周邊雜質區域1〇〇a相近接之區域 中係有經由氮化膜60而洩漏高頻信號之情況。因此，透過 在兩者間配置島狀浮動雜質區域200 ,可遮斷從配線13〇 向基板Λ漏之南頻信冑。如前所$，抑制高頻信號從氣化 膜60上之配線13〇向閘極配線12〇之周邊雜質區域1〇^ 洩漏，同時抑制高頻信號從氮化膜6〇上之配線130向閘極 -線」20本身洩漏。結果導致可防止例如汲極（源極）閘極 間之高頻信號之洩漏。 ’即使在配線13 〇與 配置浮動雜質區域 作為其他圖案，如第7圖（B)所示 周邊雜質區域l00a間之基板表面， 2〇〇 ’也可取得同樣之效果。 圖（C)係絕緣膜上之金屬層為焊塾（例如輸出端子 干υ之情況。在氮化膜上配置焊墊01時，為了吸收引 ίΐ合時之衝擊，如圖所示，鑛金之情況較多。亦即，作 ，屬in上之金制’可為由蒸鍍金屬膜構成之電鑛用金 ㈣金層P2,也可以是只有蒸鑛金屬膜P】。 周邊在氮化膜上設置桿塾01時，在焊墊〇1下方與 :邊或/、在周邊配置浮動雜質區域2〇〇即可 高頻信號時，則氮化膜6G成為電容成分，高頻 板。但是透過在輝塾⑴下方與周邊或僅是㈣ 基㈣漏的情形。 防止-頻嫩由氮化膜6〇向 在谭塾下方設有周邊雜質區域】〇〇a。這是為了防止高 316954 25 200540959 頻信號從焊墊向基板洩漏而配置的。亦g ^ 1 ’具有與前述焊 墊下方之浮動雜負區域2〇〇同樣之作用者(例如 之焊整01下方之周邊雜質區域100a)。但是，此時 雜質區域100a係與焊墊直接接觸，並且盥焊二 另-方面’第7圖(C)之情況下之焊塾下方之雜質：域係在 與焊墊之間具有氮化膜，且與料沒有直流連接，並非為 周邊雜夤區域100a ’而是浮動雜質區域2〇〇。 ' 接著’第8圖係表示在動作區域1〇〇c與氮化膜的上 之配線130則虛、線箭頭）配置浮動雜質區域2〇〇的情形。 第8圖（A)係第6圖之d_d線剖面圖，第8圖⑻係第⑷ 之其他圖案。 雜質區域之動作區们，係配置於從共通輸入端子 焊墊I延伸之配線130之兩側。 因此，如帛8圖㈧所示’為了在配線】3 〇與動作區域 赚間之基板表面至少配置有一部分，而在配線13〇下方 ，設置有島狀浮動雜質區$ 2〇〇。藉此，可遮斷從配線㈣ 向基板洩漏之高頻信號。 。而如第8圖（B)所示，在氮化膜6〇上之配線13〇與動 作區域1〇〇C間之基板表面配置浮動雜質區域200,也可取 得同樣之效果。 、接著，芩一第6圖以及第9圖，對第4實施形態進行 ' 第4貝施形您係與絕緣膜上之金屬層相鄰之其他金 ^係與基板形成蕭特基接合之金屬層，亦即閘極電極 之丨月况，第9圖（A)係第6圖之e-e線剖面圖，第9圖（B) 3]6954 26 200540959 係其他圖案。 二如第6圖所示，閘極配線120與相反側之閘極電極17 …而係從雜質區域之動作區域i，突出，如第9圖所示， 係舁未叹置雜質區域之半絕緣基板形成蕭特基接合。因 此，即使在該種閘極電極17與氮化膜60上之配線13〇近 接之區域，也會有洩漏高頻信號之虞。 因此，如第9圖（A)所示，為了在配線13〇與閘極電極 間(虛$箭頭)之基板表面至少配置有-部分，而在配線 下方叹置有浮動雜質區域2〇〇。藉此，可防止經由在基 板上擴展之空乏層而洩漏之高頻信號。 如第9圖（B)所示，在配線13〇與閘極電極17間，配 置島狀之浮動雜質區域200，亦可獲得同樣之效果。 ^二 第1 〇圖至第12圖係表示第5及第ό實施形態。 k二由方；分別與第3以及第4實施形態為同樣之圖案，且 ，本兀件係HEMT之情況，因此參照第6圖之平面圖進行 。而第10圖（A)係第6圖之c_c線剖面圖，第n圖（八丁) 丁第6圖之d-d線剖面圖，第12圖（A)係第6圖之 剖面圖。 十如丽所述之HEMT之情況，透過絕緣化區域5〇來分 離基板30，而形成動作區域100c、周邊雜質區域100a: 電阻100b等雜質區域。 弗5實施形態係在氮化膜6〇上之配線13〇與閘極配線 ]2〇之周邊雜質區域1〇〇a間（虛線箭頭），形成浮動雜; 域200者。 ' ^ 316954 200540959 • 如第10圖（A)所示，HEMT之閘極配線12〇(以及閘極 •電極17)係蒸鍍於蝕刻覆蓋層37之阻障層36。此時在問極 電極1 7、閘極配線120部分之光微影步驟後，進行覆蓋層 之側壁蝕刻（side etching)〇.3//m左右，而形成閘極電極 P、閘極配線120。 亦即，在閘極配線120之正下方，係為用以確保耐壓 與夾止電壓之無摻雜AlGaAs層36，閘極配線12〇直流連 接之周邊雜質區域l00a係配置於周圍之覆蓋層37。亦即， 閘極配線120係與周邊雜質區域1〇〇a未直接固接，只要有 僅〇.3/zm左右之間隔距離，就可以說是直流充分連接。 -亚且，周邊雜質區域100a係與動作區域1〇〇c直流連接。 ' 本實施形態係為了在與該閘極配線120直流連接之周 邊雜質區域100a與氮化膜6〇上之配線13〇間至少配置一 邛分，而利用絕緣化區域5〇將浮動雜質區域2〇〇分離在配 =130下方而形成。此時，浮動雜質區域200從配線13〇 •大出之距離為2 // m左右。藉此可充分確保隔離性，減少 插入損耗。 如前所述，抑制高頻信號從氮化膜60上之配線130 ^開極配線120之周邊雜質區域職泡漏，同時抑制高頻 虎攸氮化膜6G上之配線13〇向閘極配線㈣本身茂漏。 -果使付可防止例如汲極(源極)閘極間高頻信號之洩漏。 如弟10圖（B)戶斤+ — 斤不在周邊雜質區域100a與配線130 間之基板設置浮動雜暂p ^ 才准貝£域200，也可獲得同樣之效果。 例如，從配線130間卩5 4 门I同4 v m，以2 # m寬度配置浮動雜質 316954 28 200540959 •區域200，並間隔4 // m，配置雜質雜質區域丨00a。 並且，第I1圖係在配線130-動作區域iooc間設置浮 動雜質區域200之情況。 如第11圖（A)所示，為了在動作區域1〇〇c與配線13〇 間之基板至少配置一部分，而在配線丨3〇下方設置島狀浮 動雜質區域200。 如第Π圖（B)所示，為了配置於動作區域1〇〇c與配線 130間（虛線箭頭），亦可配置島狀之浮動雜質區域2〇〇。 第12圖係第6實施形態，係配線〗3〇與蕭特基金屬層 (閘極電極17)相鄰之情況。 在HEMT之基板30，除了動作區域i〇〇c以及周邊雜 •貝區域1 00a等雜質區域以外，還配置有絕緣化區域5〇。 亦即，從動作區域100c突出之閘極電極17之前端部係配 置於絕緣化區域50上，與基板形成蕭特基接合。 如此，即使在閘極電極17與氮化膜6〇上之配線j 3〇 眷相鄰時，也有高頻洩漏之虞。 因此，如第12圖（A)所示，為了在配線13〇與閘極電 極17間（虛線箭頭）之基板表面至少配置一部分，在配線 130下方設置島狀浮動雜質區域2〇〇。藉此，可經由擴展於 基板之空乏層，防止洩漏的高頻信號。 如第12圖（B)所示，在配線13〇與閘極電極17間，設 置浮動雜質區域200，亦可獲得同樣之效果。 麥照第13圖以及第15圖，說明本發明之其他實施形 態。這是前述反向控制圖案（reverse c〇mr〇】 pauern)2 316954 29 200540959 巍SPDT開關電路裝置之其他形態，第13圖係開關電路裝置 ^之電路圖，第14圖係積體化第13圖之電路圖後之半導體 裝置之平面圖之一例，第15圖（A)(B)分別是第14圖之f-f 線、g-g線剖面圖。 如第13圖所示，該電路中，在進行開關之FET1與 FET2之輸出端子OUT1、OUT2與接地間，分別連接分路 (shunt)FET3、分路FET4，對於該分路FET3、分路FET4 之閘極，施加有向FET2與FET1之控制端子Ctl-2、Ctl-1 之互補信號。結果，FET1在ON(導通）時，分路FET4成 為ON狀態，FET2以及分路FET3則成為OFF(不導通）狀 - 態。 在該電路中，在共通輸入端子IN-輸出端子OUT1之 信號路徑ON，共通輸入端子IN-輸出端子OUT之信號路 徑OFF之情況下，分路FET4係成為ON狀態。亦即，對 輸出端子OUT2之輸入信號之洩漏，經由接地之外接電容 φ C向接地端釋放，可提高隔離性。 如第14圖所示，基板係化合物半導體基板（例如 GaAs)，該基板中進行開關之FET1以及FET2(閘極寬度均 為600//m)配置於左右之中央部，在其下方配置分路FET3 以及分路FET4(閘極寬度均為300 # m)，並與分路FET3 以及分路FET4之源極電極連接，且連接於接地端子 GND。在各FET之閘極電極連接有電阻Rl、R2、R3、R4， 分別對應於共通輸入端子IN、第1以及第2輸出端子 OUT1、OUT2、第1以及第2控制端子Ctl-1、Ctl-2、接 30 316954 200540959 .地端子GND之電極谭塾卜〇1、〇2、ci、c2、m t t反D周邊，用以接地之電^ ^接狀態連接於接地端 以=表示之第2層金屬層，係各fet之開極電極形 成蚪’同％形成之間極金屬層2〇(Τι•心Au)， ，第3層金制，係進行各元件之連接以及焊墊之形成= 焊塾金屬層25(Τί/Η/Αι1)。第】層金屬層係歐姆連接於美 板之歐姆金屬層（AuGe/Ni/Au)，雖形成各fet之源極$ 極、汲極電極以及各電阻兩端之取出電極，但在圖中由於 與焊墊金屬層重疊，因此圖中未表示。 各FET之動作區域1〇〇c係形成於一點鏈線之區域之 雜質區域。F E T1 (F E T 2也同樣）係從下側延神之6根之梳齒 狀烊墊金屬層25連接於輸出端子烊t 〇1之源極電極 =(或>及極電極16)’在其下方有以歐姆金屬層形成之源極 電極（或沒極電極），歐姆連接於動作區㉟l〇〇c t源極（沒 極）區域。 、而從上側延伸之梳齒狀之6根焊墊金屬層以係連接於 共通輸入端子焊墊1之汲極電極16(或源極電極15)，在其 下方以歐姆金屬層形成之汲極電極（或源極電極）係歐姆連 接方、動作區域1 〇〇c之汲極（源極）區域。而從共通輸入端子 、干墊I L伸之正中之梳齒的汲極電極16(或源極電極】5)， )、T】以及FET2共用。該兩電極係以梳齒哺合形狀配 置，其間以閘極金屬層20形成之閘極電極丨7以梳齒形狀 配置，與動作區域1 00c之一部分形成蕭特基接合。 316954 31 200540959 • 為刀路FET之FET3(FET4也同樣）中，從下侧延伸之 .板齒狀的4根焊墊金屬層25係連接於接地端子焊墊G之 源極电極15(或汲極電極），在其下方有以歐姆金屬層形成 之源極電極（或汲極電極），並歐姆連接於動作區域1〇以之 源極（沒極）區域。 山從上側延伸之梳齒狀之4根焊墊金屬層25係連接於輸 出立而子知塾〇 1之沒極電極i 6(或源極電極），在其下方以 齡歐姆金屬層形成之汲極電極（或源極電極）係與動作區域 赚之汲極（源極）區域歐姆連接。該兩電極係以梳齒嗜合 形狀配置’其間以梳齒形狀配置有以閘極金屬層2G形成之 閘極电極17 ’並與動作區域丨⑻e之_部分形成蕭特基接 圖式之圖案令，將GND端子焊墊〇之周邊雜質區域 之 $刀’延伸於進行開關動作之feti、f£T2，與 為相對向配置之分路FET之FEn、fet4 &卜藉此，防^ ,在動作區域1 GGe外，從形成與基板蕭特基接合之閘極電極 擴展至基板之空乏層’到達鄰接且相對向配置之FET3以 ET4之閘極电極、源極區域以及汲極區域、動作區域 100c 〇 各FET之間極電極17係在動作區域100c外，由閘極 配線I2(M困束’透過為雜質區域之電阻腿】至】嶋， 、接方:才工制步而子*于塾c]、C2。而周邊雜質區域係與 焊墊或閘極配線I 2 〇吉、、H拉w t '、 1 *連接，亚與動作區域]00c直流連 接0 316954 32 200540959 並且，如第]5圖（A)所示，在氮化膜上之配線130-電 阻100bl(100b2)間（虛線箭頭）之基板，以島狀配置浮動雜 質區域200。 此外，如第15圖（B)所示，在氮化膜上之配線130、 控制端子焊墊C2之周邊雜質區域100a間（虛線箭頭）之基 板，以島狀配置浮動雜質區域200。 而當基本元件為HEMT時，以絕緣化區域50分離包 含浮動雜質區域200之雜質區域。藉此，可防止絕緣膜上 _之配線與電阻100b，或與焊墊周邊雜質區域100a所接近 之區域的高頻信號之洩漏。 „ 以上係以GaAsFET之情況為例進行說明，如第10至 12圖所示，即使為HEMT亦可同樣實施。 有關電阻，在GaAsFET之情況下，由於劑量或加速電 壓等離子植入條件不同等，亦可混入不同薄膜電阻（sheet resistance)之電阻，在HEMT之情況下，亦可混入有覆蓋 $層與無覆蓋層之電阻。任一電阻都是連接於動作區域之雜 質區域，這些電阻與絕緣膜上之配線接近時，透過將浮動 雜質區域配置於其間，可提高高頻信號之隔離性。 有關以HEMT之磊晶構造，在覆蓋層37與阻障層36 之間，進一步重覆AlGaAs層、GaAs層或具有InGaP層之 磊晶構造，也可同樣實施。 [圖式簡單說明] 第1圖係用以說明本發明之電路圖。 第2圖係用以說明本發明之平面圖。 33 316954 200540959 - 第3圖（A)及（B)係用以說明本發明之剖面圖。 . 弟4圖（A)及（B)係用以說明本發明之剖面圖。 第5圖係用以說明本發明之電路圖。 第6圖係用以說明本發明之平面圖。 弟7圖（A)至（C)係用以說明本發明之剖面圖。 第8圖（A)及（B)係用以說明本發明之剖面圖。 第9圖（A)及（B)係用以說明本發明之剖面圖。 φ 第10圖（A)及（B)係用以說明本發明之剖面圖。 第11圖（A)及（B)係用以說明本發明之剖面圖。 第12圖（A)及（B)係用以說明本發明之剖面圖。 第1 3圖係說明本發明之電路圖。 ' 第14圖係說明本發明之平面圖。 第1 5圖係說明本發明之剖面圖。 第16圖係用以說明習知技術之平面圖。 第17圖係用以說明習知技術之剖面圖。 •[主要元件符號說明] 3)6954 10 基板 15 源極電極 16 >及極電極 17 閘極電極 20 閘極金屬層 25 焊墊金屬層 3〇 基板 31 GaAs基板 32 緩衝層 33 電子供給層 34 間隔件層 35 通道層 36 阻障層 37 覆蓋層 50 絕緣化區域 100 雜質區域 34 200540959 I00a 周邊雜質區域 lOObl、 120 200 212 216 220 60 > 260 Φ Cl C2 、b3、b4 閘極配線 浮動雜質區域 動作區域 汲極電極 閘極金屬層 氮化膜 雜質區域（電阻）I00c.動作區域 130 210 215 217 225 330 配線 半絕緣基板 源極電極 閘極電極 焊墊金屬層 配線 第1控制端子焊塾 弟2控制端子焊墊
Ctl-1 IN ΟΙ 02 控制端子 共通輸入端子 OUT1、
R1、R2
PI 第1輪出端子焊墊 第2輸出端子焊墊 〇UT2輸出端子 、R3、R4、RM、R"、 蒸鍍金屬膜 p 控制端子 共通輪入端子焊墊 R2-1 ^ R2-2 電阻 鍍金層 316954 35

Claims (1)

  1. 200540959 十、申請專利範圍： 1· 一種半導體裝置，係具備： 動作區域，設置於化合物半導 區域構成； 物基板上，且由雜質 絕緣膜，設置於前述基板上； 區域金屬層’設置於前述絕緣膜上’且連接於前述動作 幻於前述基板上，且與前述動作區域直流連接之 ;:金屬層及/或與前述動作區域直流連接之其他雜質 - 在前述絕緣膜上之與金屬層相鄰之前述其他金屬 及/或前述絕緣膜上之與金屬層相鄰之前述任一 鍊貝區域間的前述基板表面，設有配置至少一部分之 動電位之雜質區域。 / 前述任 2·如申凊專利範圍第1項之半導體裝置，其中 • 金屬層係連接 前述動作區域之配線。 前述絕緣 3·如申請專利範圍第1項之半導體裝置，其中 膜上之金屬層係配線或焊墊。 前述其他 4·如申請專利範圍第1項之半導體裝置，其中 金屬層係設置於前述絕緣膜上。 前述其他 5·如申請專利範圍第1項之半導體裝置，其中 金屬層係與前述基板形成蕭特基接合之金屬層 6· —種半導體裝置，係具備： 動作區域，設置於化合物半導體基板上，且由雜質 316954 36 200540959 區域構成； 複數個場效電晶體（FET)，具有連接於該動作區域 表面之源極電極、閘極電極以及汲極電極； 、/八輸人^子焊塾，共通連接於至少2個前述托丁 之源極電極或汲極電極； 、第】及第2輸出端子焊墊，分別連接於至少2個前 述FET之汲極電極或源極電極，· 二第1及第2控制端子焊塾，透過連接手段，連接於 前述FET之閘極電極； 、 絕緣膜，設置於前述基板上之預定區域； 金屬層’設置於前述絕緣訂，且連接於前述動作 區域， 設置於前述基板上’且與前述動作區域直流連接之 二他金屬層及/或與前述動作區域直流連接之其他雜質 • 在前述絕緣膜上之與金屬層相鄰之前述其他金屬 層間，及/或與前述絕緣膜上之與金屬層相鄰之前述任 才隹貝區域間的前述基板表面，設有配置至少一部分之 浮動電位之雜質區域。 刀 7·如申請專利範圍第6項之半導體裝置，其中，前述任— 金屬層係連接於前述動作區域之配線。 8· ^申請專利範圍第6項之半導體裝置，其中，前述絕緣 膜上之金屬層係配線或前述任一之焊墊。 9.如申請專利範圍第6項之半導體裝置，其中，前述其他 3]6954 37 200540959 其中，前述其他 電極之配線。 其中，前述FET 金屬層係設置於前述絕緣膜上。 ίο·如申請專利範圍第6項之半導體裝置， 金屬層係前述間極電極或連接於該間極 11 ·如申請專利範圍第6項之半導體裝置， 係高電子遷移率電晶體（HEMT)。 u.如申=專利範圍第6項之半導體裝置，其中， 前述其他雜質區域係設置於前料㈣連接於該
    干墊之配線周邊之雜質區域，或前述連接手段之一部 分0 13·Ϊ申二專利1巳圍第1項或第6項之半導體裝置，其中， & I予動電位之雜質區域的周圍係半絕緣基板之一部 分或絕緣化區域。 14t申：專利範圍第1項或第6項之半導體裝置，其中， 稭由前述浮動電位之雜質區域，抑制從前述絕緣膜上之 金屬層延伸至前述基板之空乏層之擴展。 5.如申請專利範圍第〗項或第6項之半導體裝置，其中， 向頻類比信號係在前述絕緣膜上之金屬層進行傳送。 316954 38
TW94110803A 2004-06-14 2005-04-06 Semiconductor device TWI287825B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004175699A JP2005353991A (ja) 2004-06-14 2004-06-14 半導体装置

Publications (2)

Publication Number Publication Date
TW200540959A true TW200540959A (en) 2005-12-16
TWI287825B TWI287825B (en) 2007-10-01

Family

ID=35504680

Family Applications (1)

Application Number Title Priority Date Filing Date
TW94110803A TWI287825B (en) 2004-06-14 2005-04-06 Semiconductor device

Country Status (5)

Country Link
US (1) US7199407B2 (zh)
JP (1) JP2005353991A (zh)
KR (1) KR100742067B1 (zh)
CN (1) CN100527418C (zh)
TW (1) TWI287825B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4535668B2 (ja) * 2002-09-09 2010-09-01 三洋電機株式会社 半導体装置
JP4804754B2 (ja) 2002-09-09 2011-11-02 オンセミコンダクター・トレーディング・リミテッド 保護素子
JP2004260139A (ja) * 2003-02-06 2004-09-16 Sanyo Electric Co Ltd 半導体装置
JP2005353992A (ja) * 2004-06-14 2005-12-22 Sanyo Electric Co Ltd 化合物半導体装置およびその製造方法
JP4939749B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP4939750B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
US9728532B2 (en) * 2011-04-13 2017-08-08 Qorvo Us, Inc. Clamp based ESD protection circuits
US9627883B2 (en) 2011-04-13 2017-04-18 Qorvo Us, Inc. Multiple port RF switch ESD protection using single protection structure

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2167229B (en) 1984-11-21 1988-07-20 Philips Electronic Associated Semiconductor devices
JP3417013B2 (ja) 1993-10-18 2003-06-16 株式会社デンソー 絶縁ゲート型バイポーラトランジスタ
JP3393441B2 (ja) 1995-12-22 2003-04-07 ソニー株式会社 通信端末装置
JP3628613B2 (ja) 1997-11-03 2005-03-16 インフィネオン テクノロジース アクチエンゲゼルシャフト 半導体構成素子のための耐高圧縁部構造
US6603185B1 (en) 1999-02-01 2003-08-05 Fuji Electric Co., Ltd. Voltage withstanding structure for a semiconductor device
JP4416288B2 (ja) 2000-07-27 2010-02-17 三菱電機株式会社 逆導通サイリスタ
US6580107B2 (en) * 2000-10-10 2003-06-17 Sanyo Electric Co., Ltd. Compound semiconductor device with depletion layer stop region
JP2002141357A (ja) 2000-10-31 2002-05-17 Mitsubishi Electric Corp 半導体装置
DE10205345B9 (de) 2001-02-09 2007-12-20 Fuji Electric Co., Ltd., Kawasaki Halbleiterbauelement
JP4839519B2 (ja) 2001-03-15 2011-12-21 富士電機株式会社 半導体装置
JP3712111B2 (ja) * 2001-03-30 2005-11-02 ユーディナデバイス株式会社 電力増幅用半導体装置
US20020195613A1 (en) 2001-04-02 2002-12-26 International Rectifier Corp. Low cost fast recovery diode and process of its manufacture
JP2002368194A (ja) 2001-06-08 2002-12-20 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置
JP3708057B2 (ja) 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
US20030025154A1 (en) 2001-08-02 2003-02-06 Haynie Sheldon D. LDMOS high voltage structure compatible with VLSI CMOS processes
JP3908572B2 (ja) 2002-03-18 2007-04-25 株式会社東芝 半導体素子
JP2004134589A (ja) 2002-10-10 2004-04-30 Sanyo Electric Co Ltd 半導体装置
JP4128091B2 (ja) 2003-02-20 2008-07-30 三洋電機株式会社 スイッチ回路装置
JP4469584B2 (ja) 2003-09-12 2010-05-26 株式会社東芝 半導体装置
US20050242411A1 (en) 2004-04-29 2005-11-03 Hsuan Tso [superjunction schottky device and fabrication thereof]

Also Published As

Publication number Publication date
TWI287825B (en) 2007-10-01
JP2005353991A (ja) 2005-12-22
US20050285143A1 (en) 2005-12-29
KR20060049553A (ko) 2006-05-19
US7199407B2 (en) 2007-04-03
CN1716605A (zh) 2006-01-04
CN100527418C (zh) 2009-08-12
KR100742067B1 (ko) 2007-07-23

Similar Documents

Publication Publication Date Title
US3969745A (en) Interconnection in multi element planar structures
TW200540959A (en) Semiconductor device
US7977198B2 (en) Semiconductor device and method of manufacturing semiconductor device
KR100710775B1 (ko) 화합물 반도체 장치 및 그 제조 방법
TWI300599B (en) Chemical compound semiconductor switch circuit device
TWI339497B (en) Chemical compound semiconductor device
US7358788B2 (en) Compound semiconductor switching circuit device
US6570234B1 (en) Radiation resistant integrated circuit design
US7294900B2 (en) Compound semiconductor device and manufacturing method thereof
TW201409610A (zh) 於共同基板上之功率裝置整合
US20180240876A1 (en) Connection arrangements for integrated lateral diffusion field effect transistors
KR100701139B1 (ko) 반도체 장치
US6853072B2 (en) Semiconductor switching circuit device and manufacturing method thereof
JP4535668B2 (ja) 半導体装置
JP4236442B2 (ja) スイッチ回路装置
TWI222191B (en) Semiconductor switch circuit device and manufacturing method therefor
TW200306071A (en) Semiconductor switching circuit device
CN100505260C (zh) 保护元件及使用保护元件的半导体装置
JP2004134589A (ja) 半導体装置
JP5147169B2 (ja) スイッチ回路装置
JP2004134434A (ja) スイッチ回路装置および化合物半導体装置の製造方法
JP2007048900A (ja) 化合物半導体装置
JP2004134588A (ja) 半導体装置の製造方法
JP2004186537A (ja) スイッチ回路装置および化合物半導体装置の製造方法
JP2004134433A (ja) スイッチ回路装置および化合物半導体装置の製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees