TW200427009A - Improved performance in flash memory devices - Google Patents

Description

200427009 玖、發明說明 [發明所屬之技術領域] 詳言之，係關於快 本發明大體上係關於半導體梦置 閃記憶體裝置之性能改良。 [先前技術] 有一種類型之可程式記憶體單 。通吊矛冉之為快閃 月立單元。此種快閃記憶體單元可包 心 y 」匕祜形成於矽基板中，或 形成於形成在石夕基板中之井中的、、原 π 开中的源極和汲極。快閃記憶體 早凡匕括形成於該矽基板上之堆疊閘極結構。堆疊閑極結 構下切基板之區域已知為㈣記憶體單元的通道區域。 快閃記憶體單元的堆疊閘極纟士爐 且闹位、、口構包括一對由氧化物 層所分離之多晶矽結構。並中之一 傅八τ之之多晶矽結構作用為快 閃記憶體單元之浮置閘極’巾另―多晶料構作用為控制 開極。分隔浮置間極與石夕基板之氧化物層通常稱之為隨道 虱化物層。此種類型之記憶體單元顯示和說明於於Η” 年1〇月6日頒發&Mukherjee等人之美國專利第々/Μ,?” 號名稱為”單-電晶體電可程式記憶體裝置和方法咖咖 Tiansistor Electrically Programmable Memory Device and Method)’’之專利中。 於快閃記憶體單元之程式化操作包括施加相當大的 固定電壓於快閃記憶體單元之汲極，㈣施加甚至更大的 電壓於控制閘極。於此種程式化操作期間，快閃記憶體單 元之源極維持於接地位準或相對於施加到控制閑極和汲極 之電壓之0電壓位準。於程式化操作開始時施加到控制間 92510 5 200427009 極之高固定電壓將浮w閱 &认、Λ 閑極之電壓電位提升至高位準。此 種方；序置閘極之高電壓命 少 I位吸引浮置通過通道區域之 子。於此等狀況下，呈 尾 ^ /、啕足夠向動能之於通道區域中之雷 子庄入通過隧道氧化物屑 > θ亚引達洋置閘極。此種現像通 稱之熱載子程式化或埶葡；、士 兄1冢通吊 ^ σ 飞‘、，、载子注入。成功的程式化操作包含 注入足夠數量之電子到浮 ° 3 _ 于置閘極，以達成用於快閃記憶體 二：所希望的臨限電壓。臨限電壓為必須施加 之控制閉極以使得於快閃記憶趙單元之讀取操作： 間月b導電通過通道區域之電壓。 功 於一般包括大數量記憶體單元之記憶體陣列中 施加大約9至10伏牯之护r 曰 仇将之私式化電壓至控制閘極，大約5 伏特之電塵至汲極，和將源極接地，而將記憶體單元程 化。這些電壓將引起熱電子從没極空乏區域注入到浮置； 極。於移除程式化電壓後，注入之電子陷捕於浮置閑極中： I在其中建立負電荷，該負電荷增加記憶體單元之臨限帝 壓至超過約4伏特之值。 电 、可藉由施加大約5伏特之電壓至控制閘極，施加大約 1伏知·之電壓至與汲極連接之位元線，將源極接地，並感 測位元線電流，而讀取該記憶體單元。若記憶體單元被程 式化和臨限電壓為相對地高（5伏特），則位元線電流將是0 或相對地低。若記憶體單元未被程式化或已拭除了，則臨 限電壓將相對地低（2伏特），控制閘極電塵將加強通道、，^ 位元線電流將相對地高。 可以用幾種方法來拭除記憶體單元。於一種方法，施 92510 6 200427009 Γ!高之電壓’一般為12伏特至源極，將控制閘極接 主破汲極浮置，以拭除記憶雜單元。此使得於程式化期 ^入到汗置閘極中之電子經歷福勒諾德漢穿隨— -heln :厂。施加]CM犬特大小之負電麼於控制閘 特至源極，並允許汲極浮置，而亦能試除記憶體單元：1 大 種拭除記憶體單元之方法是施加5伏特至p井口 特至控制閘極，同時使源極和汲極浮置。 牙Μ伏 第二和2圖顯示依照先前技術形成之典型堆疊開心 ^於:圖中所示，將形成随道氧化物之二氧切層Μ熱生。 :土板Η上。然後’多晶矽層14設於二氧化矽層1〇 上’例如ΟΝΟ之電介質層16 μ古人夕 一 貝層6 0又於多晶矽層14上，和另 “了广層18設於電介質層16上。-層光阻劑設於多晶 八二0上，並如弟1圖十所示之圖案化，留下光阻劑層部 :於多晶石夕層18上。然後’使用光阻劑層部分2。作為 =弟2圖中）而進行㈣步驟，#穿多二 質層16、多晶…和氧化物層-直到基板 形成包括隨道氧化物1GA、多晶料置閘極Μ、電介^ ^ HA、和多晶碎字線18A之閘極堆疊22。，然後去除光二 劑層部分20。 仪方丨示尤阻 如已為人所熟知的，用來形成間極堆疊22之敍刻+ :可能引起鄰接間極氧化物1〇…基板〃產生表二 2吻㈣狀態（參看第2圖中箭號AW)，若允許保留 狀恶’則可能造成裝置之拭除完整性和拭除分佈嚴重 92510 7 200427009 也~寺為了減少此問題之影響，通常在閘極堆疊2 部和側部，和在々其把 之上 在矽基板12之曝露部分（第3 =先植入之熱氧化物24,例如厚度為!)生長； 確貫減少或修禮了 4 、+、 、） 如此 閘極堆Α 22寿才η Κ之於基板12之損害。然後，使用 24Α 和在間極堆疊22之各側之氧化物層24之部八 4Β作為遮罩，進行離子植入26(第4圖中），、刀 入裝置之源極和汲極區域28、3 0。 〇 以植 -二長氧?物24之生*進行相當長之 發現到，生長氧化物 力4里’達到例如100埃之厚度。 之通道區域；電，載：如此一段時間會大量地降低於襞置 匕Μ Τ冤何載子之移動率。生 且 核心增益下降或驅動 ：；旋置中相當的 不良之影響。此外，發現到此長曰^置性能有 成氧化區域134生長入浮置閘極驟會造 ㈣於閉極堆疊22之各側，參閱第=邊罪近其底 望之氧化區域32、34 圖）。這些不希 題。 對衣置之拭除速度會引發顯著的問 因此，需要有-種方法，能夠藉由提 设由於閘極堆疊蝕 ，、、先植入能修 這些問題，同時避免上=11氧化物層，而克服 時間週期之問題。 k f 、此乳化物層經歷相當長 [發明内容] 於製造半導體裝置之本方法中 基板上。將第一夕s ♦閘極氧化層設於功 〜夕層設於閘極氧化層上，將電介質層 92510 8 200427009 设於第一容曰ζ；^7 、夕曰曰矽層上，和將第二多晶矽層設於電介 ϋ適f遮罩後’進行#刻步 θ 電介質厣、笙々 鄉到4弟一夕日日矽層、 以：弟—夕晶石夕層、和閘極氧化層，去除他們的— ::Γ基板’並靖板上形成堆疊之間極結構。 間週期之快速熱退火，於堆疊之間極結構上生長 /、虱化物層。然後，於該快速熱退火 上沉積另-氧化物層。 ⑤虱化物層 慮下列之詳細說明，配合所附之圖式，而能夠較 仏地瞭解本發明。斜 Θ對方^悉此項技術者由參照下列所示和 ° 龟明之實施例而能夠容易地瞭解本發明，嗲# f 例僅例示施行本發明之.祛f + x °亥貝知 夠有… 式。亦應瞭解到，本發明能 的貫施例，和該實施例之幾個細部地方能夠予以 修飾和有各種顯著的態樣，所有之這些修飾和態樣將不會 偏::本七月之乾圍。因A，各圖式和詳細說明係視為例示 性負用’而不是用來限制本發明。 [實施方式]

兹詳細參照本發明之特定實施例，該實施例顯示由# 明人施行本發明時構思表現本發明之最佳模式。 X 第5和6圖顯示本發明之製程步驟，係相同於前 !和2圖描繪顯示之製程步驟。也就是說，於形成堆疊間 極結構中，將形成随道氧化物之二氧切層6q熱生長於石夕 基板62上。然後，將多晶石夕層64設於氧化層上，例如 將ΟΝΟ層之電介質層66設於多晶矽層64上，和將另— 多晶石夕層68設於電介質層66上。將一層光阻劑 曰 ^ 曰白 92510 9 200427009 :層Μ上，並將其圖案化’如第】圖中所示， 層部分7。於多晶…上。然後，相似於上述之說明:1 使用光阻制部分70作為遮罩（第5圖中），而進行姓計 驟’蝕穿多晶矽層68、電介質層66、多晶矽層“和氧： 物層60 ’直到基板62為止，形成包含於基板6 氧化物60A、於随道氧化物6〇A =逼 〇 Λ 心夕日日矽洋置閘極

、於多晶矽浮置閘極64Α上之電介質層66八、和於電 介質層66Α上之多晶矽字線68Α之閘極堆疊& ^上所述，此蝕刻步驟形成閘極堆疊72可能引起鄰 接堆疊72之石夕基板62產生表面挖槽（g〇uging)狀態（參看第 6圖中箭號A和B)，若未μ修整，則可能造成 置性能降等。 然而，於去除光阻劑層部分70後，並不再如上述之 用熱生長預先植入氧化層來處理此問題，而是進行快速熱 _退火一段短時間，例如於攝式900至丨000度下進行1 〇至 20秒鐘，於閘極堆疊72之上面和各側面，和於矽基板Μ ，曝露部分（第7圖中所示），形成少於2〇埃，例如1〇埃 ^度之薄的氧化物層80。然後，進行氧化物沉積步驟（第8 •中）其中氧化物層8 2沉積於氧化物層8 〇上足夠的厚度 以增加由快速熱退火所形成之氧化物層8〇和沉積之氧= 物層82之整個或全部的厚度至大約】〇〇埃。然後，使用閘 極堆疊和在閘極堆疊72之各側之氧化物86、88作為遮罩， 進行離子植入84(第9圖），植入裝置之源極和汲極區域 90 、 92 。 92510 10 200427009 」希望的’可藉由快速熱退火形成氧化物層80,以修 復和減少鄰接該閘極氧化 ^ 、 b4A之基板62的表面挖槽損 " ’進仃-段短時間週期例如1〇至 熱退火，當相較於先前枯沪π 起之决速 …“ 先則技術須進行5分鐘之生長100埃厚 度之…、生長氧化物24時要短得多 认止么从_ 丨丁夕此力式避免了如上述關 於先則技蟄於裝置之通道區、 ^ FI ^ ^ ^ _中減/載子私動率之問題， :問杜由涉及生長氧化物層24相當長 夕，以如此短的快速熱退火時間，可避免生長之氧化物; 錄上述於32、34)於閘極堆疊72之各側 == 64A主體内，祐總洛丄f 咬延八汗置閘極 、，免如上述於過程中伴隨產生的問題。 已明白顯示和說明了本發明之上 例並不能表現出本發明之所有的特符，J仁°亥貝知 明於所揭示實施例之精確二不欲限制本發 /式 可根據上述之說明你甘α 的修飾或變化。 明作其他 ⑽擇和說明了本發明之實施例，以對本 和其貫際應用提出最佳之屏_ 之原理 m…由此而使得本技藝方面之 “的：貝此夠於各種具體實施例中，並當考量適合於 使用情騎作出各種的㈣而利 :刚和變化係在由所附之申請專利範圍所決定 内，申請專利_在公平、合法 隹 、Ά其廣範圍作解釋。 [圖式簡單說明] :述本發明之特性之新賴特徵係提出 犯圍中。然而，本發明其本身以及其使用之較佳模；專:： 925 j〇 11 ZOmZ/OObf 他的進一步之目、 說明，並配合所附“ #可藉由參照以上例示之詳細 ^ 、勺圖式，而予最弟至4圖顯示放π 于取仓之瞭解，其中： 第5至9圖 〜又之先雨技術製程步驟；以及 圖頌依照本發明之製程步驟。 10、60 10Α 12 > 62 14Α 一氧化$夕層 随道氧化物⑽極氧化物) 石夕基板 14 、 18 、 多晶矽浮置閘極 16、16Α、66、66Α t 人 〇A電介質層 18A、68A ^ θ _ 夕日日石夕子源線20、7〇 22 間極堆疊 24 24A、24B ^化物層24之部分 7 6 抓 1 .. 64、68 多晶矽層 光阻劑層部分 氧化物（氧化物層） 26 30 > 92 60A 64A 72 80、82 離子植入 汲極區域 隧道氧化物 多晶矽浮置閘極（閘極氧化物） 閘極堆疊（堆疊閘極結構） 氧化物層 86、88氧化物 28 > 90 32、34 源極區域 氧化區域 92510 12

Claims (1)

1. 200427009 拾、申請專利範圍： 1 · 一種製造半導體裝置之方法，其特徵在於包括下列步 驟： 提供基板（6 2); 於該基板（62)上設堆疊閘極結構（72);以及 利用退火而於該堆疊閘極結構（72)上形成氧化物 層（80) 〇 2 ·如申請專利範圍第1項之方法，其中該藉由退火而形成 該氧化物層（80)，係將該氧化物層（80)形成於該堆疊閘 極結構（72)之至少各側邊。 3·如申請專利範圍第2項之方法，其中該藉由退火而形成 邊氧化物層（8 0 )，係藉由快速熱退火。 4·如申請專利範圍第3項之方法，其中該基板（62)係為矽 基板（6 2 )。 5. 如申請專利範圍第4項之方法，復包括沉積氧化物層（82) 於藉由退火所形成之該氧化物層（80)上之步驟。 6. —種製造半導體裝置之方法，其特徵在於包括下列步 驟： 提供矽基板（62); 方…亥基板（62)上設閘極氧化層（6〇); 一多 :該：極氧化層(60)上設第一多晶矽層(64); 於该昂一多晶矽層（64)上設電介質層（66); 於該電介質層(66)上設第二多晶矽層(68); 蝕釗'亥第二多晶矽層(68)、電介質層(66)、第 92510 13 200427009 晶石夕層（64)、和閘極氧化層（60)，去除他們的一 露出該矽基板（62)，並於該矽基板（62)上形成堆 結構（72);以及 氧化物層（80)。 7.如申請專利_ 6項之方法，其中，該進行快速熱退

   火，步驟係在該堆疊閘極結構（72)之至少各側邊上生 長氧化物層（80)。 8·如申請專利範圍第7項之方法， 其中，該快速熱退火步 驟k進行1 〇至2 0秒之期間。 9·如申請專利範圍第8項之方、去，| 万法其中藉由快速埶退火所 生長之氧化物層（80)係小於2Q埃之厚声。f 乙人所 1 〇·如申請專利範圍第7項之方 予又 M , ., . 匕括沉積氧化物層（82) 跡 紙之違乳化物層（80)上之步

   部分以 疊閘極 驟。 / 92510 14