TW200300583A - An integrated circuit resistant to the formation of cracks in a passivation layer - Google Patents
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Description
200300583 A7 B7 五、發明説明(ί 技術領域 (請先閱讀背面之注意事項再填寫本頁) 本發明是關於半導體,特別是關於藉由產生一互聯金 屬層而使互聯金屬層上所形成之鈍化層中不會形成裂縫之 積體電路,金屬層的構造是具備圓形隅角,相信此隅角可 減少傳遞至最後形成於金屬層上之鈍化層的應力。 先前技術 在半導體製造時,一積體電路(1C)裝置形成於一半導體 基底上。積體電路裝置通常包含-例如-電晶體及/或電容 器,其由一互聯金屬層互聯。在積體電路裝置的結構形成 以後,一鈍化層接著形成於積體電路結構上,以保護積體 電路裝置,以隔離於外部的損害。爲了有效保護積體電路 結構,鈍化層必須均勻沈積、無空隙、具有足夠的硬度, 且能夠抗拒裂縫、水蒸氣或鹼性離子的滲透及機械損害。 經濟部智慧財產局員工消費合作社印製 用於形成鈍化層的某些常用材料包含氮化矽與磷矽酸 鹽玻璃(PSG)。氮化矽具有高密度與良好的硬度特徵,俾使 它能夠有效抗拒水蒸氣或鹼性離子的滲透及抗拒機械損害 ◊PSG包含磷原子,其具有吸收性,以致於水蒸氣與鹼性 離子被它有效吸收。這些保護的有效性使得由鈍化層保護 的積體電路裝置之壽命延長。 傳統金屬圖案化方法-包含反應離子蝕亥!HRIE)與金屬 鑲嵌技術-使用各向異性過程,其可產生尺寸在一微米或 更小之位階的特性。然而,實際上,各向異性蝕刻典型t 導致在如此形成的金屬特性中產生尖銳的隅角,其傾向於 -5- 本纸張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 200300583 A7 B7 __ 五、發明説明(会 (請先閱讀背面之注意事項再填寫本頁) 在周圍的介電質層中造成高應力。特別地,已經發現這些 高應力在上方的鈍化層中造成裂縫。也已經發現這些高應 力在形成於積體電路上用於各種目的之熔絲中造成「金屬 鑲嵌」。 在一減少應力造成的裂縫之作法中,已建議增加一保 護性鈍化層的厚度。然而,此建議的效果受限於一厚層中 之脆性的對應增加。 美國專利 5,416,048、4,425,183 與 4,352,724 號各建議 將一互聯層的頂部隅角弄圓,如從剖視圖所見者,以在蝕 刻半導體時獲得改善。在美國專利5,416,048與4,425,183 號中,又如美國專利4,780,429號所揭示者,所蝕刻的金屬 化特性可以又具有斜側,以獲得其他改善。此製造過程所 致的斜側由形成積體電路之金屬化特性的金屬之氧化物組 成,且已經發現它們造成高洩漏電流,其可能在相鄰的金 屬化特性之間造成不想要的短路。 經濟部智慧財產局員工消費合作社印製 美國專利6,208,008號又建議將所蝕刻的金屬結構之底 部隅角弄圓,如從剖視圖所見者。然而,此專利所揭示的 方法需要若干步驟,且只在所得的蝕刻金屬結構產生圓形 底部隅角。 發明內容 因此,爲了解決以上與其他困難,本發明針對減少積 體電路中使用的保護性鈍化層裂開的可能性。特別地,本 發明藉由提供一包括圓形隅角的互聯佈置,如自金屬層的 本紙張尺度適用中國國家標準(CNS ) A4規格(210Χ297公釐) ΓβΊ ~ 200300583 A7 B7 五、發明説明(3 平視圖所見者,減少上方之鈍化層的裂縫。 不想受限於理論,當一鈍化層形成於一擁有此曲線形 隅角幾何形狀之互聯層上或周圍時,相信傳遞至互聯層的 應力顯著減小,以減少在先前技藝裝置通常經歷之互聯層 裂開的可能性。 依據本發明的第一實施例,提供一種用於改善積體電 路中之鈍化層的完整性之方法。方法包括:(1)識別一積體 電路,積體電路包括(a)—基底;(b)—具有至少一形成於基 底上方之隅角部分的圖案化互聯層,及(c)一形成於互聯層 的至少一隅角部分上方的鈍化層,鈍化層在至少一隅角部 分上方的位置展現裂縫;及(2)修改一用於形成圖案化互聯 層的圖案化罩幕層,俾使以一或更多曲線形隅角部分取代 在展現裂縫的鈍化層下方之一或更多隅角部分。較佳地, 積體電路由一過程形成,包括:(1)在基底上方產生一金屬 層;(2)在金屬層上方提供圖案化罩幕層;(3)蝕刻金屬層通 過圖案化罩幕層中的孔徑(較佳爲藉由各向異性蝕刻過程), 以產生互聯層;及(4)形成鈍化層。 依據本發明的另一實施例,提供一種改善積體電路中 的鈍化層完整性之方法,其包括:(1)識別一積體電路,積 體電路包括(a)—基底;(b)—配置在形成於基底內的金屬鑲 嵌溝槽中的圖案化互聯層,互聯層具有至少一隅角部分, 及(c)一形成於互聯層的至少一隅角部分上方的鈍化層,鈍 化層在至少一隅角部分上方的位置展現裂縫;及(2)修改一 用於形成金屬鑲嵌溝槽的圖案化罩幕層,俾使以一或更多 本纸張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 200300583 A7 _____B7 五、發明説明(4 (請先閱讀背面之注意事項再填寫本頁) 曲線形隅角部分取代在展現裂縫的鈍化層下方之一或更多 隅角部分。較佳地,積體電路由一過程形成,包括:(1)在 基底上方提供圖案化罩幕層;(2)蝕刻基底通過圖案化罩幕 層中的孔徑,以產生金屬鑲嵌溝槽;(3)在金屬鑲嵌溝槽中 形成互聯層;及(4)形成鈍化層。 本發明之一優點爲,它可以製造預期壽命增長且對於 短路的抗力增加之積體電路。 一般專精於此技藝的人於複閱詳細說明及隨後的申請 專利範圍時,可立刻明白本發明的以上與其他實施例及優 點。 圖式簡單說明 圖1示意繪示具有使用習知反應離子蝕刻技術產生之 特性的積體電路剖視圖; 圖2示意繪示具有使用習知金屬鑲嵌蝕刻技術產生之 特性的積體電路剖面; 經濟部智慧財產局員工消費合作社印製 圖3示意繪示藉由習知蝕刻技術產生之金屬互聯的平 視圖; 圖4示意繪示依據本發明而產生之金屬互聯的平視圖 j 圖5是流程圖,繪示依據本發明的第一實施例之方法 9 圖6是流程圖,繪示依據本發明的第二實施例之方法 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇χ 297公釐) -8 - 200300583 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明(g 主要元件對照表 100基底 101金屬化特性 10 2保護性鈍化層 103頂部分 104底部分 200基底 201互聯層 202頂部分 203底部分 300互聯層 300g閘極金屬部分 300s源極金屬部分 400互聯層 401圓形隅角部分 實施方式 現在,將參考附圖,更完整說明本發明,圖中顯示本 發明的較佳實施例。然而,本發明能夠以不同形式實施, 且不應該視爲限於此處提出的實施例。 本發明的各種實施例尤其包含一種在基底上方或基底 中產生金屬層之方法及包括該金屬層之裝置,基底具有相 信能夠使傳遞至上方的鈍化層之應力減至最小之結構特性 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -9 - (請先閲讀背面之注意事項再填寫本頁) •裝.
、1T W— 經濟部智慧財產局員工消費合作社印製 200300583 A7 _B7 五、發明説明(3 。特別地,本發明提供一種裝置及方法,法藉由彼,一具 備含有圓形隅角的幾何形狀之金屬層可以形成於一基底中 或上。 圖1繪示一傳統鈍化的積體電路之剖面的示意圖。電 路由一基底100組成,基底100在它的表面上具有RIE蝕 刻的金屬化特性101。金屬化特性101各具有一頂部分103 及一底部分104。在金屬化特性1 〇 1上方的是一保護性鈍化 層102。保護性鈍化層102是適當的材料製成,諸如氮化矽 或磷矽酸鹽玻璃(PSG),更佳爲磷矽酸鹽玻璃。 圖1之基底100(或下圖2之基底)的實際構造依所選擇 的積體電路而定。舉一特例,積體電路可以包括一或更多 溝槽MOSFET裝置。如此技藝習知者,這些裝置可以包含 ,例如,(a)—第一導電型半導體晶圓(較佳爲n型導電石夕) ;(b) —在基底上方的第一導電型磊晶層;(c)一延伸進入磊 晶層的溝槽;(d) —襯塡於溝槽之至少一部分的絕緣層,典 型上是二氧化矽;(e)—在絕緣層附近的溝槽中的導電區域 ,典型上是摻雜的聚矽;(0—形成於磊晶層的上部分中及 溝槽附近的第二導電型本體區域;(g)—形成於本體區域的 上部分中及溝槽附近的第一導電型源極區域;及(h)—絕緣 區域,典型上是形成於導電區域之一部分上方的硼磷矽酸 鹽玻璃(BPSG)。一包含閘極金屬與源極金屬部分二者的互 聯層設在此結構上方(因此,此結構充當互聯層基底)。溝槽 MOSFET電晶體的例子揭示於-例如-美國專利5,072,266 、5,5 41,4 2 5與5,8 6 6,9 3 1號,其揭示附於此供參考。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 一 1〇二 ~ (請先閱讀背面之注意事項再填寫本頁)
200300583 A7 B7___ 五、發明説明(、 現在參考圖2,其中揭示藉由金屬鑲嵌過程產生的傳統 積體電路示意圖。在此電路中,基底200中的溝槽由金屬 充塡及拋光(例如,藉由化學機械拋光),以形成一埋入基底 200中的互聯層201。互聯層201具有頂部分202及底部分 203 ° 圖3是一電路的例子,其中提供具有尖銳隅角的幾何 形狀。圖3是關聯於一溝槽MOSFET之互聯層的一部分之 示意平視圖。如此處所示,互聯層300的佈置包含一閘極 金屬部分300g與一源極金屬部分300s,其包括至少一尖銳 的隅角301(其有編號)。 當互聯層300由類似於圖1之層102的鈍化層覆蓋時 ,通常,鈍化層的裂縫或脫層特別發生在平視圖中具有尖 銳凹陷的隅角,諸如圖3的凹陷隅角301(例如,最右側的 隅角已証明爲在所繪示之此電路設計中特別有問題)。理論 上,在鈍化層下方的互聯層中之此尖銳的凹陷隅角產生過 大的應力集中,其在傳遞至上方的鈍化層時造成不想要的 裂縫與潛在性的漏電。 本發明的方法藉由提供一在平視圖中具有圓形隅角的 互聯層,如圖4所示,解決了應力自圖1的互聯層101傳 遞至保護性鈍化層102的問題。 如圖4所示,一依據本發明而形成的互聯層400包括 圓形隅角部分401,而非諸如圖3之隅角301的傳統互聯層 之尖銳隅角。由於隅角的幾何形狀,相信圓形隅角401的 曲線形性質可傳遞顯著減小的應力至上方或周圍之層,以 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) " (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 200300583 A7 B7 五、發明説明(3 (請先閱讀背面之注意事項再填寫本頁) 增加電路完整性、可靠度與預期的壽命。較佳地,互聯層 400中之隅角的曲率半徑小於20微米,更佳地,自1至20 微米,又更佳爲在5與10微米之間,最佳爲在7微米與10 微米之間。 因此,雖然已知具有由鈍化層遮蓋的曲線形特性之互 聯層,但是不知道如同本發明以圓形隅角取代一互聯層的 尖銳隅角(在平視圖中)以防止鈍化層的裂縫。 本發明的方法可以應用於金屬蝕刻與金屬鑲嵌處理技 術二者及各種電路拓撲。關於金屬蝕刻處理,及依據本發 明的第一實施例,圖1所示的電路拓撲可以依據圖5所示 的方法,藉由首先以一由適當材料-諸如鋁-形成的金屬 層將一基底層化而達成。此步驟顯示於圖5的步驟50 1。然 後,使用傳統微影術,以所欲的金屬互聯罩幕將金屬層圖 案化。爲了達成本發明的利益,罩幕設計成爲具有隅角, 其具備諸如配合圖4討論的曲線特徵。此圖案化步驟繪示 成爲圖5的步驟502。然後,使用傳統蝕刻方法,將金屬蝕 刻通過罩幕中的孔徑,以產生一上方具有互聯層的基底, 經濟部智慧財產局員工消費合作社印製 互聯層符合於圖5的步驟503所示之圖案化罩幕構造。最 後,如圖5的步驟504所示,一鈍化層形成於圖案化金屬 互聯層之至少一部分上方。 關於使用金屬鑲嵌技術之積體電路的處理及依據本發 明的第二實施例,圖2所示的電路拓撲可以依據圖6所示 的方法而達成。如圖6所示,一依據本發明的第二實施例 之積體電路是藉由首先在適當基底上提供一圖案化罩幕而 -12- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 200300583 A7 __ B7_ 五、發明説明($ 達成。爲了達成本發明的利益,圖案化罩幕設計成爲具有 隅角,其具備諸如配合圖4討論的曲線校準。此圖案化步 驟繪示成爲圖6的步驟601。然後,使用傳統蝕刻方法蝕刻 圖案化的基底,以產生一具有一或更多金屬鑲嵌溝槽的基 底,金屬鑲嵌溝槽符合於步驟602所示之圖案化校準。一 金屬互聯層藉由-例如-沈積金屬於一或更多溝槽中,接 著施加化學機械拋光,而形成於所蝕刻的溝槽中,如步驟 603所示。最後,一鈍化層形成於金屬互聯層之至少一部分 上方,如步驟604所示。 上述實施例因而提供一種簡單及實用的方式,以減少 遮蓋積體電路互聯層之介電質的裂縫。 雖然在此特別繪示及說明各種實施例,但是可以了解 ,本發明的修改與變化由上述教導涵蓋,且是在附屬申請 專利範圍的權限內,不會偏離本發明的精神與所欲的範疇 ---------辦衣-- (請先閱讀背面之注意事項再填寫本頁) "口 經濟部智慧財產苟員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -13-
Claims (1)
- 200300583 A8 B8 C8 D8 六、申請專利範圍 1 1. 一種用於改善積體電路中之鈍化層的完整性之方法, 包括: (請先閲讀背面之注意事項再填寫本頁) 識別一積體電路,積體電路包括(a)—基底;(b)—具有 至少一形成於該基底上方之隅角部分的圖案化互聯層,及 (c)一形成於該互聯層的至少一隅角部分上方的鈍化層,該 鈍化層在至少一該隅角部分上方的位置展現裂縫; 修改一用於形成該圖案化互聯層的圖案化罩幕層,俾 使以一或更多曲線形隅角部分取代在展現裂縫的鈍化層下 方之一或更多隅角部分。 2. 如申請專利範圍第1項之方法,其中該曲率半徑小於 20微米。 3 .如申請專利範圍第1項之方法,其中該曲率半徑的範 圍在1與20微米之間。 4. 如申請專利範圍第1項之方法,其中該曲率半徑的範 圍在5與10微米之間。 5. 如申請專利範圍第1項之方法,其中該鈍化層包括磷 矽酸鹽玻璃。 經濟部智慧財產局員工消費合作社印製 6. 如申請專利範圍第1項之方法,其中該互聯層由金屬 形成。 7. 如申請專利範圍第1項之方法,其中該基底包括複數 溝槽金氧半導體場效電晶體裝置,且該互聯層包括一源極 金屬區域與一閘極金屬區域。 8. 如申請專利範圍第1項之方法,其中在展現裂縫的鈍 化層下方之至少一隅角部分是凹陷隅角部分。 本紙張尺度適用中國國家標準(CNS ) A4規格(2!0X297公釐) _ 200300583 A8 B8 C8 D8 六、申請專利範圍 2 9. 如申請專利範圍第1項之方法,其中該積體電路藉由 一過程形成,包括: (請先閱讀背面之注意事項再填寫本頁) 在該基底上方產生一金屬層; 在該金屬層上方提供該圖案化罩幕層; 鈾刻該金屬層通過該圖案化罩幕層中的孔徑,以產生 該互聯層;及 形成該鈍化層。 10. 如申請專利範圍第8項之方法,其中該鈾刻步驟包 括各向異性蝕刻。 11. 一種用於改善積體電路中之鈍化層的完整性之方法 ,包括: 識別一積體電路,積體電路包括U)—基底;(b)—配置 在形成於該基底內的金屬鑲嵌溝槽中的圖案化互聯層,該 互聯層具有至少一隅角部分,及(c)一形成於該互聯層的至 少一隅角部分上方的鈍化層,該鈍化層在至少一該隅角部 分上方的位置展現裂縫; 經濟部智慧財產局員工消費合作社印製 修改一用於形成該金屬鑲嵌溝槽的圖案化罩幕層,俾 使以一或更多曲線形隅角部分取代在展現裂縫的鈍化層下 方之一或更多隅角部分。 較佳地,積體電路由一過程形成,包括:(1)在基底上 方提供圖案化罩幕層,·(2)鈾刻基底通過圖案化罩幕層中的 孔徑,以產生金屬鑲嵌溝槽;(3)在金屬鑲嵌溝槽中形成互 聯層;及(4)形成鈍化層。 12·如申請專利範圍第丨丨項之方法,其中該曲率半徑小 -15- 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇X297公釐) 200300583 A8 Β8 C8 D8 、申請專利範圍 3 於20微米。 1 3 ·如申請專利範圍第11項之方法 法,其中該曲率半徑的 範圍在1與10微米之間。 14·如申i靑專利fa圍第11項之方法,其中該曲率半徑的 範圍在5與10微米之間。 15 ·如申請專利範圍第1 1項之方法,其中該鈍化層包括 磷矽酸鹽玻璃。 1 6 ·如申請專利範圍第11項之方法,其中該互聯層由金 屬形成。 17. 如申請專利範圍第11項之方法,其中在展現裂縫的 鈍化層下方之一或更多隅角部分是凹陷隅角部分。 18. 如申請專利範圍第11項之方法,其中該積體電路藉 由一過程形成,包括: 在該基底上方提供該圖案化罩幕層; 蝕刻該基底通過該圖案化罩幕層中的孔徑,以產生該 金屬鑲嵌溝槽; 在該金屬鑲嵌溝槽中形成該互聯層;及 形成該鈍化層。 (請先閲讀背面之注意事項再填寫本頁) -裝. 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇乂297公釐) 16-
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---|---|---|---|---|
JPS5690525A (en) | 1979-11-28 | 1981-07-22 | Fujitsu Ltd | Manufacture of semiconductor device |
US5371411A (en) | 1980-09-01 | 1994-12-06 | Hitachi, Ltd. | Resin molded type semiconductor device having a conductor film |
JPS6015957A (ja) * | 1983-07-08 | 1985-01-26 | Oki Electric Ind Co Ltd | 半導体装置 |
US4425183A (en) | 1983-08-08 | 1984-01-10 | Ncr Corporation | Metal bevel process for multi-level metal semiconductor applications |
JPS61255039A (ja) * | 1985-05-07 | 1986-11-12 | Rohm Co Ltd | 半導体素子 |
FR2582445B1 (fr) | 1985-05-21 | 1988-04-08 | Efcis | Procede de fabrication de transistors mos a electrodes de siliciure metallique |
JPS62120355U (zh) * | 1986-01-22 | 1987-07-30 | ||
US5072266A (en) | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
JPH0438830A (ja) * | 1990-06-04 | 1992-02-10 | Kawasaki Steel Corp | 半導体装置 |
US5410170A (en) | 1993-04-14 | 1995-04-25 | Siliconix Incorporated | DMOS power transistors with reduced number of contacts using integrated body-source connections |
US5416048A (en) | 1993-04-16 | 1995-05-16 | Micron Semiconductor, Inc. | Method to slope conductor profile prior to dielectric deposition to improve dielectric step-coverage |
JP3400846B2 (ja) | 1994-01-20 | 2003-04-28 | 三菱電機株式会社 | トレンチ構造を有する半導体装置およびその製造方法 |
KR100190927B1 (ko) * | 1996-07-18 | 1999-06-01 | 윤종용 | 슬릿이 형성된 금속막을 구비한 반도체 칩 장치 |
JP3285509B2 (ja) * | 1997-03-18 | 2002-05-27 | 三菱電機株式会社 | 半導体装置 |
US5939335A (en) | 1998-01-06 | 1999-08-17 | International Business Machines Corporation | Method for reducing stress in the metallization of an integrated circuit |
US6077789A (en) | 1998-07-14 | 2000-06-20 | United Microelectronics Corp. | Method for forming a passivation layer with planarization |
JP2000294771A (ja) * | 1999-04-02 | 2000-10-20 | Fuji Electric Co Ltd | プレーナ型半導体装置 |
US6121149A (en) | 1999-04-22 | 2000-09-19 | Advanced Micro Devices, Inc. | Optimized trench/via profile for damascene filling |
KR100302615B1 (ko) * | 1999-08-10 | 2001-11-01 | 김영환 | 층간절연막의 크랙 방지구조 |
JP3356162B2 (ja) * | 1999-10-19 | 2002-12-09 | 株式会社デンソー | 半導体装置及びその製造方法 |
JP2001185557A (ja) * | 1999-12-22 | 2001-07-06 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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