KR20040054793A - 패시베이션 층 내의 균열 형성에 내성이 있는 집적회로 - Google Patents

패시베이션 층 내의 균열 형성에 내성이 있는 집적회로 Download PDF

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KR20040054793A
KR20040054793A KR10-2004-7007777A KR20047007777A KR20040054793A KR 20040054793 A KR20040054793 A KR 20040054793A KR 20047007777 A KR20047007777 A KR 20047007777A KR 20040054793 A KR20040054793 A KR 20040054793A
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푸-이우안 시에
군 총 소
존 이. 아마토
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제네럴 세미컨덕터, 인코포레이티드
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Abstract

에칭 및 다마신 기법에 의해 생성된 집적회로에서, 이 디바이스에 집적된 상호연결 금속 층(400) 주위의 유전체 재료에서 아마도 응력이 상호연결 금속 층으로부터 주위의 유전 재료(401)에 전달된 결과로, 균열이 발생하는 것은 흔한 일이다. 본 발명은 주위의 유전체 층에 전달된 응력을 확실히 감소시키는 둥근 모서리를 포함하는 상호연결 금속 층을 제공함으로써 이 문제를 해결한다.

Description

패시베이션 층 내의 균열 형성에 내성이 있는 집적회로{AN INTEGRATED CIRCUIT RESISTANT TO THE FORMATION OF CRACKS IN A PASSIVATION LAYER}
반도체 제조시에, 집적회로(IC) 디바이스가 반도체 기판 위에 형성된다. IC 디바이스는 예컨대 상호연결 금속 층에 의해 상호연결되는 트랜지스터 및/또는 커패시터를 보통 포함한다. IC 디바이스 구조가 형성된 이후, 패시베이션 층이 이때 IC 디바이스를 외부 손상으로부터 보호하기 위해 IC 구조 위에 형성된다. IC 구조를 효과적으로 보호하기 위해, 패시베이션 층은 균일하게 증착되어야하고, 어떠한 틈(void)도 갖지 않아야 하며, 충분한 경도(hardness)를 가져야 하며, 균열, 수증기 또는 알칼리성 이온의 침투, 및 기계적인 손상에 저항할 수 있어야 한다.
패시베이션 층을 형성하기 위한 몇몇 공통적인 재료는 실리콘 니트라이드(silicon nitride) 및 PSG(PhosphoSilicate Glass)를 포함한다. 실리콘니트라이드는 수증기 또는 알칼리성 이온의 침투에 효과적으로 저항하며, 기계적 손상에 효과적으로 저항하도록 높은 밀도 및 양호한 경도 특성을 갖는다. PSG는 인 원자(phosphoric atom)를 포함하며, 이러한 인 원자는 게터링 속성(gettering property)을 가지고 있어서, 수증기 및 알칼리성 이온이 이러한 인 원자에 효과적으로 흡수된다. 이들 보호물의 효력은 패시베이션 층으로 보호되는 IC 디바이스의 수명을 연장한다.
RIE(Reactive Ion Etching)와 다마신(damascene) 기술을 포함하는 종래의 금속 패턴화 방법은 대략 1/2 미크론 이하의 크기를 갖는 특성부를 생성할 수 있는 이방성 에칭 방법(anisotropic etching process)을 사용한다. 실제로, 그러나, 이방성 에칭은 전형적으로 결과적으로 형성된 금속도금(metallized) 특성부 내에 뾰족한 모서리를 생성시키며, 이것이 주변 유전체 층에 높은 응력을 가하게 된다. 특히, 이들 높은 응력이 위에 놓인 패시베이션 층 내에 균열을 생성하는 것으로 알려져 왔다. 이들 높은 응력은 또한 다양한 용도를 위해 집적회로 상에 형성된 퓨즈 내에 "구멍(cratering)"을 생성함이 알려져 왔다.
응력으로 인한 균열을 줄이고자 하는 시도로, 보호 패시베이션 층의 두께를 증가시키는 방법이 제안되었다. 그러나, 이러한 제안의 유리한 효과는 더 두꺼운 층의 깨짐성(brittleness)이 대응하여 증가함으로 인해 제한된다.
U.S. 특허번호 제 5,416,048호, 제 4,425,183호 및 제 4,352,724호는 각각 반도체 에칭 시에 여러 개선사항을 얻을 수 있기 위해 상호연결 층의 상단 모서리를 (횡단면도로 볼 때) 둥글게 할 것을 제안한다. U.S. 특허번호 제 5,416,048호및 제 4,425,183호에서, 또한 U.S. 특허번호 제 4,780,429호에 개시된 바와 같이, 에칭된 금속도금 특성부에는 여러 다른 개선사항을 얻을 수 있도록 경사진 측면이 더 제공될 수 있다. 이러한 제조 방법으로부터 생성된 경사진 측면은 IC의 금속도금 특성부를 형성하는 금속의 산화물로 구성되며, 이들은 적절하게 높은 누설 전류를 산출하는 것으로 알려져 있으며, 이러한 누설 전류는 인접한 금속도금 특성부 사이에 원치 않는 단락 회로를 초래할 수 있다.
U.S. 특허번호 제 6,208,008호는 금속 층의 단면도에서 볼 때 에칭된 금속 구조의 바닥 모서리를 둥글게 할 것을 더 제안한다. 그러나, 이 특허에 개시된 방법론은 몇 가지 단계들을 요구하며, 단지 최종 에칭된 금속 구조의 둥근 바닥 모서리를 생성한다.
본 발명은 반도체에 관한 것이며, 좀더 상세하게는 상호연결 금속 층위에 궁극적으로 형성되는 패시베이션 층에 전달되는 응력을 확실하게 줄이는 둥근 모서리를 구비한 구성을 갖는 상호연결 금속 층을 생성함으로써, 이러한 상호연결 금속 층위에 형성된 패시베이션 층 내의 균열 형성에 내성이 있는 집적회로에 관한 것이다.
도 1은 알려진 RIE 기법을 사용하여 생성된 특성부를 구비한 집적회로의 개략적인 횡단면도.
도 2는 알려진 다마신 에칭 기법에 의해 생성된 특성부를 구비한 집적회로의 개략적인 횡단면도.
도 3은 알려진 에칭 기법에 의해 생성된 금속성 상호연결부의 개략적 평면도.
도 4는 본 발명에 따라 생성된 금속성 상호연결부의 개략적 평면도.
도 5는 본 발명의 제 1 실시예에 따른 방법을 도시한 흐름도.
도 6은 본 발명의 제 2 실시예에 따른 방법을 도시한 흐름도.
그에 따라, 상기 및 기타 어려움들을 해결하기 위해, 본 발명은 집적회로에 사용된 보호 패시베이션 층에 균열을 초래하는 가능성을 줄이는 방면에 관한 것이다. 특히, 본 발명은, 금속 층의 평면에서 볼 때 둥근 모서리를 포함하는 상호연결 레이아웃을 제공함으로써, 위에 놓인 패시베이션 층 내의 균열을 줄인다.
이론에 의해 구속되기를 원하지 않는다면, 패시베이션 층이 이러한 곡선 모서리의 기하학적 모형을 보유한 상호연결 층 상에 또는 그 주변에 형성되는 경우, 확실하게도 패시베이션 층에 전달된 응력은 상당히 감소하며, 그에 따라 종래기술의 디바이스들에서 공통적으로 겪었던 패시베이션 층의 균열 가능성을 감소시킨다.
본 발명의 제 1 실시예에 따라, 집적회로 내에 패시베이션 층의무결성(integrity)을 개선하는 방법이 제공된다. 이 방법은: (1) (a) 기판과, (b) 적어도 하나의 모서리부분이 기판 위에 형성된 패턴화된 상호연결 층과, (c) 상호연결 층의 모서리부분 중 적어도 한 부분 위에 형성된 패시베이션 층으로서, 모서리부분 중 적어도 한 부분 위의 한 지점에서 균열을 보이는 패시베이션 층을 포함하는 집적회로를 식별하는 단계와; (2) 균열을 보이는 패시베이션 층 아래의 하나 이상의 모서리부분이 하나 이상의 곡선 모서리부분으로 대체되도록 패턴화된 상호연결 층의 형성에 사용된 패턴화된 마스킹 층을 변경하는 단계를 포함한다. 바람직하게, 집적회로는 (1) 기판 위에 금속 층을 제공하는 단계와; (2) 금속 층위에 패턴화된 마스킹 층을 제공하는 단계와; (3) (바람직하게는 이방성 에칭 방법에 의해) 패턴화된 마스킹 층 내의 애퍼쳐(aperture)를 통해 금속 층을 에칭하여, 상호연결 층을 생성하는 단계와; (d) 패시베이션 층을 형성하는 단계를 포함하는 방법에 의해 형성된다.
본 발명의 또 다른 실시예에 따라, 집적회로 내의 패시베이션 층의 무결성을 개선하는 방법으로서, (1) (a) 기판과, (b) 기판에 형성된 다마신 트렌치에 배치되며, 적어도 하나의 모서리부분을 갖는 패턴화된 상호연결 층과, (c) 상호연결 층의 모서리부분 중 적어도 하나 위에 형성된 패시베이션 층으로서, 모서리부분 중 적어도 하나 위의 지점에서 균열을 보이는 패시베이션 층을 포함하는 집적회로를 식별하는 단계와; (2) 균열을 보이는 패시베이션 층 아래의 모서리부분 중 하나 이상의 부분이 하나 이상의 곡선 모서리부분으로 대체되도록 다마신 트렌치를 형성하는데 사용된 패턴화된 마스킹 층을 변경하는 단계를 포함하는, 패시베이션 층의 무결성개선 방법이 제공된다. 바람직하게는, 집적회로는 (1) 기판 위에 패턴화된 마스킹 층을 제공하는 단계와; (2) 패턴화된 마스킹 층 내의 애퍼쳐를 통해 기판을 에칭하여, 다마신 트렌치를 생성하는 단계와; (3) 다마신 트렌치 내에 상호연결 층을 형성하는 단계와; (4) 패시베이션 층을 형성하는 단계를 포함하는 방법에 의해 형성된다.
본 발명의 장점은, 본 발명이 향상된 수명 예상과 증가된 단락회로에 대한 저항을 갖는 IC의 제조를 허용한다는 점이다.
본 발명의 상기 및 다른 실시예와 장점은 다음의 상세한 설명과 청구항을 고찰함으로써 당업자에게 곧 분명해질 것이다.
이제, 본 발명은 수반하는 도면을 빈번하게 참조하여 이후에 좀더 충분히 기술될 것이며, 이 도면에는 본 발명의 바람직한 실시예가 도시되어 있다. 그러나, 본 발명은 다른 형태로 구현될 수 있으며, 여기서 제기된 실시예로 제한되는 것으로 해석되지 않아야 한다.
본 발명의 여러 실시예는 특히 위에 놓인 패시베이션 층으로의 응력 전달을 확실하게 최소화하는 구조적 특성부를 갖는 기판 위 또는 기판 내에 금속 층을 생성하는 방법 및 이러한 금속 층을 포함하는 디바이스를 포함한다. 특히, 본 발명은 둥근 모서리를 포함하는 기하학적 모양을 구비한 금속 층을 기판 위에 또는 기판 내에 형성시킬 수 있는 디바이스 및 방법을 제공한다.
도 1은 종래의 패시베이션된 집적회로의 개략적인 횡단면을 도시한다. 이 회로는 그 표면 위에 RIE-에칭된 금속도금 특성부(101)를 구비한 기판(100)으로 구성되어 있다. 금속도금 특성부(101) 각각은 정상부(103)와 바닥부(104)를 갖는다. 금속도금 특성부(101) 위에 놓인 것은 보호 패시베이션 층(102)이다. 보호 패시베이션 층(102)은 실리콘 니트라이드(silicon nitride) 또는 PSG(PhosphoSilicate Glass)와 같은 적절한 재료이며, 좀더 바람직하게는 PSG이다.
도 1의 기판(100)( 또는 아래 도 2의 기판)의 실제 구성은 선택된 집적회로에 따라 다를 것이다. 특정한 예로서, 집적회로는 하나 이상의 트렌치 MOSFET 디바이스를 포함할 수 있다. 종래기술에서 알려져 있는 바와 같이, 이들 디바이스는 예컨대 (a) 전형적으로는 n-유형 전도도 실리콘인 제 1 전도도 유형의 반도체 웨이퍼와; (b) 기판 위의 제 1 전도도 유형의 에피택셜 층과; (c) 에피택셜 층 내부로 확장하는 트렌치와; (d) 전형적으로 실리콘 다이옥사이드이며 트렌치의 적어도 일부분의 내부에 입혀지는(lining) 절연 층과; (e) 전형적으로는 도핑된 폴리실리콘이며 트렌치 내의 절연 층에 인접한 곳에 있는 전도성 구역과; (f) 에피택셜 층의 상단부 내의 트렌치에 인접한 곳에서 형성된 제 2 전도성 유형의 바디 구역과; (g) 바디 구역의 상단부 내의 트렌치에 인접한 곳에서 형성된 제 1 전도도 유형의 소스 구역과; (h) 전도성 구역의 일부분 위에 형성된 전형적으로는 BPSG(BoroPhosphoSilicate Glass)인 절연 구역을 포함할 수 있다. 게이트 금속과 소스 금속부를 모두 포함하는 상호연결 층이 이 구조 위에 제공된다(그러므로, 이 구조는 상호연결 층의 기판으로 동작한다). 트렌치 MOSFET 트랜지스터의 예가 예컨대 U.S. 특허번호 제 5,072,266호, 제 5,541,425호, 및 제 5,866,931호에 개시되어 있으며, 이들 특허의 개시물이 본 명세서에 참조로서 병합되어 있다.
이제 도 2를 참조하면, 이 도면에는 다마신 방법에 의해 생성된 종래의 집적회로의 개략도가 도시되어 있다. 이 회로에서, 기판(200) 내의 트렌치는 금속으로 채워져 있고, 기판(200) 내에 삽입된 상호연결 층(201)을 형성하기 위해 마멸된다{예컨대, 화학기계 마멸(chemical mechanical polishing)에 의해}. 상호연결 층(201)은 정상부(202)와 바닥부(203)를 구비한다.
도 3은 뾰족한 모서리를 구비한 상호연결 기하학적 모양이 제공된 회로의 일예이다. 도 3은 트렌치 MOSFET과 관련된 상호연결 층의 일부분의 개략적인 평면도이다. 여기에 도시된 바와 같이, 상호연결 층(300) 레이아웃은 게이트 금속부(300g)와 적어도 하나의 뾰족한 모서리(301)(세 개의 참조번호가 매겨져 있음)를 포함하는 소스 금속부(300s)를 포함한다.
상호연결 층(300) 위에 도 1의 층(102)과 같은 패시베이션 층이 놓일 때, 패시베이션 층의 균열 또는 분리(delayering)가 특히 도 3의 오목한 모서리(301)와 같은 뾰족한 오목부를 평면도에서 구비한 모서리들에서 발생하는 것은 흔한 일이다(예컨대, 가장 오른쪽의 참조번호가 매겨진 모서리가 특히 이 예시된 회로 설계에서 문제가 됨이 증명되었다). 패시베이션 층 아래에 놓인 상호연결 층 내의 이러한 뾰족한 오목 모서리들은 과도하게 큰 응력의 집중을 발생시키며, 이러한 응력의 집중은 위에 있는 패시베이션 층에 전달될 경우 원치 않는 균열 및 잠재적인 전류 누설을 초래한다.
본 발명의 방법은, 도 4에 도시된 바와 같이 평면도에서 둥근 모서리를 상호연결 층에 제공함으로써 응력이 도 1의 상호연결 층(101)으로부터 보호 패시베이션 층(102)으로 전달되는 문제를 해결한다.
도 4에 도시된 바와 같이, 본 발명에 따라 형성된 상호연결 층(400)은 도 3의 모서리(301)와 같은 종래의 상호연결 층의 뾰족한 모서리 대신에 둥근 모서리부분(401)을 포함한다. 둥근 모서리(401)의 곡선 성질은 모서리의 기하학적 모양덕분에 확실히 상당히 더 적은 응력을 위에 놓인 또는 주변에 있는 층에 전달하며, 그에 따라 개선된 회로 무결성, 신뢰도 및 수명 예상치를 제공한다. 바람직하게, 상호연결 층(400)의 모서리들의 곡률 반경은 20미크론 미만이며, 좀더 바람직하게는 1 내지 20미크론이며, 훨씬 더 바람직하게는 5 내지 10미크론이며, 가장 바람직하게는 7 미크론 내지 10미크론 사이이다.
그러므로, 비록 패시베이션-층이 덮인 곡선 특성부를 구비한 상호연결 층이 알려져 있다 하더라도, 본 발명과 연계하여 수행된 바와 같이 패시베이션 층의 균열을 막기 위해 상호연결 층의 뾰족한 모서리(평면도에서)를 둥근 모서리로 대체하는 것을 알려져 있지 않다.
본 발명의 방법론은 금속 에칭 및 다마신 처리 기법과 여려 회로 토폴로지에 응용될 수 있다, 금속 에칭 처리에 관해서 및 본 발명의 제 1 실시예에 따라, 도 1에 도시된 회로 토폴로지는 먼저 알루미늄과 같은 적절한 재료로 형성된 금속 층을 기판에 쌓음으로써 도 5에 요약된 방법에 따라 얻어질 수 있다. 이 단계는 도 5에서 단계(501)로서 도시되어 있다. 그러면, 금속 층은 종래의 리소그래피 기법을 사용하여 원하는 금속 상호연결 마스크에 의해 패턴화된다. 본 발명의 장점을 얻기 위해, 마스크는 도 4와 함께 논의된 특징과 같은 곡선 특징을 갖는 모서리를 갖도록 설계된다. 이러한 패턴화 단계는 도 5에서 단계(502)로 도시되어 있다. 그러면, 금속은, 도 5의 단계(503)로 도시된 바와 같이 패턴화된 마스크 구성에 순응하는 상호연결 층을 그 위에 갖는 기판을 생성하기 위해 종래의 에칭 방법을 사용하여 마스크 내의 애퍼쳐를 통해 에칭된다. 마지막으로, 도 5에서 단계(504)로 도시된 바와 같이, 패시베이션 층이 패턴화된 금속 상호연결 층의 적어도 일부분들 위에 형성된다.
다마신 기법을 사용한 집적회로의 처리에 관해 및 본 발명의 제 2 실시예에 따라, 도 2에 도시된 회로 토폴로지는 도 6에 도시된 방법에 따라 얻을 수 있다. 도 6에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 집적회로는 먼저 적절한기판 상에 패턴화된 마스크를 제공함으로써 얻게 된다. 본 발명의 장점을 얻기 위해, 패턴화된 마스크는 도 4와 함께 논의된 바와 같은 곡선 정렬을 갖는 모서리를 갖도록 설계된다. 이 패턴화 단계가 도 6에서 단계(601)로 도시되어 있다. 그러면, 패턴화된 기판은 단계(602)로 도시된 바와 같이 패턴화된 정렬에 순응하는 하나 이상의 다마신 트렌치를 구비한 기판을 생성하도록 종래의 에칭 방법을 사용하여 에칭된다. 금속 상호연결 층은 예컨대 하나 이상의 트렌치 내에 금속을 증착한 후 후속하여 화학기계 마멸법을 적용함으로써 단계(603)로 도시된 바와 같이 에칭된 트렌치 내에 형성된다. 마지막으로, 패시베이션 층은 단계(604)로 도시된 바와 같이 금속 상호연결 층의 적어도 일부분들 위에 형성된다.
전술된 실시예들은 이를 통해 집적회로의 상호연결 층을 덮는 유전체 내의 균열을 줄이는 간단하고 실용적인 방법을 제공한다.
비록 다양한 실시예가 여기서 명확하게 예시되고 기술된다 하더라도, 본 발명의 변형 및 변경사항은 상기 교훈에 의해 커버되며, 본 발명의 사상과 의도된 범주에서 벗어나지 않고 첨부된 청구항의 범위 내에 있음이 이해될 것이다.
상술한 바와 같이, 본 발명은 상호연결 금속 층위에 형성된 패시베이션 층 내의 균열 구조에 내성이 있는 집적회로에 이용된다.

Claims (18)

  1. 집적회로 내에서의 패시베이션 층의 무결성(integrity of a passivation layer)을 개선하는 방법으로서,
    (a) 기판과, (b) 적어도 하나의 모서리부분이 상기 기판 위에 형성된 패턴화된 상호연결 층과, (c) 상기 상호연결 층의 상기 모서리부분 중 적어도 한 부분 위에 형성된 패시베이션 층으로서, 상기 모서리부분 중 적어도 한 부분 위의 한 지점에서 균열을 보이는 패시베이션 층을 포함하는 집적회로를 식별하는 단계와;
    균열을 보이는 상기 패시베이션 층 아래의 하나 이상의 모서리부분이 하나 이상의 곡선 모서리부분으로 대체되도록 상기 패턴화된 상호연결 층을 형성하는데 사용되는 패턴화된 마스킹 층을 변경하는 단계를,
    포함하는 패시베이션 층의 무결성을 개선하는 방법.
  2. 제 1항에 있어서, 상기 곡률 반경은 20미크론 미만인, 패시베이션 층의 무결성을 개선하는 방법.
  3. 제 1항에 있어서, 상기 곡률 반경은 1 미크론과 20미크론 사이의 범위인, 패시베이션 층의 무결성을 개선하는 방법.
  4. 제 1항에 있어서, 상기 곡률 반경은 5 미크론과 10미크론 사이의 범위인, 패시베이션 층의 무결성을 개선하는 방법.
  5. 제 1항에 있어서, 상기 패시베이션 층은 PSG(phosphosilicate glass)인, 패시베이션 층의 무결성을 개선하는 방법.
  6. 제 1항에 있어서, 상기 상호연결 층은 금속으로 형성되는, 패시베이션 층의 무결성을 개선하는 방법.
  7. 제 1항에 있어서, 상기 기판은 복수의 트렌치 MOSFET 디바이스를 포함하며, 상기 상호연결 층은 소스 금속 구역과 게이트 금속 구역을 포함하는, 패시베이션 층의 무결성을 개선하는 방법.
  8. 제 1항에 있어서, 균열을 보이는 상기 패시베이션 층 아래에 있는 모서리부분중 적어도 하나는 오목한 모서리부분인, 패시베이션 층의 무결성을 개선하는 방법.
  9. 제 1항에 있어서, 상기 집적회로는:
    상기 기판 위에 금속 층을 제공하는 단계와;
    상기 금속 층위에 상기 패턴화된 마스킹 층을 제공하는 단계와;
    상기 패턴화된 마스킹 층 내의 애퍼쳐(aperture)를 통해 상기 금속 층을 에칭하는 단계로서, 이에 의해 상기 상호연결 층을 생성하는, 단계와;
    상기 패시베이션 층을 형성하는 단계를 포함하는 방법에 의해 형성되는, 패시베이션 층의 무결성을 개선하는 방법.
  10. 제 8항에 있어서, 상기 에칭 단계는 이방성 에칭을 포함하는, 패시베이션 층의 무결성을 개선하는 방법.
  11. 집적회로 내에서 패시베이션 층의 무결성을 개선하는 방법으로서,
    (a) 기판과, (b) 상기 기판에 형성된 다마신(damascene) 트렌치에 배치되며, 적어도 하나의 모서리부분을 갖는 패턴화된 상호연결 층과, (c) 상기 상호연결 층의 모서리부분 중 적어도 하나 위에 형성된 패시베이션 층으로서, 상기 모서리부분 중 적어도 하나 위의 한 지점에서 균열을 보이는 패시베이션 층을 포함하는 집적회로를 식별하는 단계와;
    균열을 보이는 패시베이션 층 아래의 상기 모서리부분 중 하나 이상의 부분이 하나 이상의 곡선 모서리부분으로 대체되도록 다마신 트렌치를 형성하는데 사용된 패턴화된 마스킹 층을 변경하는 단계를,
    포함하는, 패시베이션 층의 무결성을 개선하는 방법.
  12. 제 11항에 있어서, 상기 곡률 반경은 20미크론 미만인, 패시베이션 층의 무결성을 개선하는 방법.
  13. 제 11항에 있어서, 상기 곡률 반경은 1미크론과 10미크론 사이의 범위인, 패시베이션 층의 무결성을 개선하는 방법.
  14. 제 11항에 있어서, 상기 곡률 반경은 5미크론과 10미크론 사이의 범위인, 패시베이션 층의 무결성을 개선하는 방법.
  15. 제 11항에 있어서, 상기 패시베이션 층은 PSG(PhosphoSilicate Glass)를 포함하는, 패시베이션 층의 무결성을 개선하는 방법.
  16. 제 11항에 있어서, 상기 상호연결 층은 금속으로 형성되는, 패시베이션 층의 무결성을 개선하는 방법.
  17. 제 11항에 있어서, 균열을 보이는 상기 패시베이션 층 아래에 있는 상기 모서리부분 중 적어도 하나는 오목한 모서리부분인, 패시베이션 층의 무결성을 개선하는 방법.
  18. 제 11항에 있어서, 상기 집적회로는:
    상기 기판 위에 상기 패턴화된 마스킹 층을 제공하는 단계와;
    상기 패턴화된 마스킹 층 내의 애퍼쳐를 통해 상기 기판을 에칭하여,이를 통해 상기 다마신 트렌치를 생성하는 단계와;
    상기 다마신 트렌치 내에 상기 상호연결 층을 형성하는 단계와;
    상기 패시베이션 층을 형성하는 단계를 포함하는 방법에 의해 형성되는, 패시베이션 층의 무결성을 개선하는 방법.
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