JPH11145287A

JPH11145287A - 半導体装置及び半導体装置の製造方法

Info

Publication number: JPH11145287A
Application number: JP31212097A
Authority: JP
Inventors: Shoichi Kimura; 正一木村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-11-13
Filing date: 1997-11-13
Publication date: 1999-05-28

Abstract

(57)【要約】【課題】微細化に際してもコンタクト抵抗が十分に小さ
く信頼性の高い半導体装置を提供すること。【解決手段】ソース１０４、ドレイン１０５と配線層１
０２を接続するため、半導体基板１０１と配線層１０２
の間に導体層１０３がある。この導体層１０３は、第１
コンタクトホール１０６で半導体基板と接続され、第２
コンタクトホール１０７で配線層と接続されている。ま
た導体層１０３は、隣または硼素などを含んだ多結晶シ
リコンで形成されており、その膜厚はゲート電極１０８
の膜厚と同じである。この結果、導体層１０３までとゲ
ート電極１０８までの深さは一定になり、同じ深さで第
２コンタクトホール１０７を形成できる。【効果】配線層１０２のステップカバレッジが良くな
り、配線抵抗が安定し、エレクトロマイグレーション特
性も向上することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に、コンタクトホールの形成技
術に関する。

【０００２】

【従来の技術】近年、半導体装置の高集積化に伴い、回
路の微細化は進む一方である。例えばゲート電極や、ソ
ース・ドレイン拡散層と配線層との接続を行うための接
続部の面積はより小さくなることが要求されている。そ
の結果、コンタクトホール部のアスペクト比が大きくな
り、配線層のステップカバレッジが悪くなり、段差の部
分で配線層が薄くなるため接続抵抗が増大するという問
題が生じてくる。

【０００３】これを解決する方法として、コンタクトホ
ール形成後タングステンなどをＣＶＤ法で埋め込み、コ
ンタクトホール内以外をエッチングし、この後にアルミ
ニウムなどの配線層を形成するという方法が提案されて
いる。このような方法をとることによって、コンタクト
ホール部のステップカバレッジが良くなり、抵抗が減少
するため半導体の性能向上させるという技術がある。

【０００４】しかしながら、深さが異なるコンタクトホ
ール内にタングステンなどを埋め込む場合、浅いコンタ
クトホールの場合はタングステンなどがあふれ、一方深
いコンタクトホールでは完全に埋まらないという構造に
なる。

【０００５】また図３の様に、コンタクトホール３０１
内以外のタングステン３０５をエッチングする場合、前
記コンタクトホール３０１以外だけでなく、前記コンタ
クトホール３０１内の前記タングステン３０５までもエ
ッチングしたり、制御性が悪い。

【０００６】この上層に形成される配線層３０６のステ
ップカバレッジが悪くなり、配線抵抗が増大したり、エ
レクトロマイグレーションが起こり易くなるという問題
がある。

【０００７】

【発明が解決しようとする課題】このように深さの異な
るコンタクトホールを埋め込む場合、いずれに合わせて
も一方の側に不都合が生じたり、またコンタクトホール
内以外をエッチングする場合、コンタクトホール以外だ
けでなく、コンタクトホール内までもエッチングするな
ど制御性が悪い。その結果、配線抵抗を増大したり、エ
レクトロマイグレーションが起こり易くなる等の問題が
あった。

【０００８】また、複数の導体領域が露呈している場合
に、ある領域にのみ選択的に薄膜成長を行おうとする
と、非成長領域にマスクを形成しなければならないた
め、パターニング工程が必要となり、工程数が増える
他、微細化に際しても極めて深刻な問題となっている。

【０００９】また、タングステンなどのＣＶＤ方法は、
技術的に、新規要素が多く難しい方法となっている。

【００１０】本発明は、前記実情に鑑みてなされたもの
で、微細化に際してもコンタクト抵抗が十分に小さく信
頼性の高い半導体装置を容易に提供することを目的とす
る。

【００１１】

【課題を解決するための手段】そこで本発明の第１は、
半導体装置において、半導体基板と配線層を接続するた
めのコンタクトホール部に、導体層があることを特徴と
する。

【００１２】また本発明の第２は、半導体装置におい
て、半導体基板と配線層を接続するため、前記半導体基
板と前記配線層の間に導体層があり、前記導体層は、第
１コンタクトホールで前記半導体基板と接続しており、
かつ前記導体層は、第２コンタクトホールで前記配線層
と接続していることを特徴とする。

【００１３】また本発明の第３は、半導体基板上に第１
絶縁膜を形成する工程と、前記第１絶縁膜に第１コンタ
クトホールを形成する工程と、前記第１コンタクトホー
ル上に第１導体層を形成する工程と、前記第１導体層上
に第２絶縁膜を形成する工程と、前記第２絶縁膜に第２
コンタクトホールを形成する工程と、前記第２コンタク
トホール上に第２導体層を形成する工程と、を含むこと
を特徴とする。

【００１４】

【発明の実施の形態】以下、本発明の実施例について図
面を参照しつつ詳細に説明する。

【００１５】図１は本発明の１実施例の半導体装置を示
す断面図である。

【００１６】半導体基板１０１上に、トランジスターが
形成されている例である。半導体基板１０１と配線層１
０２を接続するためのコンタクトホール部に、導体層１
０３がある。ソース１０４及びドレイン１０５（前記半
導体基板）と前記配線層１０２を接続するため、前記半
導体基板１０１と前記配線層１０２の間に前記導体層１
０３があり、前記導体層１０３は、第１コンタクトホー
ル１０６で前記半導体基板１０１と接続しており、かつ
前記導体層１０３は、第２コンタクトホール１０７で前
記配線層１０２と接続している。また前記導体層１０３
は、隣または硼素などを含んだ多結晶シリコンで形成さ
れておりその膜厚はゲート電極１０８の膜厚と同じにな
っている。これにより前記第２コンタクトホール１０７
の前記導体層１０３と前記ゲート電極１０８までの深さ
は一定になり、同じ深さで前記第２コンタクトホール１
０７を形成できる。しいては、前記配線層１０２のステ
ップカバレッジが良くなり、配線抵抗が安定（下がり）
し、エレクトロマイグレーション特性も向上することが
できる。また深さが一定のため前記第２コンタクトホー
ル１０７のエッチングも容易であり、量産性にも優れて
いる。また前記導体基板１０１と前記配線層１０２を接
続する全ての領域に、前記導体層１０３を形成すること
により、ＩＣチップ全体の信頼性向上することができ
る。本実施例はトランジスターの場合を実施例として用
いたが、トランジスター以外でもよい。たとえば、半導
体基板中に形成した抵抗素子に適応しても有効な技術で
ある。

【００１７】図２（ａ）から図２（ｄ）は本発明の１実
施例の半導体装置の製造方法を示す工程毎の断面図であ
る。なお本実施例はトランジスターの場合を実施例とし
て用いたが、トランジスター以外でもよい。たとえば、
半導体基板中に形成した抵抗素子に適応しても有効な技
術である。また実施例の全図において、同一の機能を有
するものには、同一の符号を付け、その繰り返しの説明
は省略する。以下、図２（ａ）から図２（ｄ）に従い、
順に説明していく。

【００１８】まず、図２（ａ）の如く、ｎ型シリコン基
板２０１にゲート絶縁膜２０２を形成したのち、分離さ
れた領域内に、ゲート電極２０３を形成する。多結晶シ
リコン膜または多結晶シリコン膜とモリブデンシリサイ
ド膜とからなるポリサイド構造の膜を形成し、その後フ
ォトリソグラフィ及びエッチング法により所望の形にゲ
ート電極を形成する。その後、ソース２０４及びドレイ
ン２０５を形成するために、前記半導体基板２０１に硼
素を注入する。イオン打ち込み法を用いるのが一般的で
ある。これらの上層に第１層間絶縁膜２０６として酸化
シリコン膜を形成する。ＣＶＤ法を用い、１０ｎｍから
３０ｎｍほど形成する。

【００１９】次に図２（ｂ）の如く、前記第１層間絶縁
膜２０６に前記第１コンタクトホール２０７を形成す
る。フォトリソグラフィ及びエッチング法により所望の
形に前記第１コンタクトホール２０７を形成する。エッ
チングには、前記第１層間絶縁膜２０６が薄いためウエ
ットエッチング法も用いることができるが、選択性の良
いドライエッチング法が好ましい。その後、多結晶シリ
コン膜２０８をＣＶＤ法を用いて形成する。その膜厚
は、１００ｎｍから８００ｎｍで良いが、前記ゲート電
極２０３の膜厚と同じであることが最も望ましい膜厚で
ある。その後、前記多結晶シリコン膜２０８の抵抗を下
げるために、硼素を注入する。イオン打ち込み法を用い
るのが一般的である。

【００２０】次に図２（ｃ）の如く、前記多結晶シリコ
ン膜２０８をフォトリソグラフィ及びエッチング法によ
り所望の形に形成する。その時、前記ゲート電極２０３
上には、前記多結晶シリコン膜２０８が残らない様に形
成する方が、この後、形成される層間絶縁膜の平坦性を
よくする。次に、第２層間絶縁膜２０９を前記多結晶シ
リコン膜２０８上に形成する。ＣＶＤ法を用い５００
ｎｍから１０００ｎｍほど形成する。また平坦性を良く
するために、酸化膜中に隣と硼素を混ぜたいわゆるＰＢ
ＳＧ膜を用いると、ＣＶＤ法で形成後、約８５０度の熱
処理をすることにより平坦性を向上する事ができる。ま
た、ＣＭＰ法を用いれば、下の素子の段差の影響を受け
ることなく平坦性を向上する事ができる。

【００２１】最後に、図１の如く、前記第２層間絶縁膜
１０９（２０９）に前記第２コンタクトホール１０７を
形成する。フォトリソグラフィ及びエッチング法により
所望の形に前記第２コンタクトホール１０７を形成す
る。エッチングには、既存技術であるウエットエッチン
グ法とドライエッチング法の併用技術を用いる。フォト
リソグラフィによりレジスト膜を形成後、前記第２層間
絶縁膜１０９の一部をウエットエッチングする。その
後、残りをドライエッチングを行い、前記第２コンタク
トホール１０７を形成する。この方法は、昔から行われ
ている容易な方法である。これにより、前記第２コンタ
クトホール１０７の開口部が広がり、この後、形成され
る配線層の着きまわりを良くすることができる。尚、前
記第１コンタクトホール１０６と前記第２コンタクトホ
ール１０７は、前記導体１０３層の両側で同じ位置にす
ると、フォトリソグラフィの余裕が不要となる。その後
配線層１０２を形成するためにアルミニウムもしくは微
量に銅など混ぜたアルミニウムをスパッタ法を用いて５
００ｎｍから１０００ｎｍ形成する。その後フォトリソ
グラフィ及びエッチング法により所望の形に、前記配線
層１０２を形成する。

【００２２】このようにして形成された半導体装置は、
図１に示すように前記第２コンタクトホールの穴の深さ
がどのコンタクトホールでも同じため、配線層のステッ
プカバレッジは極めて良好であり、配線抵抗が増大した
りすることもなく信頼性の高い物となる。

【００２３】また、従来技術では、コンタクトホールの
穴の深さが異なるため一番深い穴に合わせてコンタクト
ホール形成のためのドライエッチングのエッチング量を
決めなければならず、浅い穴の部分には過度のエッチン
グが行われていた。そのため浅い穴の下の素子もエッチ
ングされるなど、信頼性の低いものであった。しかし、
本発明の場合、前記第２コンタクトホール１０７の穴の
深さがどのコンタクトホールでも同じため、コンタクト
ホール形成のためのドライエッチングのエッチング量を
押さえることができ、コンタクトホールの下の素子はエ
ッチングされず、信頼性の高いコンタクトホールを形成
することが可能である。

【００２４】また前記第１コンタクトホール１０６は、
薄い前記第１層間絶縁膜１１０に形成するため段差がな
くフォトリソグラフィ及びエッチング法が非常に容易で
あり、フォトリソグラフィの合わせずれのための余裕を
少なくとることができる。また同時に前記第２コンタク
トホールは、前記導体層１０３上に形成するため合わせ
余裕がいらない。これらにより従来技術に比べ、大幅に
フォトリソグラフィの合わせずれのための余裕がいらな
くなる。しいては、大幅な微細化が可能となる。

【００２５】なお、本発明は前述した実施例に限定され
るものではない。

【００２６】たとえば前記実施例では、導体層に多結晶
シリコン膜を用いたが、クロムや他の金属膜を用いても
同様な効果を得ることができる。

【００２７】その他、本発明の要旨を逸脱しない範囲で
種々変形して実施することができる。

【００２８】

【発明の効果】以上説明してきたように、本発明によれ
ば、半導体基板と配線層を接続するため、前記半導体基
板と前記配線層の間に導体層があり、前記導体層は、第
１コンタクトホールで前記半導体基板と接続しており、
かつ前記導体層は、第２コンタクトホールで前記配線層
と接続しているため、全ての第２コンタクトホール深さ
が同じため、配線層のステップカバレッジは極めて良好
であり、配線抵抗が増大したりすることもなく信頼性の
高い半導体装置を得ることができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施例を説明するため
の主要断面図。

【図２】本発明の半導体装置の製造装置の一実施例を工
程順に説明するための主要断面図。

【図３】従来の半導体装置を説明するための主要断面
図。

【符号の説明】

１０１半導体基板１０２配線層１０３導体層１０４ソース１０５ドレイン１０６第１コンタクトホール１０７第２コンタクトホール１０８ゲート電極１０９第２層間絶縁膜１１０第１層間絶縁膜２０１半導体基板２０２ゲート酸化膜２０３ゲート電極２０４ソース２０５ドレイン２０６第１層間絶縁膜２０７第１コンタクトホール２０８多結晶シリコン膜２０９第２層間絶縁膜３０１コンタクトホール３０２半導体基板３０３ソース３０４ドレイン３０５タングステン３０６配線層３０７ゲート電極３０８第２層間絶縁膜３０９第１層間絶縁膜

Claims

【特許請求の範囲】

【請求項１】半導体装置において、半導体基板と配線層
を接続するためのコンタクトホール部に、導体層がある
ことを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、前記
配線層は、隣または硼素などを含んだ多結晶シリコンで
あることを特徴とする半導体装置。
【請求項３】請求項１記載の半導体装置において、前記
導体層の膜厚は、ゲート電極の膜厚と同じ膜厚であるこ
とを特徴とする半導体装置。
【請求項４】請求項１記載の半導体装置において、前記
導体基板と前記配線層を接続する全ての領域に、前記導
体層があることを特徴とする半導体装置。
【請求項５】半導体装置において、半導体基板と配線層
を接続するため、前記半導体基板と前記配線層の間に導
体層があり、前記導体層は、第１コンタクトホールで前
記半導体基板と接続しており、かつ前記導体層は、第２
コンタクトホールで前記配線層と接続していることを特
徴とする半導体装置。
【請求項６】請求項５記載の半導体装置において、前記
導体層の膜厚は、ゲート電極及びゲート酸化膜の膜厚の
和から、前記第１コンタクトホールを形成した絶縁膜の
膜厚の差であることを特徴とする半導体装置。
【請求項７】請求項５記載の半導体装置において、前記
第１コンタクトホールと前記第２コンタクトホールは、
前記配線層の両側で同じ位置にあることを特徴とする半
導体装置。
【請求項８】請求項５記載の半導体装置において、前記
配線層は、隣または硼素などを含んだ多結晶シリコンで
あることを特徴とする半導体装置。
【請求項９】請求項５記載の半導体装置において、前記
導体基板と前記配線層を接続する必要がある領域に、前
記第１コンタクトホール及び前記導体層及び前記第２コ
ンタクトホールがあることを特徴とする半導体装置。
【請求項１０】請求項５記載の半導体装置において、前
記第２コンタクトホールの深さは、前記ゲート電極と前
記配線層を接続する第３コンタクトホールの深さと同じ
であることを特徴とする半導体装置。
【請求項１１】半導体基板上に第１絶縁膜を形成する工
程と、前記第１絶縁膜に第１コンタクトホールを形成す
る工程と、前記第１コンタクトホール上に第１導体層を
形成する工程と、前記第１導体層上に第２絶縁膜を形成
する工程と、前記第２絶縁膜に第２コンタクトホールを
形成する工程と、前記第２コンタクトホール上に第２導
体層を形成する工程と、を含むことを特徴とする半導体
装置の製造方法。
【請求項１２】請求項１１記載の半導体装置の製造方法
において、前記第２コンタクトホールを形成するとき
に、前記第１コンタクトホールの直上に、前記第２コン
タクトホールを形成することを特徴とする半導体装置。
【請求項１３】請求項１１記載の半導体装置において、
前記配線層は、多結晶シリコン膜を形成する工程と、隣
または硼素などを前記多結晶シリコン膜に注入する工程
と、前記多結晶シリコン膜をフォト及びエッチング法を
用い形成することを特徴とする半導体装置。
【請求項１４】請求項１１記載の半導体装置において、
前記導体基板と前記配線層を接続する全ての領域に、前
記第１コンタクトホール及び前記導体層及び前記第２コ
ンタクトホールを形成することを特徴とする半導体装
置。
【請求項１５】請求項１１記載の半導体装置において、
前記第１コンタクトホールは、ドライエッチング法を用
いて形成することを特徴とする半導体装置。