JP2001185557A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2001185557A JP2001185557A JP36417699A JP36417699A JP2001185557A JP 2001185557 A JP2001185557 A JP 2001185557A JP 36417699 A JP36417699 A JP 36417699A JP 36417699 A JP36417699 A JP 36417699A JP 2001185557 A JP2001185557 A JP 2001185557A
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Abstract
(57)【要約】
【課題】 低耐圧の縦型ＭＯＳトランジスタの低オン抵
抗化、短チャネル効果の改善及びベース領域の形成時間
の短縮化。 【解決手段】 ｐ＋半導体基板１上に、同一導電型で同
基板１よりも順次低濃度のｐ−，ｐ−−エピタキシャル
層２，３を積層し、ｐ−−エピタキシャル層３内に両層
２，３の界面１２に達するまでｎ型不純物を選択的に拡
散してｎ−ベース領域３３を形成する。これにより、ｎ
型不純物が拡散し易くなる結果、ｎ−ベース領域３３に
おける濃度プロファイルはステップ型となり短チャネル
特性が改善されると共に、同領域３３の形成時間の短縮
化を図りうる。しかも、ｐ−エピタキシャル層２の厚み
と比抵抗とが従来よりも小さくなり、オン抵抗を低減化
しうる。その後、ｎ−ベース領域３３内にｐ＋のソース
領域を形成し、更にトレンチを形成してゲート酸化膜を
介してゲート電極をトレンチ内に充填する。
抗化、短チャネル効果の改善及びベース領域の形成時間
の短縮化。 【解決手段】 ｐ＋半導体基板１上に、同一導電型で同
基板１よりも順次低濃度のｐ−，ｐ−−エピタキシャル
層２，３を積層し、ｐ−−エピタキシャル層３内に両層
２，３の界面１２に達するまでｎ型不純物を選択的に拡
散してｎ−ベース領域３３を形成する。これにより、ｎ
型不純物が拡散し易くなる結果、ｎ−ベース領域３３に
おける濃度プロファイルはステップ型となり短チャネル
特性が改善されると共に、同領域３３の形成時間の短縮
化を図りうる。しかも、ｐ−エピタキシャル層２の厚み
と比抵抗とが従来よりも小さくなり、オン抵抗を低減化
しうる。その後、ｎ−ベース領域３３内にｐ＋のソース
領域を形成し、更にトレンチを形成してゲート酸化膜を
介してゲート電極をトレンチ内に充填する。
Description
【０００１】
【発明の属する技術分野】本発明は、モバイル機器（携
帯電話、デジタルカメラ）やコンピュータ周辺機器（液
晶，ＣＲＴ，プリンター，ＤＶＤ）等の電源部の制御素
子に用いられる低耐圧の縦型半導体装置及びその製造技
術に関するものである。
帯電話、デジタルカメラ）やコンピュータ周辺機器（液
晶，ＣＲＴ，プリンター，ＤＶＤ）等の電源部の制御素
子に用いられる低耐圧の縦型半導体装置及びその製造技
術に関するものである。
【０００２】
【従来の技術】上記のような利用分野に用いられてい
る、比較的大電流を扱う低耐圧、低オン抵抗のパワー素
子であるｐ−ｃｈトレンチＭＯＳ装置（ＤＭＯＳ装置）
を用いて、従来技術の説明をする。
る、比較的大電流を扱う低耐圧、低オン抵抗のパワー素
子であるｐ−ｃｈトレンチＭＯＳ装置（ＤＭＯＳ装置）
を用いて、従来技術の説明をする。
【０００３】図９は従来技術のＤＭＯＳ装置で用いられ
るエピタキシャルウエハを示す図であり、ｐ＋半導体基
板１の表面上にｐ−エピタキシャル層２２が形成されて
いる。このウエハに形成された従来のＤＭＯＳ装置のユ
ニットセル部の断面図を示すものが、図１０である。
又、そのチップ外周部の断面図を示すものが、図１１で
ある。図１０において、高濃度のボロン不純物を含むｐ
＋半導体基板１上に積層された、同一導電型で不純物の
濃度が同基板１よりも低いｐ−エピタキシャル層２２の
表面層に、選択的にドナー型不純物（例えばリン）を注
入・拡散して同不純物を含むｎ−ベース領域３３Ｐを形
成する。そのｎ−ベース領域３３Ｐの表面層の一部にｐ
＋ソース領域４を形成する。また、ｐ＋ソース領域４の
表面よりｎ−ベース領域３３Ｐを貫通してｐ−エピタキ
シャル層２２にまで達するトレンチを形成し、その内部
にゲート酸化膜５を介してゲート電極６を充填する。こ
のゲート電極６の上には、絶縁膜７を形成する。そし
て、ｎ−ベース領域３３Ｐとｐ＋ソース領域４との表面
部には、両者３３Ｐ，４に共通に接触するソース電極８
を形成し、ｐ＋半導体基板１の裏面にドレイン電極９を
形成している。
るエピタキシャルウエハを示す図であり、ｐ＋半導体基
板１の表面上にｐ−エピタキシャル層２２が形成されて
いる。このウエハに形成された従来のＤＭＯＳ装置のユ
ニットセル部の断面図を示すものが、図１０である。
又、そのチップ外周部の断面図を示すものが、図１１で
ある。図１０において、高濃度のボロン不純物を含むｐ
＋半導体基板１上に積層された、同一導電型で不純物の
濃度が同基板１よりも低いｐ−エピタキシャル層２２の
表面層に、選択的にドナー型不純物（例えばリン）を注
入・拡散して同不純物を含むｎ−ベース領域３３Ｐを形
成する。そのｎ−ベース領域３３Ｐの表面層の一部にｐ
＋ソース領域４を形成する。また、ｐ＋ソース領域４の
表面よりｎ−ベース領域３３Ｐを貫通してｐ−エピタキ
シャル層２２にまで達するトレンチを形成し、その内部
にゲート酸化膜５を介してゲート電極６を充填する。こ
のゲート電極６の上には、絶縁膜７を形成する。そし
て、ｎ−ベース領域３３Ｐとｐ＋ソース領域４との表面
部には、両者３３Ｐ，４に共通に接触するソース電極８
を形成し、ｐ＋半導体基板１の裏面にドレイン電極９を
形成している。
【０００４】このｐ−ｃｈトレンチＭＯＳＦＥＴにおい
て、ドレイン電極９とソース電極８との間に電圧を印加
し、ゲート電極６に負の電圧をしきい値電圧以上に加え
ると、ゲート電極６の横のｎ−ベース領域３３Ｐのゲー
ト側両サイドに反転層ができ、ホールがｐ＋ソース領域
４からそのチャネルを通りｐ−エピタキシャル層２２に
流れ込み、その後、電界によってｐ＋半導体基板１に達
し、ソース電極９とドレイン電極８とが導通する。ゲー
ト電極６のバイアスをとれば、チャネルが消滅してソー
ス電極９とドレイン電極８とは遮断される。
て、ドレイン電極９とソース電極８との間に電圧を印加
し、ゲート電極６に負の電圧をしきい値電圧以上に加え
ると、ゲート電極６の横のｎ−ベース領域３３Ｐのゲー
ト側両サイドに反転層ができ、ホールがｐ＋ソース領域
４からそのチャネルを通りｐ−エピタキシャル層２２に
流れ込み、その後、電界によってｐ＋半導体基板１に達
し、ソース電極９とドレイン電極８とが導通する。ゲー
ト電極６のバイアスをとれば、チャネルが消滅してソー
ス電極９とドレイン電極８とは遮断される。
【０００５】このような縦型半導体素子（ＤＭＯＳ）の
構造は、半導体基板表面の利用率を高くすることがで
き、しかも電流容量を大きくできるので、パワー素子に
適している。
構造は、半導体基板表面の利用率を高くすることがで
き、しかも電流容量を大きくできるので、パワー素子に
適している。
【０００６】又、図１２は、平面型構造のＤＭＯＳ装置
のユニットセル部の断面図であり、図１２中、図１０と
同一符号のものは同一のものを表わしている。尚、この
場合の外周部構造は図１１に示すものと同一となる。
のユニットセル部の断面図であり、図１２中、図１０と
同一符号のものは同一のものを表わしている。尚、この
場合の外周部構造は図１１に示すものと同一となる。
【０００７】
【発明が解決しようとする課題】従来の制御系の電源電
圧は、１０Ｖ駆動のものや４Ｖ駆動のものが圧倒的に多
かった。しかし、最近の携帯電話のリチュウムイオン電
池の充電及び放電を制御するパワーＭＯＳＦＥＴの市場
要求として、２．５Ｖ駆動や１．５Ｖ駆動の低駆動素子
の要求がある。このように制御系の電源電圧が低くなる
と、そこで使用される駆動素子で生じる電圧降下が無視
できなくなり、より一層低いオン抵抗を有するパワーＭ
ＯＳＦＥＴ（ＤＭＯＳ装置）の実現化が求められる。更
に、携帯電話やパーソナルコンピュータ等のバッテリー
使用装置の長寿命化という観点から、低オン抵抗の駆動
素子の実現化要求や、小型・軽量化の要求等がある。更
には、製品の低コスト化要求に応えるべく、ＤＭＯＳ装
置の製造プロセスにおけるコスト削減化という強い要求
もある。
圧は、１０Ｖ駆動のものや４Ｖ駆動のものが圧倒的に多
かった。しかし、最近の携帯電話のリチュウムイオン電
池の充電及び放電を制御するパワーＭＯＳＦＥＴの市場
要求として、２．５Ｖ駆動や１．５Ｖ駆動の低駆動素子
の要求がある。このように制御系の電源電圧が低くなる
と、そこで使用される駆動素子で生じる電圧降下が無視
できなくなり、より一層低いオン抵抗を有するパワーＭ
ＯＳＦＥＴ（ＤＭＯＳ装置）の実現化が求められる。更
に、携帯電話やパーソナルコンピュータ等のバッテリー
使用装置の長寿命化という観点から、低オン抵抗の駆動
素子の実現化要求や、小型・軽量化の要求等がある。更
には、製品の低コスト化要求に応えるべく、ＤＭＯＳ装
置の製造プロセスにおけるコスト削減化という強い要求
もある。
【０００８】 この様な要求を実現すべく、従来の低
耐圧ＤＭＯＳ装置を検討すると、例えば耐圧が３０Ｖの
ｐ−ｃｈトレンチＭＯＳ装置では、チャネル抵抗のオン
抵抗への寄与率は約５０％を占めているが、今後は、サ
ブミクロン技術の採用に伴いチャネル領域の抵抗の上記
寄与率は増々小さくなるものと考えられる。このため、
図１０や図１２に示すｐ−エピタキシャル層２２におけ
る抵抗のオン抵抗への寄与率はチャネル抵抗のオン抵抗
への寄与率と比較して相対的に大きくならざるを得なく
なり、今後の課題として、ｐ−エピタキシャル層２２の
最適化を図って同層２２で生じる抵抗をより一層小さく
することが必要になると考えられる。そこで、ｐ−エピ
タキシャル層２２の比抵抗と厚みとをより小さくするこ
とが必要となる。しかし、図１０や図１２に示す従来技
術のＤＭＯＳ装置においては、図５中に破線で模擬的に
示している濃度プロファイルからも理解される通り、ｎ
−ベース領域３３Ｐの形成に際してリン等のｎ型不純物
をｐ−エピタキシャル層２２内に均一に拡散することは
容易でないため、ｎ−ベース領域３３Ｐにおける濃度分
布は深さに対して急激に減少するものとなり、ｎ−ベー
ス領域３３Ｐのシャロウ（Shallow）化が生じやすい。
この傾向は、ｐ−エピタキシャル層２２の比抵抗と厚み
とをより小さくする程に強くなる。このため、現状で
は、ｐ−エピタキシャル層２２の比抵抗と厚みとを比較
的高めに設定してｎ−ベース領域３３Ｐの形成を容易化
することで、製品化を行っている。従って、図１０や図
１２に示す従来のＤＭＯＳ装置の構造では、より一層の
オン抵抗の低減化を促進することが難しいのが現状であ
る。
耐圧ＤＭＯＳ装置を検討すると、例えば耐圧が３０Ｖの
ｐ−ｃｈトレンチＭＯＳ装置では、チャネル抵抗のオン
抵抗への寄与率は約５０％を占めているが、今後は、サ
ブミクロン技術の採用に伴いチャネル領域の抵抗の上記
寄与率は増々小さくなるものと考えられる。このため、
図１０や図１２に示すｐ−エピタキシャル層２２におけ
る抵抗のオン抵抗への寄与率はチャネル抵抗のオン抵抗
への寄与率と比較して相対的に大きくならざるを得なく
なり、今後の課題として、ｐ−エピタキシャル層２２の
最適化を図って同層２２で生じる抵抗をより一層小さく
することが必要になると考えられる。そこで、ｐ−エピ
タキシャル層２２の比抵抗と厚みとをより小さくするこ
とが必要となる。しかし、図１０や図１２に示す従来技
術のＤＭＯＳ装置においては、図５中に破線で模擬的に
示している濃度プロファイルからも理解される通り、ｎ
−ベース領域３３Ｐの形成に際してリン等のｎ型不純物
をｐ−エピタキシャル層２２内に均一に拡散することは
容易でないため、ｎ−ベース領域３３Ｐにおける濃度分
布は深さに対して急激に減少するものとなり、ｎ−ベー
ス領域３３Ｐのシャロウ（Shallow）化が生じやすい。
この傾向は、ｐ−エピタキシャル層２２の比抵抗と厚み
とをより小さくする程に強くなる。このため、現状で
は、ｐ−エピタキシャル層２２の比抵抗と厚みとを比較
的高めに設定してｎ−ベース領域３３Ｐの形成を容易化
することで、製品化を行っている。従って、図１０や図
１２に示す従来のＤＭＯＳ装置の構造では、より一層の
オン抵抗の低減化を促進することが難しいのが現状であ
る。
【０００９】 図５に破線で示したｎ−ベース領域内
のｎ型不純物の分布より明らかな通り、ソース−ドレイ
ン間電圧印加によってｎ−ベース領域内における空乏層
化の比率が大きくならざる得ず、このため、しきい値電
圧の波形がショートチャネル特性となる。このようなシ
ョートチャネル効果が生ずると、装置の耐圧も低下する
こととなる。従って、ショートチャネル波形が少ないＤ
ＭＯＳ装置の実現化が、オン抵抗の低減化と併せて要求
される。
のｎ型不純物の分布より明らかな通り、ソース−ドレイ
ン間電圧印加によってｎ−ベース領域内における空乏層
化の比率が大きくならざる得ず、このため、しきい値電
圧の波形がショートチャネル特性となる。このようなシ
ョートチャネル効果が生ずると、装置の耐圧も低下する
こととなる。従って、ショートチャネル波形が少ないＤ
ＭＯＳ装置の実現化が、オン抵抗の低減化と併せて要求
される。
【００１０】 で既述した通りｎ型不純物がｐ−エ
ピタキシャル層の表面層内を拡散しにくい傾向があるた
め、ｎ−ベース領域の形成に時間がかかりすぎるという
問題点がある。特に、オン抵抗を下げるために低比抵抗
のエピタキシャルウエハを使用するために、ｎ−ベース
領域形成に比較的長時間を要する。
ピタキシャル層の表面層内を拡散しにくい傾向があるた
め、ｎ−ベース領域の形成に時間がかかりすぎるという
問題点がある。特に、オン抵抗を下げるために低比抵抗
のエピタキシャルウエハを使用するために、ｎ−ベース
領域形成に比較的長時間を要する。
【００１１】この発明は、このような懸案事項を克服す
べくなされたものであり、より一層の低オン抵抗化、
ショートチャネル特性の低減化、及びベース領域形
成時間の短縮化を可能とするＤＭＯＳ装置を提供するこ
とを目的とする。
べくなされたものであり、より一層の低オン抵抗化、
ショートチャネル特性の低減化、及びベース領域形
成時間の短縮化を可能とするＤＭＯＳ装置を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】請求項１に係る発明は、
第１導電型の半導体基板と、前記半導体基板上に形成さ
れた、前記半導体基板よりも低濃度の前記第１導電型の
第１半導体層と、前記第１半導体層上に形成された、前
記第１半導体層よりも低濃度の前記第１導電型の第２半
導体層と、前記第２半導体層の表面より前記第１半導体
層と前記第２半導体層との界面に至るまで前記第２半導
体層内部に形成された、第２導電型の第３半導体層とを
備えたことを特徴とする。
第１導電型の半導体基板と、前記半導体基板上に形成さ
れた、前記半導体基板よりも低濃度の前記第１導電型の
第１半導体層と、前記第１半導体層上に形成された、前
記第１半導体層よりも低濃度の前記第１導電型の第２半
導体層と、前記第２半導体層の表面より前記第１半導体
層と前記第２半導体層との界面に至るまで前記第２半導
体層内部に形成された、第２導電型の第３半導体層とを
備えたことを特徴とする。
【００１３】請求項２に係る発明は、請求項１記載の半
導体装置であって、前記第３半導体層の表面より前記第
３半導体層内に形成された、前記第１半導体層よりも高
濃度の前記第１導電型の第４半導体層と、前記第３半導
体層の前記表面より前記第４半導体層と前記第３半導体
層とを貫通して前記第２半導体層内部にまで達するトレ
ンチと、前記トレンチの壁面上に形成されたゲート酸化
膜と、前記ゲート酸化膜を介して前記トレンチ内に充填
されたゲート電極層とを更に備えたことを特徴とする。
導体装置であって、前記第３半導体層の表面より前記第
３半導体層内に形成された、前記第１半導体層よりも高
濃度の前記第１導電型の第４半導体層と、前記第３半導
体層の前記表面より前記第４半導体層と前記第３半導体
層とを貫通して前記第２半導体層内部にまで達するトレ
ンチと、前記トレンチの壁面上に形成されたゲート酸化
膜と、前記ゲート酸化膜を介して前記トレンチ内に充填
されたゲート電極層とを更に備えたことを特徴とする。
【００１４】請求項３に係る発明は、第１導電型の半導
体基板上に、前記半導体基板よりも低濃度の前記第１導
電型の第１半導体層を形成し、前記第１半導体層よりも
低濃度の前記第１導電型の第２半導体層を前記第１半導
体層上に形成し、前記第２半導体層の表面より前記第１
半導体層と前記第２半導体層との界面に至るまで前記第
２半導体層内に第２導電型の第３半導体層を選択的に形
成し、前記第１半導体層よりも高濃度の前記第１導電型
の第４半導体層を前記第３半導体層の表面より前記第３
半導体層内に形成することを特徴とする。
体基板上に、前記半導体基板よりも低濃度の前記第１導
電型の第１半導体層を形成し、前記第１半導体層よりも
低濃度の前記第１導電型の第２半導体層を前記第１半導
体層上に形成し、前記第２半導体層の表面より前記第１
半導体層と前記第２半導体層との界面に至るまで前記第
２半導体層内に第２導電型の第３半導体層を選択的に形
成し、前記第１半導体層よりも高濃度の前記第１導電型
の第４半導体層を前記第３半導体層の表面より前記第３
半導体層内に形成することを特徴とする。
【００１５】
【発明の実施の形態】図１は、本実施の形態に係るエピ
タキシャルウエハの縦断面図である。本ウエハは、周知
のエピタキシャル成長法によって形成される。その構造
上の特徴点は次の点にある。即ち、ｐ＋型（第１導電型
に該当）の半導体基板１の第１表面ないしは第１主面上
に、同基板２よりも低濃度で同一導電型のｐ−エピタキ
シャル層（第１半導体層に該当）２が形成されており、
更に同層２の表面上に、同層２よりも低濃度で同一導電
型のｐ−−エピタキシャル層（第２半導体層に該当）３
が形成されている。図１のウエハの厚みは図９に示した
従来のウエハの厚みとほぼ同一であるので、本ウエハに
おけるｐ−エピタキシャル層２の厚みは図９のウエハの
ｐ−エピタキシャル層２２のそれよりも十分に小さい。
図１に示すウエハにおける、深さに対する表面濃度のプ
ロファイルを図２に示す。図２に示す通り、ｐ−エピタ
キシャル層２の不純物濃度は図９のｐ−エピタキシャル
層２２のそれよりも大きいが、ｐ−−エピタキシャル層
３のそれはｐ−エピタキシャル層２２のそれよりも小さ
く設定されている。この様な構造を有するエピタキシャ
ルウエハに対してウエハ上面より選択的にｎ型不純物の
注入・拡散を行い、トレンチを形成する等の工程を経る
ことによって形成した半導体装置、即ち縦型半導体素子
（ＤＭＯＳ）を以下に示す。
タキシャルウエハの縦断面図である。本ウエハは、周知
のエピタキシャル成長法によって形成される。その構造
上の特徴点は次の点にある。即ち、ｐ＋型（第１導電型
に該当）の半導体基板１の第１表面ないしは第１主面上
に、同基板２よりも低濃度で同一導電型のｐ−エピタキ
シャル層（第１半導体層に該当）２が形成されており、
更に同層２の表面上に、同層２よりも低濃度で同一導電
型のｐ−−エピタキシャル層（第２半導体層に該当）３
が形成されている。図１のウエハの厚みは図９に示した
従来のウエハの厚みとほぼ同一であるので、本ウエハに
おけるｐ−エピタキシャル層２の厚みは図９のウエハの
ｐ−エピタキシャル層２２のそれよりも十分に小さい。
図１に示すウエハにおける、深さに対する表面濃度のプ
ロファイルを図２に示す。図２に示す通り、ｐ−エピタ
キシャル層２の不純物濃度は図９のｐ−エピタキシャル
層２２のそれよりも大きいが、ｐ−−エピタキシャル層
３のそれはｐ−エピタキシャル層２２のそれよりも小さ
く設定されている。この様な構造を有するエピタキシャ
ルウエハに対してウエハ上面より選択的にｎ型不純物の
注入・拡散を行い、トレンチを形成する等の工程を経る
ことによって形成した半導体装置、即ち縦型半導体素子
（ＤＭＯＳ）を以下に示す。
【００１６】（実施の形態１）図３は、本実施の形態に
係るＤＭＯＳ装置のユニットセル部の縦断面構造を示す
図である。又、図４は、ＤＭＯＳ装置の外周部分の断面
構造を示す図である。尚、本装置のチップ外周部の断面
構造は左右対称であるため、便宜上、図４は片側のチッ
プ外周部断面構造のみを示している。このユニットセル
部は、ストライプ構造又はメッシュ構造のセルが多数集
積されて構成されていることが多い。
係るＤＭＯＳ装置のユニットセル部の縦断面構造を示す
図である。又、図４は、ＤＭＯＳ装置の外周部分の断面
構造を示す図である。尚、本装置のチップ外周部の断面
構造は左右対称であるため、便宜上、図４は片側のチッ
プ外周部断面構造のみを示している。このユニットセル
部は、ストライプ構造又はメッシュ構造のセルが多数集
積されて構成されていることが多い。
【００１７】両図３，４に示す通り、ｎ型（第２導電型
に相当）のｎ−ベース領域（第３半導体層に該当）３３
が、ｐ−−エピタキシャル層３の表面より両エピタキシ
ャル層２，３の界面１２に至るまで、ｐ−−エピタキシ
ャル層３の内部にｎ型不純物の拡散によって選択的に形
成されている。換言すれば、ユニットセル部のｎ−ベー
ス領域３３は、チップ外周部において、ｐ−−エピタキ
シャル層３によって囲まれた状態にある。そして、ｎ−
ベース領域３３の表面より所定の深さだけ同領域３３の
内部に入った位置までに、ｐ−エピタキシャル層２より
も高濃度のｐ＋型のソース領域（第４半導体層に該当）
４が形成されている。更に、トレンチ１１が、ｎ−ベー
ス領域３３の表面よりソース領域４とｎ−ベース領域３
３とを貫通してｐ−エピタキシャル層２の内部にまで形
成されていると共に、トレンチ１１は、トレンチ１１の
壁面全体に渡って形成されたゲート酸化膜５を介して、
ゲート電極（層）６で充填されている。そして、ゲート
電極（層）６及びゲート酸化膜５の表面全体上並びにソ
ース領域４の表面の一部分上に絶縁膜７が形成され、絶
縁膜７の表面上、ソース領域４の表面の他部分上及びｎ
−ベース領域３３の表面上に、ソース電極８が形成され
ている。又、ｐ＋半導体基板１の第２表面ないしは第２
主面上には、ドレイン電極９が形成され、チップ外周部
には、チャネルストッパ１０及びパシベーション膜７７
が形成されている。
に相当）のｎ−ベース領域（第３半導体層に該当）３３
が、ｐ−−エピタキシャル層３の表面より両エピタキシ
ャル層２，３の界面１２に至るまで、ｐ−−エピタキシ
ャル層３の内部にｎ型不純物の拡散によって選択的に形
成されている。換言すれば、ユニットセル部のｎ−ベー
ス領域３３は、チップ外周部において、ｐ−−エピタキ
シャル層３によって囲まれた状態にある。そして、ｎ−
ベース領域３３の表面より所定の深さだけ同領域３３の
内部に入った位置までに、ｐ−エピタキシャル層２より
も高濃度のｐ＋型のソース領域（第４半導体層に該当）
４が形成されている。更に、トレンチ１１が、ｎ−ベー
ス領域３３の表面よりソース領域４とｎ−ベース領域３
３とを貫通してｐ−エピタキシャル層２の内部にまで形
成されていると共に、トレンチ１１は、トレンチ１１の
壁面全体に渡って形成されたゲート酸化膜５を介して、
ゲート電極（層）６で充填されている。そして、ゲート
電極（層）６及びゲート酸化膜５の表面全体上並びにソ
ース領域４の表面の一部分上に絶縁膜７が形成され、絶
縁膜７の表面上、ソース領域４の表面の他部分上及びｎ
−ベース領域３３の表面上に、ソース電極８が形成され
ている。又、ｐ＋半導体基板１の第２表面ないしは第２
主面上には、ドレイン電極９が形成され、チップ外周部
には、チャネルストッパ１０及びパシベーション膜７７
が形成されている。
【００１８】次に、図３に示すユニットセル部の製造方
法について説明する。
法について説明する。
【００１９】図３において、高濃度のボロン不純物を含
むｐ＋半導体基板１の第１表面上に、同じ導電型で且つ
不純物の濃度が順次に低くなる２層のｐ−及びｐ−−エ
ピタキシャル層２，３を周知のエピタキシャル成長法に
よって積層する。次に、ｐ−−エピタキシャル層３の表
面よりリン等のドナー型不純物を同層３内に選択的に注
入・拡散させて、同層３内に選択的にドナー型不純物を
含むｎ−ベース領域３３を形成する。次に、ｎ−ベース
領域３３の表面層の一部に、ｐ＋ソース領域４を拡散工
程によって形成する。また、ｐ＋ソース領域４の表面よ
り、ｎ−ベース領域３３を貫通してｐ−エピタキシャル
層２内にまで達するトレンチ１１を形成し、トレンチ１
１の内部にゲート酸化膜５を介してゲート電極６を充填
する。その後、ゲート電極６の表面上に絶縁膜７を形成
する。そして、ｎ−ベース領域３３の表面上と絶縁膜７
で覆われていないｐ＋ソース領域４の表面上に、両領域
３３，４に共通に接触するソース電極８を形成し、ｐ＋
半導体基板１の第２表面（裏面）上にドレイン電極９を
形成する。
むｐ＋半導体基板１の第１表面上に、同じ導電型で且つ
不純物の濃度が順次に低くなる２層のｐ−及びｐ−−エ
ピタキシャル層２，３を周知のエピタキシャル成長法に
よって積層する。次に、ｐ−−エピタキシャル層３の表
面よりリン等のドナー型不純物を同層３内に選択的に注
入・拡散させて、同層３内に選択的にドナー型不純物を
含むｎ−ベース領域３３を形成する。次に、ｎ−ベース
領域３３の表面層の一部に、ｐ＋ソース領域４を拡散工
程によって形成する。また、ｐ＋ソース領域４の表面よ
り、ｎ−ベース領域３３を貫通してｐ−エピタキシャル
層２内にまで達するトレンチ１１を形成し、トレンチ１
１の内部にゲート酸化膜５を介してゲート電極６を充填
する。その後、ゲート電極６の表面上に絶縁膜７を形成
する。そして、ｎ−ベース領域３３の表面上と絶縁膜７
で覆われていないｐ＋ソース領域４の表面上に、両領域
３３，４に共通に接触するソース電極８を形成し、ｐ＋
半導体基板１の第２表面（裏面）上にドレイン電極９を
形成する。
【００２０】このｐ−ｃｈトレンチＭＯＳＦＥＴにおい
て、ドレイン電極９とソース電極８との間に電圧を印加
し、ゲート電極６に負の電圧をしきい値電圧以上に加え
ると、ｎ−ベース領域３３のゲート側両サイドに反転層
ができ、ホールがｐ＋ソース領域４からそのチャネルを
通りｐ−エピタキシャル層２に流れ込む。その後、ホー
ルは、電界によってｐ＋半導体基板１に達し、ソース電
極８とドレイン電極９とが導通する。ゲート電極６のバ
イアスをとれば、チャネルが消滅してソース電極８とド
レイン電極９とは遮断される。
て、ドレイン電極９とソース電極８との間に電圧を印加
し、ゲート電極６に負の電圧をしきい値電圧以上に加え
ると、ｎ−ベース領域３３のゲート側両サイドに反転層
ができ、ホールがｐ＋ソース領域４からそのチャネルを
通りｐ−エピタキシャル層２に流れ込む。その後、ホー
ルは、電界によってｐ＋半導体基板１に達し、ソース電
極８とドレイン電極９とが導通する。ゲート電極６のバ
イアスをとれば、チャネルが消滅してソース電極８とド
レイン電極９とは遮断される。
【００２１】図３に示す様に、半導体基板の両表面に電
極を配し、半導体基板の厚さ方向に電流が流れる構造の
半導体素子を縦型半導体素子（ＤＭＯＳ）と呼ぶ。この
ような構造は半導体基板表面の利用率を高くすることが
でき、しかも電流容量を大きくできるので、パワー素子
に適している。
極を配し、半導体基板の厚さ方向に電流が流れる構造の
半導体素子を縦型半導体素子（ＤＭＯＳ）と呼ぶ。この
ような構造は半導体基板表面の利用率を高くすることが
でき、しかも電流容量を大きくできるので、パワー素子
に適している。
【００２２】次に、図３及び図４に示すＤＭＯＳ装置の
利点について説明する。ここで、図５は図３及び図１０
のＢ−Ｂ間の表面濃度プロファイルを示す図である。本
ＤＭＯＳ装置では、従来のｐ−エピタキシャル層２２よ
りも低濃度のｐ−−エピタキシャル層３の表面にリン等
のｎ型不純物を選択的に注入して同不純物のｐ−−エピ
タキシャル層３内の拡散を行っているので、従来のｐ−
エピタキシャル層２２内にリン等のｎ型不純物を注入・
拡散させる場合よりも格段に当該ｎ型不純物を容易に且
つ均一に拡散させることができる。このため、ｎ−ベー
ス領域３３を形成するための拡散時間を格段に低減する
ことができ、以て製品の低コスト化を図り得る。そし
て、この様なｎ型不純物のｐ型エピタキシャル層内への
拡散の容易化・均一化によって、図５に示す通り、ｎ−
ベース領域３３におけるｎ型不純物の表面濃度は深さ方
向に対してステップ状に変化することになる。このた
め、図５に示す従来品の場合とは異なり、ｎ−ベース領
域３３のシャロー化を阻止して、ソース−ドレイン間電
圧印加時にｎ−ベース領域３３内に生ずる空乏層化の比
率を従来品よりも格段に小さくすることができる。この
ことは、図３及び図４に示す本発明のＤＭＯＳ装置にお
いてはショートチャネル効果の改善が得られることを意
味し、従って、耐圧特性の改善をもたらす。この点を図
６及び図７に示す。図６は、本発明のＤＭＯＳ装置と従
来品とのしきい値電圧波形を比較して示す図であり、横
軸はソース−ドレイン間電圧（Ｖ）である。又、図７は
本発明のＤＭＯＳ装置と従来品との耐圧波形を示す図で
あり、横軸はソース−ドレイン間電圧（Ｖ）である。図
６より明らかな通り、本発明のＤＭＯＳ装置では、しき
い値電圧がショートチャネル波形でなくなり、ショート
チャネル効果の発生を抑制することが可能となってい
る。又、図７より明らかな通り、本発明のＤＭＯＳ装置
によれば耐圧の向上を図り得る。
利点について説明する。ここで、図５は図３及び図１０
のＢ−Ｂ間の表面濃度プロファイルを示す図である。本
ＤＭＯＳ装置では、従来のｐ−エピタキシャル層２２よ
りも低濃度のｐ−−エピタキシャル層３の表面にリン等
のｎ型不純物を選択的に注入して同不純物のｐ−−エピ
タキシャル層３内の拡散を行っているので、従来のｐ−
エピタキシャル層２２内にリン等のｎ型不純物を注入・
拡散させる場合よりも格段に当該ｎ型不純物を容易に且
つ均一に拡散させることができる。このため、ｎ−ベー
ス領域３３を形成するための拡散時間を格段に低減する
ことができ、以て製品の低コスト化を図り得る。そし
て、この様なｎ型不純物のｐ型エピタキシャル層内への
拡散の容易化・均一化によって、図５に示す通り、ｎ−
ベース領域３３におけるｎ型不純物の表面濃度は深さ方
向に対してステップ状に変化することになる。このた
め、図５に示す従来品の場合とは異なり、ｎ−ベース領
域３３のシャロー化を阻止して、ソース−ドレイン間電
圧印加時にｎ−ベース領域３３内に生ずる空乏層化の比
率を従来品よりも格段に小さくすることができる。この
ことは、図３及び図４に示す本発明のＤＭＯＳ装置にお
いてはショートチャネル効果の改善が得られることを意
味し、従って、耐圧特性の改善をもたらす。この点を図
６及び図７に示す。図６は、本発明のＤＭＯＳ装置と従
来品とのしきい値電圧波形を比較して示す図であり、横
軸はソース−ドレイン間電圧（Ｖ）である。又、図７は
本発明のＤＭＯＳ装置と従来品との耐圧波形を示す図で
あり、横軸はソース−ドレイン間電圧（Ｖ）である。図
６より明らかな通り、本発明のＤＭＯＳ装置では、しき
い値電圧がショートチャネル波形でなくなり、ショート
チャネル効果の発生を抑制することが可能となってい
る。又、図７より明らかな通り、本発明のＤＭＯＳ装置
によれば耐圧の向上を図り得る。
【００２３】更に本発明のＤＭＯＳ装置によれば、オン
抵抗のより一層の低減化を図ることが可能となる。即
ち、ｐ−−エピタキシャル層３を設けたことによりｎ−
ベース領域３３を形成するｎ型不純物の拡散が格段に容
易となった結果、本ＤＭＯＳ装置では、図５に示す様
に、ｐ−エピタキシャル層２の不純物濃度を従来のｐ−
エピタキシャル層２２のそれよりも大きくすることがで
きるので、ｐ−エピタキシャル層２の比抵抗を従来のｐ
−エピタキシャル層２２のそれよりも大きくすることが
できる。しかも、ｐ−−エピタキシャル層３を設けた分
だけｐ−エピタキシャル層２の厚みを従来のｐ−エピタ
キシャル層２２のそれよりも小さくすることができる
（図２）。従って、比抵抗と厚みとの積より決定される
ｐ−エピタキシャル層２の抵抗を従来のｐ−エピタキシ
ャル層２２のそれよりも格段に小さくすることができ、
オン抵抗中に占めるｐ−エピタキシャル層の抵抗の寄与
率を従来品よりも小さくすることが可能となる。
抵抗のより一層の低減化を図ることが可能となる。即
ち、ｐ−−エピタキシャル層３を設けたことによりｎ−
ベース領域３３を形成するｎ型不純物の拡散が格段に容
易となった結果、本ＤＭＯＳ装置では、図５に示す様
に、ｐ−エピタキシャル層２の不純物濃度を従来のｐ−
エピタキシャル層２２のそれよりも大きくすることがで
きるので、ｐ−エピタキシャル層２の比抵抗を従来のｐ
−エピタキシャル層２２のそれよりも大きくすることが
できる。しかも、ｐ−−エピタキシャル層３を設けた分
だけｐ−エピタキシャル層２の厚みを従来のｐ−エピタ
キシャル層２２のそれよりも小さくすることができる
（図２）。従って、比抵抗と厚みとの積より決定される
ｐ−エピタキシャル層２の抵抗を従来のｐ−エピタキシ
ャル層２２のそれよりも格段に小さくすることができ、
オン抵抗中に占めるｐ−エピタキシャル層の抵抗の寄与
率を従来品よりも小さくすることが可能となる。
【００２４】（実施の形態２）図８は、実施の形態２に
係る平面構造型の本ＤＭＯＳ装置のユニットセル部を示
す縦断面図である。そのチップ外周部における縦断面構
造は、図４に示すものと同様である。図８において、高
濃度のボロン不純物を含むｐ＋半導体基板１の上に、同
じ導電型で不純物の濃度が順次に低くなる２層のｐ−及
びｐ−−エピタキシャル層２，３を積層する（図１）。
そして、この基板の最上層であるｐ−−エピタキシャル
層３内に選択的にドナー型不純物（リン等）を注入・拡
散させて、ｎ−ベース領域３３をｐ−−エピタキシャル
層３内に形成する。この場合、ｐ−−エピタキシャル層
３中、ＤＭＯＳＦＥＴのチャネル領域となる部分には、
ｎ−ベース領域３３を形成しない。そして、ｎ−ベース
領域３３の表面層の一部にｐ＋ソース領域４を形成す
る。また、ｐ＋ソース領域４、チャネル領域をなすｐ−
−エピタキシャル層３及びｎ−ベース領域３３上に、ゲ
ート酸化膜５を介して、ゲート電極６を形成する。そし
て、このゲート電極６の上には絶縁膜７を形成する。そ
して、ｎ−ベース領域３３とｐ＋ソース領域４との表面
部上に、共通に接触するソース電極８を形成し、ｐ＋半
導体基板１の裏面上にドレイン電極９を形成する。
係る平面構造型の本ＤＭＯＳ装置のユニットセル部を示
す縦断面図である。そのチップ外周部における縦断面構
造は、図４に示すものと同様である。図８において、高
濃度のボロン不純物を含むｐ＋半導体基板１の上に、同
じ導電型で不純物の濃度が順次に低くなる２層のｐ−及
びｐ−−エピタキシャル層２，３を積層する（図１）。
そして、この基板の最上層であるｐ−−エピタキシャル
層３内に選択的にドナー型不純物（リン等）を注入・拡
散させて、ｎ−ベース領域３３をｐ−−エピタキシャル
層３内に形成する。この場合、ｐ−−エピタキシャル層
３中、ＤＭＯＳＦＥＴのチャネル領域となる部分には、
ｎ−ベース領域３３を形成しない。そして、ｎ−ベース
領域３３の表面層の一部にｐ＋ソース領域４を形成す
る。また、ｐ＋ソース領域４、チャネル領域をなすｐ−
−エピタキシャル層３及びｎ−ベース領域３３上に、ゲ
ート酸化膜５を介して、ゲート電極６を形成する。そし
て、このゲート電極６の上には絶縁膜７を形成する。そ
して、ｎ−ベース領域３３とｐ＋ソース領域４との表面
部上に、共通に接触するソース電極８を形成し、ｐ＋半
導体基板１の裏面上にドレイン電極９を形成する。
【００２５】このｐ−ｃｈ平面構造型ＭＯＳＦＥＴにお
いて、ドレイン電極９とソース電極８との間に電圧を印
加し、ゲート電極６に負の電圧をしきい値電圧以上に加
えると、ｎ−ベース領域３３のゲート側両サイドに反転
層ができ、ホールがｐ＋ソース領域４からｐ−−エピタ
キシャル層３におけるチャネルを通りｐ−エピタキシャ
ル層２に流れ込む。その後、ホールは、電界によってｐ
＋半導体基板１に達し、ソース電極８とドレイン電極９
とが導通する。ゲート電極のバイアスをとれば、チャネ
ルが消滅してソース電極８とドレイン電極９とは遮断さ
れる。
いて、ドレイン電極９とソース電極８との間に電圧を印
加し、ゲート電極６に負の電圧をしきい値電圧以上に加
えると、ｎ−ベース領域３３のゲート側両サイドに反転
層ができ、ホールがｐ＋ソース領域４からｐ−−エピタ
キシャル層３におけるチャネルを通りｐ−エピタキシャ
ル層２に流れ込む。その後、ホールは、電界によってｐ
＋半導体基板１に達し、ソース電極８とドレイン電極９
とが導通する。ゲート電極のバイアスをとれば、チャネ
ルが消滅してソース電極８とドレイン電極９とは遮断さ
れる。
【００２６】図８に示す様な、半導体基板の両表面に電
極を配し、半導体基板の厚さ方向に電流が流れる平面構
造の半導体素子を縦型半導体素子（ＤＭＯＳ）と呼ぶ。
極を配し、半導体基板の厚さ方向に電流が流れる平面構
造の半導体素子を縦型半導体素子（ＤＭＯＳ）と呼ぶ。
【００２７】図８に示す構造を有するＤＭＯＳＦＥＴに
おいても、実施の形態１で述べた利点は全て得られる。
但し、図８のＤＭＯＳＦＥＴでは、チャネル層が水平に
形成され、そこからｐ−−エピタキシャル層３内を電流
が流れるので、図３に示すトレンチ構造のＤＭＯＳＦＥ
Ｔと比べてオン抵抗が高くなるという傾向がある。この
場合、周知の技術で以てｎ−ベース間（ＪＦＥＴ）のｐ
−−エピタキシャル層３内へ高濃度のｐ型不純物を注入
・拡散することで、上記の傾向を改善することは可能で
ある。尚、図８に示すＤＭＯＳＦＥＴは、オン抵抗より
も他の特性を重視した分野において多く製品化されてい
る。
おいても、実施の形態１で述べた利点は全て得られる。
但し、図８のＤＭＯＳＦＥＴでは、チャネル層が水平に
形成され、そこからｐ−−エピタキシャル層３内を電流
が流れるので、図３に示すトレンチ構造のＤＭＯＳＦＥ
Ｔと比べてオン抵抗が高くなるという傾向がある。この
場合、周知の技術で以てｎ−ベース間（ＪＦＥＴ）のｐ
−−エピタキシャル層３内へ高濃度のｐ型不純物を注入
・拡散することで、上記の傾向を改善することは可能で
ある。尚、図８に示すＤＭＯＳＦＥＴは、オン抵抗より
も他の特性を重視した分野において多く製品化されてい
る。
【００２８】（変形例）実施の形態１及び２ではｐチャ
ネルＤＭＯＳ装置について説明したが、ｎチャネルＤＭ
ＯＳ装置についても本発明を適用可能である。この場合
には、ｎ型が「第１導電型」となり、ｐ型が「第２導電
型」となると共に、図１に示したウエハは、ｎ＋基板上
に形成された、ｎ−エピタキシャル層とｎ−−エピタキ
シャル層とから成る積層構造を有することになる。
ネルＤＭＯＳ装置について説明したが、ｎチャネルＤＭ
ＯＳ装置についても本発明を適用可能である。この場合
には、ｎ型が「第１導電型」となり、ｐ型が「第２導電
型」となると共に、図１に示したウエハは、ｎ＋基板上
に形成された、ｎ−エピタキシャル層とｎ−−エピタキ
シャル層とから成る積層構造を有することになる。
【００２９】（まとめ）本実施の形態１，２及び変形例
に係るＤＭＯＳ装置によれば、次の利点が得られる。
に係るＤＭＯＳ装置によれば、次の利点が得られる。
【００３０】 ２層エピタキシャル構造を用いた低耐
圧ｐ−ｃｈ又はｎ−ｃｈ縦型ＭＯＳＦＥＴにおいて、ｎ
−ベース領域又はｐ−ベース領域を形成するプロセスを
従来よりも短時間で行うことができる。
圧ｐ−ｃｈ又はｎ−ｃｈ縦型ＭＯＳＦＥＴにおいて、ｎ
−ベース領域又はｐ−ベース領域を形成するプロセスを
従来よりも短時間で行うことができる。
【００３１】 しきい値電圧がショートチャネル波形
でなくなり、長期の寿命試験で耐圧リーク、ゲートショ
ートといった発生が少なくなる。
でなくなり、長期の寿命試験で耐圧リーク、ゲートショ
ートといった発生が少なくなる。
【００３２】 耐圧を決めるｐ−エピタキシャル層
（ｐ−ｃｈ）又はｎ−エピタキシャル層（ｎ−ｃｈ）の
設計が容易となる。
（ｐ−ｃｈ）又はｎ−エピタキシャル層（ｎ−ｃｈ）の
設計が容易となる。
【００３３】 他の低耐圧クラス（例えば耐圧１５０
Ｖ以下）のＤＭＯＳ装置にも、図３、図４や図８に示し
たものと同一構造及び同一プロセスを展開できる。
Ｖ以下）のＤＭＯＳ装置にも、図３、図４や図８に示し
たものと同一構造及び同一プロセスを展開できる。
【００３４】 平面型及びトレンチ型の両ＤＭＯＳ装
置を比較すると、ｐ−−エピタキシャル層（ｐ−ｃｈ）
又はｎ−−エピタキシャル層（ｎ−ｃｈ）の影響が少な
い（オン抵抗がより小さくなる）点で、トレンチ型のＤ
ＭＯＳへの適用が最適である。
置を比較すると、ｐ−−エピタキシャル層（ｐ−ｃｈ）
又はｎ−−エピタキシャル層（ｎ−ｃｈ）の影響が少な
い（オン抵抗がより小さくなる）点で、トレンチ型のＤ
ＭＯＳへの適用が最適である。
【００３５】
【発明の効果】請求項１ないし３の各発明によれば、第
３半導体層の形成が従来よりも容易となるので、第３半
導体層の形成時間を短縮できると共に、第３半導体層の
表面濃度分布がステップ状となりショートチャネル特性
及び耐圧特性の改善を図ることができる。しかも、本発
明によれば、第１半導体層の比抵抗と厚みとを従来技術
よりも小さく設定することが可能となり、装置のオン抵
抗をより一層低減することができる。
３半導体層の形成が従来よりも容易となるので、第３半
導体層の形成時間を短縮できると共に、第３半導体層の
表面濃度分布がステップ状となりショートチャネル特性
及び耐圧特性の改善を図ることができる。しかも、本発
明によれば、第１半導体層の比抵抗と厚みとを従来技術
よりも小さく設定することが可能となり、装置のオン抵
抗をより一層低減することができる。
【図１】 実施の形態１及び２に係るエピタキシャルウ
エハを示す断面図である。
エハを示す断面図である。
【図２】 図１及び図９のＡ−Ａ間の濃度プロファイル
を示す図である。
を示す図である。
【図３】 実施の形態１に係るＤＭＯＳ装置のユニット
セル部を示す断面図である。
セル部を示す断面図である。
【図４】 実施の形態１に係るＤＭＯＳ装置のチップ外
周部を示す断面図である。
周部を示す断面図である。
【図５】 図３及び図１０のＢ−Ｂ間の濃度プロファイ
ルを示す図である。
ルを示す図である。
【図６】 本発明及び従来品の各々のしきい値電圧波形
を示す図である。
を示す図である。
【図７】 本発明及び従来品の各々の耐圧波形を示す図
である。
である。
【図８】 実施の形態２に係る平面構造型のＤＭＯＳ装
置のユニットセル部を示す断面図である。
置のユニットセル部を示す断面図である。
【図９】 従来のエピタキシャルウエハを示す断面図で
ある。
ある。
【図１０】 従来のＤＭＯＳ装置のユニットセル部を示
す断面図である。
す断面図である。
【図１１】 従来のＤＭＯＳ装置のチップ外周部を示す
断面図である。
断面図である。
【図１２】 従来の平面構造型のＤＭＯＳ装置のユニッ
トセル部を示す断面図である。
トセル部を示す断面図である。
１ ｐ＋半導体基板、２，２２ ｐ−エピタキシャル層
（第１半導体層）、３ｐ−−エピタキシャル層（第２半
導体層）、４ ソース領域（第４半導体層）、５ ゲー
ト酸化膜、６ ゲート電極、７ 絶縁膜、８ ソース電
極、９ ドレイン電極、１０ チャネルストッパ、１１
トレンチ、１２ 界面、３３ ｎ−ベース領域（第３
半導体層）、７７ パシベーション膜。
（第１半導体層）、３ｐ−−エピタキシャル層（第２半
導体層）、４ ソース領域（第４半導体層）、５ ゲー
ト酸化膜、６ ゲート電極、７ 絶縁膜、８ ソース電
極、９ ドレイン電極、１０ チャネルストッパ、１１
トレンチ、１２ 界面、３３ ｎ−ベース領域（第３
半導体層）、７７ パシベーション膜。
Claims (3)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板上に形成された、前記半導体基板よりも
低濃度の前記第１導電型の第１半導体層と、 前記第１半導体層上に形成された、前記第１半導体層よ
りも低濃度の前記第１導電型の第２半導体層と、 前記第２半導体層の表面より前記第１半導体層と前記第
２半導体層との界面に至るまで前記第２半導体層内部に
形成された、第２導電型の第３半導体層とを備えたこと
を特徴とする、半導体装置。 - 【請求項２】 請求項１記載の半導体装置であって、 前記第３半導体層の表面より前記第３半導体層内に形成
された、前記第１半導体層よりも高濃度の前記第１導電
型の第４半導体層と、 前記第３半導体層の前記表面より前記第４半導体層と前
記第３半導体層とを貫通して前記第２半導体層内部にま
で達するトレンチと、 前記トレンチの壁面上に形成されたゲート酸化膜と、 前記ゲート酸化膜を介して前記トレンチ内に充填された
ゲート電極層とを更に備えたことを特徴とする、半導体
装置。 - 【請求項３】 第１導電型の半導体基板上に、前記半導
体基板よりも低濃度の前記第１導電型の第１半導体層を
形成し、 前記第１半導体層よりも低濃度の前記第１導電型の第２
半導体層を前記第１半導体層上に形成し、 前記第２半導体層の表面より前記第１半導体層と前記第
２半導体層との界面に至るまで前記第２半導体層内に第
２導電型の第３半導体層を選択的に形成し、 前記第１半導体層よりも高濃度の前記第１導電型の第４
半導体層を前記第３半導体層の表面より前記第３半導体
層内に形成することを特徴とする、半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36417699A JP2001185557A (ja) | 1999-12-22 | 1999-12-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36417699A JP2001185557A (ja) | 1999-12-22 | 1999-12-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001185557A true JP2001185557A (ja) | 2001-07-06 |
Family
ID=18481164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36417699A Pending JP2001185557A (ja) | 1999-12-22 | 1999-12-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001185557A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005533367A (ja) * | 2001-11-21 | 2005-11-04 | ゼネラル セミコンダクター，インク． | パッシベーション層のクラックの発生を防止した集積回路 |
-
1999
- 1999-12-22 JP JP36417699A patent/JP2001185557A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005533367A (ja) * | 2001-11-21 | 2005-11-04 | ゼネラル セミコンダクター，インク． | パッシベーション層のクラックの発生を防止した集積回路 |
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