JP4502640B2 - パッシベーション層のクラックの発生を防止した集積回路の製造方法 - Google Patents

Description

本発明は、半導体に関し、詳しくは、最終的に金属配線層（interconnect metal layer）上に形成されるパッシベーション層に与える応力を低減すると考えられる丸められたコーナを有する構成の金属配線層を形成することにより、金属配線層上に形成されるパッシベーション層のクラックの発生を防止する集積回路の製造方法に関する。

半導体の製造において、集積回路（integrated circuit：以下、ＩＣという。）デバイスは、半導体基板上に形成される。ＩＣデバイスは、通常、例えばトランジスタ及び／又はコンデンサを備え、これらは、金属配線層によって互いに接続されている。ＩＣデバイスの構造体を形成した後、ＩＣデバイスを外的なダメージから保護するために、ＩＣデバイス構造体上には、パッシベーション層が設けられる。ＩＣデバイス構造体を効果的に保護するためには、空隙（void）がないパッシベーション層を十分な硬度で均一に堆積させる必要があり、及びパッシベーション層は、クラッキング、水蒸気又はアルカリイオンの浸透及び機械的ダメージに対する耐久性を有する必要がある。

パッシベーションを形成するために一般的に用いられる材料としては、窒化シリコン、ＰＳＧ（phosphosilicate glass）等がある。窒化シリコンは、高密度で高硬度の特性を有し、水蒸気又はアルカリイオンの浸透を防ぎ、機械的ダメージに耐える。ＰＳＧは、リン原子を含み、汚染不純物除去特性（gettering property）を有し、これにより、水蒸気及びアルカリイオンが効果的に吸収される。これらの保護効果により、パッシベーション層によって保護されたＩＣデバイスの寿命が引き延ばされる。

反応性イオンエッチング（reactive ion etching：ＲＩＥ）及びダマシン法（damascene techniques）を含む周知の金属パターニング法は、０．５μｍ以下の寸法を有する要素（features）を作成することができる異方性エッチングプロセスを採用している。しかしながら、実際には、異方性エッチングでは、金属要素（metallized features）に、周囲の誘電層に大きな応力を与えやすい鋭利なコーナが作成されてしまうことがある。特に、これらの大きな応力により、上に形成されたパッシベーション層にクラックが生じやすい。更に、これらの応力により、様々な目的で集積回路内に形成されるヒューズ（fuse）内に、「窪み（cratering）」が生じることが分かっている。

応力により生じるクラックを低減する手法として、保護用のパッシベーション層の厚さを増加させることが提案されている。しかしながら、この手法では、パッシベーション層の厚さを増加させることにより、パッシベーション層の脆性も増すという制約がある。

米国特許第５，４１６，０４８号、第４，４２５，１８３号、第４，３５２，７２４号は、それぞれ、断面図から分かるように、配線層の上部コーナ（top corner）を丸めることにより、半導体のエッチングにおける様々な効果を実現する手法を提案している。米国特許第５，４１６，０４８号、第４，４２５，１８３号に開示されているように、及び米国特許第４，７８０，４２９号に更に開示されているように、エッチングされた金属要素の側壁を傾斜させることにより、この他の様々な効果を実現できる。これらの製造方法によって形成される傾斜した側壁は、ＩＣの金属要素を構成する金属の酸化物によって形成されており、これらの側壁によって、漏れ電流が少量増え、隣接した金属要素間において好ましくない短絡回路が形成されてしまうことがある。

米国特許第６，２０８，００８号は、金属層の断面図から分かるように、エッチングされた金属要素の底部のコーナを丸めることを提案している。但し、この文献に開示されている手法は、幾つかの工程を必要とし、しかも、エッチングされた金属要素の底部コーナしか丸めることができない。

本発明は、上述及びこの他の問題を解決するために、集積回路に用いられる保護用のパッシベーション層にクラックが生じる可能性を低減する。詳しくは、本発明は、金属層の平面図から見て、丸められたコーナを有する配線レイアウトを実現することにより、この上に重ねられるパッシベーション層のクラッキングを削減する。

経験的に（Without wishing to be bound by theory）、このような曲線的なコーナ部を有する配線層の上又は周囲にパッシベーション層を形成すると、パッシベーション層に伝わる応力を著しく小さくすることができ、これにより、従来のデバイスにおいて頻繁に発生していたパッシベーション層のクラッキングの可能性を低くすることができる。

本発明の一実施例である集積回路の製造方法は、集積回路の平均寿命を向上させる集積回路の製造方法において、（１）（ａ）基板と、（ｂ）基板に形成されたダマシントレンチ内に配置され、少なくとも１つのコーナ部分を有するパターン化された金属配線層と、（ｃ）金属配線層の少なくとも１つのコーナ部分上に形成され、少なくとも１つのコーナ部分上においてクラッキングが生じているＰＳＧ層とを有する集積回路を特定する工程と、（２）ダマシントレンチを形成するために用いたパターン化されたマスク層の設計を変更し、クラッキングが生じているパッシベーション層の下の１つ以上のコーナ部分を、１つ以上の曲線状のコーナ部分で置換する工程とを有する。集積回路は、好ましくは、（１）基板上にパターン化されたマスク層を形成する工程と、（２）パターン化されたマスク層の開口を介して基板をエッチングし、ダマシントレンチを形成する工程と、（３）ダマシントレンチ内に金属配線層を形成する工程と、（４）ＰＳＧ層を形成する工程とによって形成される。

本発明により、平均寿命が長くすることができ、及び短絡回路の形成を防止できる集積回路を製造することができる。

本発明のこれらの及び他の実施例及びその利点は、特許請求の範囲及び発明の実施の形態により更に明らかとなる。

以下、本発明の好ましい実施例を示す図面を参照して、本発明を更に詳細に説明する。なお、本発明は、後述する実施例とは異なる形式で実現してもよく、したがって、これらの実施例によって限定されるものではない。

本発明は、基板内又は基板上に形成され、上層に配設されるパッシベーション層に与える応力を最小にすると考えられる構造的な特徴（structural features）を有する金属層を含むデバイス及びその製造方法を提供する。詳しくは、丸められたコーナを含む形状を有する金属層を基板上又は基板内に形成することができるデバイス又は方法を提供する。

図１は、従来の保護膜で覆われた（passivated）集積回路の断面図である。この集積回路は、基板１００と、基板１００上に配設され、反応性イオンエッチング（reactive ion etching：ＲＩＥ）によってエッチングされた金属要素（metallized feature）１０１を備える。金属要素１０１は、それぞれ、上部１０３と、底部１０４とを有する。この金属要素１０１の上には、保護用のパッシベーション層１０２が配設されている。保護用のパッシベーション層１０２の材料としては、窒化シリコン又はＰＳＧ（phosphosilicate glass）が好ましく、特にＰＳＧがより好ましい。

図１に示す基板１００（又は、後述する図２の基板２００）の実際の構成は、選択された集積回路に依存する。特定の具体例として、集積回路は、１つ以上のトレンチ金属酸化膜半導体電界効果トランジスタ（metal-oxide-semiconductor field-effect transistor：以下、ＭＯＳＦＥＴという。）デバイスを含んでいてもよい。当該技術分野で周知のように、これらのデバイスは、（ａ）第１の伝導型の半導体基板、多くの場合、ｎ型伝導性のシリコン製の基板と、（ｂ）基板上に形成され、第１の伝導型のエピタキシャル層と、（ｃ）エピタキシャル層内に延びるトレンチと、（ｄ）トレンチの内壁の少なくとも一部を覆う、代表的には二酸化シリコンを材料とする絶縁層と、（ｅ）絶縁層に接し、トレンチ内に埋め込まれた、代表的には不純物がドープされた多結晶シリコンを材料とする導電領域と、（ｆ）エピタキシャル層の上部内にトレンチに隣接して形成された、第２の伝導型のボディ領域と、（ｇ）ボディ領域の上部内にトレンチに隣接して形成された、第１の伝導型のソース領域と、（ｈ）導電領域の一部の上に形成され、代表的にはＢＰＳＧ（borophosphosilicate glass）を材料とする絶縁領域とを備える。この構造体の上に、ゲート金属領域及びソース金属領域を含む配線層が形成される（したがって、この構造は、基板の配線層として機能する）。トレンチＭＯＳＦＥＴデバイスの具体例については、例えば米国特許第５，０７２，２６６号、第５，５４１，４２５号、第５，８６６，９３１号に開示されており、これらの文献は参照により本願に援用されるものとする。

図２は、ダマシンプロセス（damascene process）によって作成された従来の集積回路の断面である。この集積回路では、基板２００に埋め込まれた配線層２０１を形成するために、基板２００内のトレンチは、金属によって埋め込まれて、（例えば、化学的機械的研磨によって）研磨される。配線層２０１は、上部２０２と底部２０３とを有する。

図３は、鋭利なコーナを有する配線構成（interconnect geometry）が設けられた回路の一例を示している。この図３は、トレンチＭＯＳＦＥＴに関連した配線層の一部の平面図である。図３に示すように、配線層３００のレイアウトは、少なくとも１つの鋭利なコーナ３０１（これらのうち３個の符号を付している）を有するゲート金属領域３００ｇとソース金属領域３００ｓを含んでいる。

この配線層３００上に、例えば図１に示すパッシベーション層１０２のようなパッシベーション層を重ねた場合、特に、図３の平面図に示す凹コーナ（concave corner）３０１等の鋭利な窪み（sharp concavity）に対応する部分において、パッシベーション層にクラッキング又はディレイヤリング（delayering）が生じることは一般的である（例えば図３に示す回路設計においては、符号が付されているコーナのうち最も右側のコーナにおいて問題が生じやすい）。パッシベーション層の下層にある配線層において、鋭利な凹コーナは、過度に強い応力集中部となり、この応力がパッシベーション層に伝わると、好ましくないクラッキング及び電流漏れの可能性が生じると考えられる。

本発明は、図４に平面図として示すように、配線層のコーナを丸めることにより、例えば図１に示す配線層１０１から保護用のパッシベーション層１０２に伝達される応力の問題を解決する。

図４に示すように、本発明に基づいて形成された配線層４００は、図３に示すコーナ３０１等の従来の配線層が有する鋭利なコーナではなく、丸められたコーナ４０１を有する。丸められたコーナ４０１の曲線的性質により、配線層４００を覆い及び囲む層に伝達される応力が著しく低減され、これにより、回路の完全性（integrity）、信頼性、平均寿命（expectancy）が向上する。配線層４００のコーナの曲率半径は、好ましくは２０μｍ以下であり、より好ましくは１〜２０μｍであり、更に好ましくは５〜１０μｍであり、最も好ましくは７〜１０μｍである。

パッシベーション層に覆われた曲線的要素を有する配線層は知られているが、本発明が提案する、配線層の（平面図における）鋭利なコーナを丸められたコーナに置き換えて、パッシベーション層のクラッキングを防止する方法は知られていない。

本発明に基づく方法は、金属エッチング及びダマシンプロセス技術、並びに様々な回路トポロジに適用することができる。金属エッチングプロセスでは、及び本発明の第１の実施例においては、図１に示す回路トポロジは、図５に示す方法に基づき、まず、例えばアルミニウム等の適切な材料によって形成された金属層を基板に積層する（layering）ことによって得ることができる。この工程は、図５に示すステップ５０１に対応する。次に、周知のリソグラフィー技術を用いて、所望の金属配線層マスクを用いて、金属層をパターン化する。本発明に基づく効果を実現するために、金属配線層マスクは、図４を用いて説明したような曲線的特徴を有するコーナによって設計しておく。このパターン化工程は、図５に示すステップ５０２に対応する。次に、ステップ５０３に示すように、周知の手法を用いて、金属配線層マスクの開口を介して、金属層をエッチングし、金属配線層マスクのパターンに従った金属配線層を基板上に形成する。そして、ステップ５０４に示すように、パターン化された金属配線層の少なくとも一部の上にパッシベーション層を形成する。

ダマシン法を用いた集積回路製造プロセスでは、及び本発明の第２の実施例においては、図２に示す回路トポロジは、図６に示す方法に基づいて得ることができる。図６に示すように、本発明の第２の実施例では、まず、適切な基板上にパターン化されたマスクを設ける。本発明に基づく効果を実現するために、パターン化されたマスクは、図４を用いて説明したような曲線的特徴を有するコーナによって設計しておく。このパターン化工程は、図６に示すステップ６０１に対応する。次に、ステップ６０２に示すように、周知のエッチング法を用いて、パターン化されたマスクを介して基板をエッチングし、このパターンに従った１つ以上のダマシントレンチを基板内に形成する。次に、ステップ６０３に示すように、例えば１つ以上のトレンチに金属を堆積させ、化学的機械的研磨を行うことによって、上述したエッチングよって形成されたトレンチ内に金属配線層を形成する。そして、ステップ６０４において、金属配線層の少なくとも一部の上に、パッシベーション層を形成する。

本発明により、集積回路の配線層を覆う誘電体のクラッキングを削減する簡単で実用的な方法が提供される。

以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。

周知の反応性イオンエッチング法によって作成された要素を有する集積回路の断面図である。 周知のダマシンエッチング法を用いて作成された要素を有する集積回路の断面図である。 周知のエッチング法を用いて作成された金属配線層の平面図である。 本発明に基づいて作成された金属配線層の平面図である。 本発明の第１の実施例に基づく製造方法のフローチャートである。 本発明の第２の実施例に基づく製造方法のフローチャートである。

Claims (6)

1. 集積回路の平均寿命を向上させる集積回路の製造方法において、
   （ａ）基板と、（ｂ）上記基板に形成されたダマシントレンチ内に配置され、少なくとも１つのコーナ部分を有するパターン化された金属配線層と、（ｃ）上記金属配線層の少なくとも１つのコーナ部分上に形成され、該少なくとも１つのコーナ部分上においてクラッキングが生じているＰＳＧ層とを有する集積回路を特定する工程と、
   上記ダマシントレンチを形成するために用いたパターン化されたマスク層の設計を変更し、上記クラッキングが生じているＰＳＧ層の下の１つ以上のコーナ部分を、上記クラッキングを低減する１つ以上の曲線状のコーナ部分で置換する工程とを有する集積回路の製造方法。
2. 上記曲線状のコーナ部分の曲率半径は、２０μｍ以下であることを特徴とする請求項１記載の集積回路の製造方法。
3. 上記曲線状のコーナ部分の曲率半径は、１〜１０μｍの範囲内にあることを特徴とする請求項１記載の集積回路の製造方法。
4. 上記曲線状のコーナ部分の曲率半径は、５〜１０μｍの範囲内にあることを特徴とする請求項１記載の集積回路の製造方法。
5. 上記クラッキングが生じているＰＳＧ層の下の少なくとも１つのコーナ部分は、凹コーナ部分であることを特徴とする請求項１記載の集積回路の製造方法。
6. 上記集積回路は、
   上記基板上にパターン化されたマスク層を形成する工程と、
   上記パターン化されたマスク層の開口を介して上記基板をエッチングし、上記ダマシントレンチを形成する工程と、
   上記ダマシントレンチ内に上記金属配線層を形成する工程と、
   上記ＰＳＧ層を形成する工程とによって形成されることを特徴とする請求項１記載の集積回路の製造方法。

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