CN1592946A - 抵抗在钝化层形成裂纹的集成电路 - Google Patents

抵抗在钝化层形成裂纹的集成电路 Download PDF

Info

Publication number
CN1592946A
CN1592946A CNA02823247XA CN02823247A CN1592946A CN 1592946 A CN1592946 A CN 1592946A CN A02823247X A CNA02823247X A CN A02823247XA CN 02823247 A CN02823247 A CN 02823247A CN 1592946 A CN1592946 A CN 1592946A
Authority
CN
China
Prior art keywords
layer
passivation layer
corner
integrated circuit
composition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA02823247XA
Other languages
English (en)
Inventor
石甫渊
苏根政
约翰·E·阿马托
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
General Semiconductor Inc
Original Assignee
General Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by General Semiconductor Inc filed Critical General Semiconductor Inc
Publication of CN1592946A publication Critical patent/CN1592946A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

在用蚀刻和镶嵌技术产生的集成电路，据推测，由于应力从互连金属层传递到围绕的介电材料(401)中的结果，使得在围绕集成在器件中的互连金属层(400)的介电材料中通常产生裂纹。本发明通过提供一种包括圆形转角的互连金属层来解决这一问题，这种圆形转角据信能够减少传递到围绕的介电层的应力。

Description

抵抗在钝化层形成裂纹的集成电路
技术领域
本发明涉及半导体，特别是涉及抵抗在钝化层上形成裂纹的集成电路，通过产生互连金属层而将该钝化层形成在互连金属层上，该互连金属层具有据信能减少传递到最终形成在其上的钝化层的应力的圆形转角结构。
背景技术
在半导体制造中，集成电路(IC)器件形成在半导体基片上。IC器件通常包括，例如，晶体管和/或电容，它们由互连金属层进行互连。在IC器件结构形成之后，然后在该IC结构上形成钝化层，以便保护该IC结构不受外部损坏。为了有效地保护IC结构，钝化层必须均匀地淀积，没有孔隙并具有足够的硬度，并且能够抵抗裂纹、水汽或碱性离子的渗透以及机械损坏。
用于形成钝化层的一些通用材料包括氮化硅和磷硅酸盐玻璃(PSG)。氮化硅具有高密度和良好的硬度特性，使它能够有效地抵抗水汽或碱性离子的渗透以及抵抗机械损坏。PSG包含具有吸收性质的磷原子，以便其有效地吸收水汽和碱性离子。这些保护的效果延长了用钝化层保护的IC器件的寿命。
常规的金属构图的方法包括：活性离子蚀刻(RIE)和镶嵌技术(damascene techniques)，采用各向异性蚀刻处理，该处理能够产生具有尺寸在半微米或更小量级上的功能部件。但是，在实践中各向异性蚀刻通常导致在如此形成的金属功能部件上产生锐角转角，其往往在周围的介电层产生高应力。特别是，已经发现这些高应力致使在覆盖的钝化层上产生裂纹。还发现这些高应力致使在形成集成电路中用于各种目的的熔丝上产生凹坑。
在减少应力所引起裂纹的尝试中，已经提出增加保护性钝化层的厚度。但是这种建议的有利效果受到较厚层的脆性相应增加的限制。
美国专利No.5,416,048、4,425,183和4,352,724中的每个均提出，当从剖面图上看时，使互连层的顶部转角变圆，以实现在半导体蚀刻中的各种改进。在美国专利No.5,416,048和4,425,183中，以及如同在美国专利No.4,780,429中所进一步公开的，蚀刻的金属化功能部件可以还提供有倾斜边，以实现其他各种改进。由这样的制造处理产生的倾斜边由形成IC的金属化功能部件的金属氧化物组成，并且发现，它们在一定程度上产生高漏电流，其能够导致邻近的金属化功能部件之间所不期望的短路。
美国专利No.6,208,008还进一步提出，从金属层的剖面图看，将蚀刻的金属结构的底部转角变圆。但是这个专利公开的方法需要若干个步骤并且仅仅导致在所得到的蚀刻金属结构产生圆形的底部转角。
发明内容
因此，为了解决上述和其他困难，本发明涉及减少用于集成电路保护性钝化层的裂纹的可能性。具体说，本发明通过提供一种包括当从金属层俯视图看时为圆形转角的互连布局(layout)来减少在覆盖钝化层中的裂纹。
不希望被理论所限制，当钝化层形成在具有这种曲线转角几何形状的互连层上或其周围时，相信传递给钝化层的应力会显著地减小，因此，减少在现有技术器件中通常遭受的钝化层裂纹的可能性。
根据本发明的第一实施例，提供一种用于改进集成电路中钝化层的整体性的方法。该方法包括(1)识别集成电路，该集成电路包括：(a)基片，(b)构图的互连层，其具有至少一个形成在该基片上的转角部分，和(c)形成在该互连层的至少一个转角部分上的钝化层，该钝化层呈现出在至少一个转角部分位置上的裂纹；以及(2)修改所构图的掩模层，其用于形成所构图的互连层，使得用一个或多个曲线形转角部分来替代在呈现出裂纹的钝化层下面的一个或多个转角部分。优选地，形成集成电路的处理包括：(1)在基片上提供金属层；(2)在该金属层上提供构图的掩模层；(3)通过在构图的掩模层中的孔来蚀刻该金属层(优选通过各向异性蚀刻处理)，从而产生互连层；以及(4)形成钝化层。
根据本发明的另一个实施例，提供一种改进在集成电路中钝化层的整体性的方法，其包括(1)识别集成电路，该集成电路包括：(a)基片，(b)设置在形成于该基片中的镶嵌沟槽中的构图的互连层，该互连层具有至少一个转角部分，和(c)形成在该互连层的该至少一个转角部分上的钝化层，该钝化层呈现出在至少一个转角部分位置上的裂纹；以及(2)修改所构图的掩模层，其用于形成镶嵌沟槽，使得用一个或多个曲线形转角部分来替代在呈现出裂纹的钝化层下面的一个或多个转角部分。优选地，形成集成电路的处理包括：(1)在基片上提供构图的掩模层；(2)通过在构图的掩模层中的孔来蚀刻该基片层，从而产生镶嵌沟槽；(3)在该镶嵌沟槽内形成互连层；以及(4)形成钝化层。
本发明的优点在于制造的IC具有增加的寿命和增强的抵抗短路能力。
在阅读下面的详细说明和权利要求后，本领域的普通技术人员立即明白本发明的上述和其他的实施例及优点。
附图说明
图1是示意图，示出了集成电路剖面图，该集成电路具有用已知的活性离子蚀刻技术所产生的功能部件；
图2是示意图，示出了集成电路剖面图，该集成电路具有用已知的镶嵌蚀刻技术所产生的功能部件；
图3是示意图，示出了由已知的蚀刻技术产生的金属互连的俯视图；
图4是示意图，示出了根据本发明产生的金属互连的俯视图；
图5是流程图，示出了根据本发明第一实施例的方法；
图6是流程图，示出了根据本发明第二实施例的方法。
具体实施方式
下面将参考附图更详细地描述本发明，其中本发明的优选实施例示于附图中。但是，本发明可以以不同的形式实施并且不应当解释为限制在这里所提出的实施例。
特别的是，本发明的各种实施例包括一种方法，以及包括一种器件，该器件包括：在基片上或基片中的金属层，该基片具有据信使传递到覆盖钝化层的应力最小的结构特征。具体说，本发明提供一种器件和方法，通过该方法，具有包括圆形转角的几何形状的金属层能够形成在基片上或基片中。
图1示出常规的钝化集成电路剖面的示意图。该电路包括：基片100，在其表面上具有RIE蚀刻的金属化功能部件101。该金属化功能部件101每个具有顶部103和底部104。覆盖该金属化功能部件101的是保护性钝化层102。该保护性钝化层102是诸如氮化硅或磷硅酸盐玻璃(PSG)的合适材料，更优选为磷硅酸盐玻璃。
图1(或下面图2中的基片)中基片100真正的结构取决于所选择的集成电路。作为一个具体例子，该集成电路可以包括一个或多个沟槽MOSFET器件。正如现有技术所知道的，这些器件可以包括，例如，(a)第一导电类型的半导体晶片，通常为n-型导电性硅；(b)基片上的第一导电类型的外延层；(c)延伸到该外延层的沟槽；(d)绝缘层，通常为二氧化硅，嵌入该沟槽的至少一部分；(e)导电区，在邻近该绝缘层的沟槽内通常是掺杂的多晶硅；(f)形成在该外延层上部内并邻近该沟槽的第二导电类型的主体区；(g)形成在该主体区上部内并邻近该沟槽的第一导电类型的源极区；以及(h)绝缘区，通常为形成在该导电区上的硼磷硅酸盐玻璃(BPSG)。包括栅极金属和源极金属部分的互连层设置在该结构上(因此，这种结构用作互连层基片)。沟槽MOSFET晶体管的例子公开在，例如，美国专利No.5,072,266、5,541,425和5,866,931，其公开的内容合并在此作为参考。
参考图2，图2示出由镶嵌处理产生的常规集成电路的示意图。在这种电路中，基片200上的沟槽填满金属并被抛光(例如，用化学机械抛光)，以形成植入基片200中的互连层201。该互连层具有顶部202和底部203。
图3是一个电路的例子，其中，提供有具有锐角转角的互连几何形状。图3是俯视图，示出与沟槽MOSFET相关的互连层部分的示意图。正如这里所示出的，互连层300的布局(layout)包括：栅极金属部分300g和源极金属部分300s，其包括至少一个尖锐转角301(三个被标号)。
当互连层300被诸如图1中的层102的钝化层所覆盖时，通常会产生钝化层的裂纹或层裂(delayering)。特别是在俯视图上具有尖锐凹面的转角，例如图3中的凹面转角301(例如，已经证明在这个所示的电路设计中，最右边标号的转角特别成问题)。理论上，这种在钝化层下面的互连层上的尖锐凹面转角产生非常大的应力集中，当这种应力传递给钝化层时，产生不希望的裂纹和潜在的电流渗漏。
本发明的方法通过提供如图4所示俯视图中的具有圆形转角的互连层，来解决应力从图1的互连层101向保护性钝化层102传递的问题。
如图4所示，根据本发明形成的互连层400包括：圆形转角部分401，而不是诸如图3的转角301的常规互连层的锐角转角。相信这种圆形转角的曲线性质会借助于转角的几何形状来传递显著地较小的应力给覆盖层或环绕层，从而提供增强的电路整体性、可靠性和寿命。优选地，互连层400转角的曲率半径小于20微米，优选从1到20微米，更优选在5和10微米之间，最优选，在7和10微米之间。
因此，虽然具有钝化层覆盖的曲线特征的互连层是已知的，但是，像本发明做的那样，用圆形转角代替互连层的锐角转角(在俯视图中)以防止钝化层的裂纹是尚未已知的。
本发明的方法可应用于金属蚀刻和镶嵌处理技术以及各种电路拓扑结构。关于金属蚀刻处理和根据本发明的第一实施例，可根据图5提出的方法，通过具有由诸如铝的合适材料形成的金属层的第一成层基片来获得图1所示的电路拓扑结构。这个步骤在图5中描述为步骤501。该金属层然后用所希望的金属互连掩模、利用常规的平版印刷技术进行构图。为了得到本发明的好处，该掩模构设计具有曲线形特性的转角，例如那些在上面结合图4所讨论过的曲线形特性。这个构图的步骤在图5中描述为步骤502。该金属然后通过该掩模中的孔、利用常规的蚀刻方法被蚀刻，以产生在其上具有互连层的基片，该互连层与所构图的掩模构形相一致，如图5中的步骤503所描述的。最后，如图5中的步骤504所描述的，钝化层形成在所构图的金属互连层的至少一部分上。
关于利用镶嵌技术的集成电路处理，并且根据本发明的第二实施例，图2所示的电路拓扑结构可以根据图6描述的方法实现。如图6所示，根据本发明第二实施例，通过首先在合适的基片上提供所构图的掩模来获得集成电路。为了得到本发明的好处，该所构图的掩模设计成具有例如结合图4所讨论的曲线转角。该构图步骤在图6中描述为步骤601。然后利用常规的蚀刻方法来蚀刻该构图的基片，以产生具有一个或多个镶嵌沟槽的基片，该沟槽与步骤602中描述的所构图的排列相一致。如步骤603所描述的，金属互连层形成在所蚀刻的沟槽内，例如通过将金属淀积在一个或多个沟槽中，并且随后施加化学机械抛光。最后，钝化层形成在金属互连层的至少一部分上，如步骤604所述。
上面描述的实施例提供了一种简单和实际的方法，以减少覆盖集成电路互连层的介电质中的裂纹。
虽然这里具体地描述并示出了各种实施例，但是应当明白，本发明的各种修改和变化被上述教导所含盖，且在所附权利要求的范围内，而不脱离本发明的精神实质和预定的范围。

Claims (18)

1.一种改进集成电路中钝化层的整体性的方法，该方法包括：
识别集成电路，该集成电路包括：(a)基片，(b)构图的互连层，其具有至少一个形成在所述基片上的转角部分，和(c)形成在所述互连层的至少一个所述转角部分上的钝化层，所述钝化层呈现出在至少一个所述转角部分位置上的裂纹，以及
修改构图的掩模层，其用于形成所述的构图互连层，使得用一个或多个曲线形转角部分来替代在呈现出裂纹的钝化层下面的一个或多个转角部分。
2.根据权利要求1的方法，其中，所述的曲率半径小于20微米。
3.根据权利要求1的方法，其中，所述曲率半径的范围在1和20微米之间。
4.根据权利要求1的方法，其中，所述曲率半径的范围在5和10微米之间。
5.根据权利要求1的方法，其中，所述的钝化层包括磷硅酸盐玻璃。
6.根据权利要求1的方法，其中，所述的互连层由金属形成。
7.根据权利要求1的方法，其中，所述的基片包括多个沟槽MOSFET器件，并且其中所述互连层包括源极金属区和栅极金属区。
8.根据权利要求1的方法，其中，在呈现出裂纹的钝化层下面的至少一个转角部分是凹面转角部分。
9.根据权利要求1的方法，其中，形成所述的集成电路的处理包括：
在所述基片上提供金属层；
在所述金属层上提供所述构图的掩模层；
通过在所述构图的掩模层中的孔来蚀刻所述金属层，从而产生所述互连层；以及
形成所述钝化层。
10.根据权利要求8的方法，其中，所述蚀刻步骤包括各向异性蚀刻。
11.一种改进集成电路中钝化层的整体性的方法，包括：
识别集成电路，该集成电路包括：(a)基片，(b)设置在形成于所述基片上的镶嵌沟槽中的构图的互连层，所述互连层具有至少一个转角部分，和(c)形成在所述互连层的所述至少一个转角部分上的钝化层，所述钝化层呈现出在至少一个所述转角部分位置上的裂纹；
修改用于形成所述镶嵌沟槽的构图的掩模层，使得用一个或多个曲线形转角部分来替代在呈现出裂纹的钝化层下面的一个或多个转角部分。
12.根据权利要求11的方法，其中，所述的曲率半径小于20微米。
13.根据权利要求11的方法，其中，所述曲率半径的范围在1和10微米之间。
14.根据权利要求11的方法，其中，所述曲率半径的范围在5和10微米之间。
15.根据权利要求11的方法，其中，所述的钝化层包括磷硅酸盐玻璃。
16.根据权利要求11的方法，其中，所述的互连层由金属形成。
17.根据权利要求11的方法，其中，在呈现出裂纹的钝化层下面的至少一个转角部分是凹面转角部分。
18.根据权利要求11的方法，其中，形成所述集成电路的处理包括：
在所述基片上提供所述构图的掩模层；
通过在所述构图的掩模层中的孔来蚀刻所述基片层，从而产生所述镶嵌沟槽；
在所述镶嵌沟槽内形成所述互连层；以及
形成所述钝化层。
CNA02823247XA 2001-11-21 2002-11-20 抵抗在钝化层形成裂纹的集成电路 Pending CN1592946A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/990,460 2001-11-21
US09/990,460 US6630402B2 (en) 2001-11-21 2001-11-21 Integrated circuit resistant to the formation of cracks in a passivation layer

Publications (1)

Publication Number Publication Date
CN1592946A true CN1592946A (zh) 2005-03-09

Family

ID=25536172

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA02823247XA Pending CN1592946A (zh) 2001-11-21 2002-11-20 抵抗在钝化层形成裂纹的集成电路

Country Status (8)

Country Link
US (1) US6630402B2 (zh)
EP (1) EP1454339A4 (zh)
JP (2) JP4502640B2 (zh)
KR (2) KR20040054793A (zh)
CN (1) CN1592946A (zh)
AU (1) AU2002348309A1 (zh)
TW (1) TW200300583A (zh)
WO (1) WO2003046956A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112234028A (zh) * 2020-10-27 2021-01-15 上海华虹宏力半导体制造有限公司 降低钝化层应力的方法及钝化层应力缓冲结构

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4746262B2 (ja) * 2003-09-17 2011-08-10 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
US7348672B2 (en) * 2005-07-07 2008-03-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnects with improved reliability
US7510883B2 (en) * 2005-09-30 2009-03-31 Everspin Technologies, Inc. Magnetic tunnel junction temperature sensors and methods
US7511990B2 (en) * 2005-09-30 2009-03-31 Everspin Technologies, Inc. Magnetic tunnel junction temperature sensors
US7947941B2 (en) * 2006-11-01 2011-05-24 Finisar Corporation Photodiode having rounded edges for high electrostatic discharge threshold
US8575022B2 (en) 2011-11-28 2013-11-05 International Business Machines Corporation Top corner rounding of damascene wire for insulator crack suppression
US9577023B2 (en) 2013-06-04 2017-02-21 Globalfoundries Inc. Metal wires of a stacked inductor
US9076804B2 (en) * 2013-08-23 2015-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods to enhance passivation integrity
CN115548110B (zh) * 2022-11-28 2023-03-21 深圳市威兆半导体股份有限公司 半导体器件及其制造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5690525A (en) 1979-11-28 1981-07-22 Fujitsu Ltd Manufacture of semiconductor device
US5371411A (en) 1980-09-01 1994-12-06 Hitachi, Ltd. Resin molded type semiconductor device having a conductor film
JPS6015957A (ja) * 1983-07-08 1985-01-26 Oki Electric Ind Co Ltd 半導体装置
US4425183A (en) 1983-08-08 1984-01-10 Ncr Corporation Metal bevel process for multi-level metal semiconductor applications
JPS61255039A (ja) * 1985-05-07 1986-11-12 Rohm Co Ltd 半導体素子
FR2582445B1 (fr) 1985-05-21 1988-04-08 Efcis Procede de fabrication de transistors mos a electrodes de siliciure metallique
JPS62120355U (zh) * 1986-01-22 1987-07-30
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
JPH0438830A (ja) * 1990-06-04 1992-02-10 Kawasaki Steel Corp 半導体装置
US5410170A (en) 1993-04-14 1995-04-25 Siliconix Incorporated DMOS power transistors with reduced number of contacts using integrated body-source connections
US5416048A (en) 1993-04-16 1995-05-16 Micron Semiconductor, Inc. Method to slope conductor profile prior to dielectric deposition to improve dielectric step-coverage
JP3400846B2 (ja) 1994-01-20 2003-04-28 三菱電機株式会社 トレンチ構造を有する半導体装置およびその製造方法
KR100190927B1 (ko) * 1996-07-18 1999-06-01 윤종용 슬릿이 형성된 금속막을 구비한 반도체 칩 장치
JP3285509B2 (ja) * 1997-03-18 2002-05-27 三菱電機株式会社 半導体装置
US5939335A (en) 1998-01-06 1999-08-17 International Business Machines Corporation Method for reducing stress in the metallization of an integrated circuit
US6077789A (en) 1998-07-14 2000-06-20 United Microelectronics Corp. Method for forming a passivation layer with planarization
JP2000294771A (ja) * 1999-04-02 2000-10-20 Fuji Electric Co Ltd プレーナ型半導体装置
US6121149A (en) 1999-04-22 2000-09-19 Advanced Micro Devices, Inc. Optimized trench/via profile for damascene filling
KR100302615B1 (ko) * 1999-08-10 2001-11-01 김영환 층간절연막의 크랙 방지구조
JP3356162B2 (ja) * 1999-10-19 2002-12-09 株式会社デンソー 半導体装置及びその製造方法
JP2001185557A (ja) * 1999-12-22 2001-07-06 Mitsubishi Electric Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112234028A (zh) * 2020-10-27 2021-01-15 上海华虹宏力半导体制造有限公司 降低钝化层应力的方法及钝化层应力缓冲结构

Also Published As

Publication number Publication date
US20030096461A1 (en) 2003-05-22
EP1454339A1 (en) 2004-09-08
TW200300583A (en) 2003-06-01
JP4502640B2 (ja) 2010-07-14
JP2010147498A (ja) 2010-07-01
US6630402B2 (en) 2003-10-07
WO2003046956A1 (en) 2003-06-05
AU2002348309A1 (en) 2003-06-10
KR20090117908A (ko) 2009-11-13
EP1454339A4 (en) 2009-04-01
KR20040054793A (ko) 2004-06-25
JP2005533367A (ja) 2005-11-04

Similar Documents

Publication Publication Date Title
US6992394B2 (en) Multi-level conductive lines with reduced pitch
US7456098B2 (en) Building metal pillars in a chip for structure support
CN100463154C (zh) 接合垫结构及其形成方法
US7459792B2 (en) Via layout with via groups placed in interlocked arrangement
US5851903A (en) Method of forming closely pitched polysilicon fuses
JP2010147498A (ja) パッシベーション層のクラックの発生を防止した集積回路の製造方法
US6599578B2 (en) Method for improving integrated circuits bonding firmness
US7479699B2 (en) Seal ring structures with unlanded via stacks
CN1835206A (zh) 利用保护性通路盖层形成半导体器件的双镶嵌布线的方法
CN1815711A (zh) 内连线结构及其形成方法
KR100567976B1 (ko) 퓨즈 구조에 단자 비아를 형성하는 방법 및 금속 퓨즈 구조
KR20090038292A (ko) 일체형 크랙 스탑 구조물을 구비한 반도체 장치
CN1203444A (zh) 形成半导体器件接触塞的方法
CN1134835C (zh) 半导体器件及其制造方法
CN1225019C (zh) 防止化学机械抛光中的凹陷和侵蚀的半导体器件制造方法
CN1278409C (zh) 半导体器件的制造方法和半导体器件
CN101047147A (zh) 集成电路结构及其制造方法
US6992392B2 (en) Semiconductor device and method for manufacturing the same
US6100590A (en) Low capacitance multilevel metal interconnect structure and method of manufacture
US5915201A (en) Trench surrounded metal pattern
US6472312B2 (en) Methods for inhibiting microelectronic damascene processing induced low dielectric constant dielectric layer physical degradation
EP0905778A2 (en) Improved multi-level conductive structure and methods therefor
CN1098533C (zh) 半导体集成电路中的接触结构及其制造方法
US6399471B1 (en) Assorted aluminum wiring design to enhance chip-level performance for deep sub-micron application
US20030052411A1 (en) Semiconductor device and method for manufacturing the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication