JP3516694B2 - 半導体ウエハーをパッシベーション化する方法 - Google Patents
半導体ウエハーをパッシベーション化する方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、一般に半導体ウエハー
上面のパッシベーションに関する。
上面のパッシベーションに関する。
【０００２】
【従来の技術】ケイ素の一体片上に集積回路を構築する
際に使用される方法は、絶縁性材料、導電性材料及半導
性材料の連続する層を製作する方法である。各層は、普
通、周囲域や次層と結びつけて特定の機能を達成する構
造を形成するようパターン化される。ウエハー上に配置
される最終層の一つは、チップ回路要素を最終的に外部
デバイス例えば入力又は出力デバイスに接続する接合パ
ッドに伸長するような最終金属層である。
際に使用される方法は、絶縁性材料、導電性材料及半導
性材料の連続する層を製作する方法である。各層は、普
通、周囲域や次層と結びつけて特定の機能を達成する構
造を形成するようパターン化される。ウエハー上に配置
される最終層の一つは、チップ回路要素を最終的に外部
デバイス例えば入力又は出力デバイスに接続する接合パ
ッドに伸長するような最終金属層である。
【０００３】この最終金属層をパターン化した後、ウエ
ハーの全最上面にパッシベーション層を沈着させる。こ
のパッシベーション層は、組立時やパッケージング時の
機械的損傷を防止する絶縁性の保護層である。このパッ
シベーション層は、最終的にマスクをかけてエッチング
を施こし、最終回路の電気接触部をなす接合域に相当し
たパターンを形成する。
ハーの全最上面にパッシベーション層を沈着させる。こ
のパッシベーション層は、組立時やパッケージング時の
機械的損傷を防止する絶縁性の保護層である。このパッ
シベーション層は、最終的にマスクをかけてエッチング
を施こし、最終回路の電気接触部をなす接合域に相当し
たパターンを形成する。
【０００４】パッシベーション層は幾つかの機能を与え
るものが好ましい。例えば、パッシベーション層は、水
分及びナトリウム原子やその他の移動し易い不純物を通
さないようなものでなければならない。パッシベーショ
ン層は、導電性金属ランナー並びにその下層の誘電層に
十分付着するものでなければならない。パッシベーショ
ン層は、下部の回路にスクラッチ保護を与え、一般にパ
ッシベーション層が厚いほど保護機能も大にになるよう
なものでなければならない。また、このパッシベーショ
ン層は応力が低く、下部の金属や上部のインターレベル
（interlevel）誘電体に近い熱膨脹／収縮性を有するも
のでなければならない。代表的なパッシベーション層
は、ドーピング処理されたＳiＯ2、スピンオングラス
（spin on glass、ＳＯＧ）、窒化ケイ素、オキシ窒化
ケイ素及びそれらの組み合わせを一以上含有する。パッ
シベーション技術は、ウォルフ（S.Wolf）の「シリコン
プロセシング フオー ザ ＶＬＳＩイアラ（Silicon Pro
cessing for the VLSI Era）第2巻、プロセスインテグ
レーション（Process Integration）米国カルフォルニ
ア州サンビーチ、ラティスプレス（Lattice Press）、
第273-76頁、1990年に一般的に記載されており、それを
引用する。
るものが好ましい。例えば、パッシベーション層は、水
分及びナトリウム原子やその他の移動し易い不純物を通
さないようなものでなければならない。パッシベーショ
ン層は、導電性金属ランナー並びにその下層の誘電層に
十分付着するものでなければならない。パッシベーショ
ン層は、下部の回路にスクラッチ保護を与え、一般にパ
ッシベーション層が厚いほど保護機能も大にになるよう
なものでなければならない。また、このパッシベーショ
ン層は応力が低く、下部の金属や上部のインターレベル
（interlevel）誘電体に近い熱膨脹／収縮性を有するも
のでなければならない。代表的なパッシベーション層
は、ドーピング処理されたＳiＯ2、スピンオングラス
（spin on glass、ＳＯＧ）、窒化ケイ素、オキシ窒化
ケイ素及びそれらの組み合わせを一以上含有する。パッ
シベーション技術は、ウォルフ（S.Wolf）の「シリコン
プロセシング フオー ザ ＶＬＳＩイアラ（Silicon Pro
cessing for the VLSI Era）第2巻、プロセスインテグ
レーション（Process Integration）米国カルフォルニ
ア州サンビーチ、ラティスプレス（Lattice Press）、
第273-76頁、1990年に一般的に記載されており、それを
引用する。
【０００５】先行技術で専ら行われるパッシベーション
技術を本開示の図１−４に示す。図１は、窒化ケイ素上
に配置される、リンをドーピング処理した二酸化ケイ素
の二層スタックを用いる一般的技術を示すものである。
詳しく述べると、図１には、バルク基板域１１、フィー
ルド酸化物域１２、インターレベル導電性ランナー１４
及びインターレベル分離誘電層１６を有する半導体ウエ
ハー１０を示している。層１６上に金属層を施してパタ
ーン化し、一連の突出した導電性金属ランナー１８を形
成する。そのあと、層１６とランナー１８との上にリン
をドーピング処理したＳiＯ2の薄層を施す。層２０上に
より厚い窒化物層２２（代表的にはＳi3Ｎ4）を施す。
最後に、ポリイミド等の有機／プラスチック様材料の層
２４を層２２上に施してウエハーを更に封止する。
技術を本開示の図１−４に示す。図１は、窒化ケイ素上
に配置される、リンをドーピング処理した二酸化ケイ素
の二層スタックを用いる一般的技術を示すものである。
詳しく述べると、図１には、バルク基板域１１、フィー
ルド酸化物域１２、インターレベル導電性ランナー１４
及びインターレベル分離誘電層１６を有する半導体ウエ
ハー１０を示している。層１６上に金属層を施してパタ
ーン化し、一連の突出した導電性金属ランナー１８を形
成する。そのあと、層１６とランナー１８との上にリン
をドーピング処理したＳiＯ2の薄層を施す。層２０上に
より厚い窒化物層２２（代表的にはＳi3Ｎ4）を施す。
最後に、ポリイミド等の有機／プラスチック様材料の層
２４を層２２上に施してウエハーを更に封止する。
【０００６】パッシベーションの一目的は、パッシベー
ション層（単数又は複数）と下部の金属層及び誘電層と
の熱膨脹差を最小にするため全体として薄い層を付与す
ることである。しかしながら、この「薄層」は、スクラ
ッチ又はその他の損傷に対する保護機能を高めるため厚
めのパッシベーション層を形成したいとする要望に反す
る。
ション層（単数又は複数）と下部の金属層及び誘電層と
の熱膨脹差を最小にするため全体として薄い層を付与す
ることである。しかしながら、この「薄層」は、スクラ
ッチ又はその他の損傷に対する保護機能を高めるため厚
めのパッシベーション層を形成したいとする要望に反す
る。
【０００７】ＳiＯ2は下部の基板材料と硬度／熱膨脹特
性がよく一致する極めて良好な絶縁体（低誘電定数）な
ので、以下の説明及び実施例では先ずＳiＯ2を施す。し
かしながら、ＳiＯ2は水分及びＮaの遮断能に乏しい。
これに対してＳi3Ｎ4は機械的保護機能、化学的拡散に
対するバリヤー性及び水分バリヤー性の秀れた材料であ
るが、その膜の応力特性は金属化層に有害となる可能性
がある。更に、このＳi3Ｎ4は誘電定数が高いので、金
属ライン間に漏電をもたらすおそれがある。図１の構成
でも、Ｓi3Ｎ4は、部分的にはＳiＯ2層の薄さのため、
金属ライン−金属ライン間の電気容量に大きな影響を及
ぼし、回路の電気的性能に害を与える。更には、誘電材
料２４を含む金属ライン１８間の間隙が、材料２４内部
の水分量に応じて誘電定数を変えるという更なる悪影響
を与える。これにより、チップに回復可能な焼付け損傷
が生じうることが示されている。
性がよく一致する極めて良好な絶縁体（低誘電定数）な
ので、以下の説明及び実施例では先ずＳiＯ2を施す。し
かしながら、ＳiＯ2は水分及びＮaの遮断能に乏しい。
これに対してＳi3Ｎ4は機械的保護機能、化学的拡散に
対するバリヤー性及び水分バリヤー性の秀れた材料であ
るが、その膜の応力特性は金属化層に有害となる可能性
がある。更に、このＳi3Ｎ4は誘電定数が高いので、金
属ライン間に漏電をもたらすおそれがある。図１の構成
でも、Ｓi3Ｎ4は、部分的にはＳiＯ2層の薄さのため、
金属ライン−金属ライン間の電気容量に大きな影響を及
ぼし、回路の電気的性能に害を与える。更には、誘電材
料２４を含む金属ライン１８間の間隙が、材料２４内部
の水分量に応じて誘電定数を変えるという更なる悪影響
を与える。これにより、チップに回復可能な焼付け損傷
が生じうることが示されている。
【０００８】更には、この既存の構成は垂直又は急角度
の表面を形成し、このような表面は最終パッケージが及
ぼす力により誘電体内又はバルク基板１１内にさえクラ
ックを発生させる可能性を与える。この様子を図２及び
図３に示す。図２は、図１に示したランナー１８の一つ
の拡大図である。図に示すように、ランナー１８の対向
面に隣接して鋭く曲った隅部２５が形成される。操作時
に、或いは主に各種材料の熱膨脹特性の違いのために時
間が経つと、各種材料が移動・変形してクラック３０を
形成する可能性がある（図３）。図に示すように、この
作用が金属を一方又は他方に変形したり引っ張る傾向を
与え、形成されたクラック３０が金属及びその他の下層
材料を大気及び水分に露出し、それが回路を破壊に導く
可能性を与える。更には、垂直又は角度のある表面２６
は有害であって、膨脹又は収縮時に封止材料をこれらの
角度をもった突起部２６上に「結合（bind）」させ、誘
電体、金属及び基板に応力やクラックを発生させる原因
になる。
の表面を形成し、このような表面は最終パッケージが及
ぼす力により誘電体内又はバルク基板１１内にさえクラ
ックを発生させる可能性を与える。この様子を図２及び
図３に示す。図２は、図１に示したランナー１８の一つ
の拡大図である。図に示すように、ランナー１８の対向
面に隣接して鋭く曲った隅部２５が形成される。操作時
に、或いは主に各種材料の熱膨脹特性の違いのために時
間が経つと、各種材料が移動・変形してクラック３０を
形成する可能性がある（図３）。図に示すように、この
作用が金属を一方又は他方に変形したり引っ張る傾向を
与え、形成されたクラック３０が金属及びその他の下層
材料を大気及び水分に露出し、それが回路を破壊に導く
可能性を与える。更には、垂直又は角度のある表面２６
は有害であって、膨脹又は収縮時に封止材料をこれらの
角度をもった突起部２６上に「結合（bind）」させ、誘
電体、金属及び基板に応力やクラックを発生させる原因
になる。
【０００９】これらの問題の一部を克服する先行技術の
一方法は、ＳＯＧ（スピンオンガラス）を用いる技術で
ある。この技術を図４を引用して説明する。図４には、
パターン化された金属ランナー４４を上部に配置したイ
ンターレベル誘電層４２を有するウエハー４０の上方部
分を示す。リンをドービング処理したＳiＯ2層４６を層
４２とランナー４４との上に施す。その後、ＳＯＧ層４
８を施す。ＳＯＧは共形的傾向は少く、ランナー４４上
の域よりもランナー４４間の空隙により多くの材料を与
えて被覆する。従って、ＳiＯ2を施した層には鋭く曲っ
た隅部２５があるが、この隅部の効果はその上部に施さ
れるＳＯＧ層の更に緩やかな勾配部によって幾分かパッ
シベーション化される。ＳＯＧ層４８を施した後、Ｓi3
Ｎ4層５０を施し、その後プラスチック／有機層５２を
施す。この技術は問題の一部を軽減するけれども、ＳＯ
Ｇに固有の欠点がないわけではない。ＳＯＧは専らＳi
Ｏ2なのであるが、ＳＯＧは純ＳiＯ2又はホウ素及び／
又はリンをドービング処理したＳiＯ2（ＢＰＳＧ）ほど
密な被覆は付与しない。更には、ＳＯＧは極めて多孔質
であって、望ましくい不純物を含有する。これに加え
て、角度のある突起部２６が依然として存在するのであ
る。
一方法は、ＳＯＧ（スピンオンガラス）を用いる技術で
ある。この技術を図４を引用して説明する。図４には、
パターン化された金属ランナー４４を上部に配置したイ
ンターレベル誘電層４２を有するウエハー４０の上方部
分を示す。リンをドービング処理したＳiＯ2層４６を層
４２とランナー４４との上に施す。その後、ＳＯＧ層４
８を施す。ＳＯＧは共形的傾向は少く、ランナー４４上
の域よりもランナー４４間の空隙により多くの材料を与
えて被覆する。従って、ＳiＯ2を施した層には鋭く曲っ
た隅部２５があるが、この隅部の効果はその上部に施さ
れるＳＯＧ層の更に緩やかな勾配部によって幾分かパッ
シベーション化される。ＳＯＧ層４８を施した後、Ｓi3
Ｎ4層５０を施し、その後プラスチック／有機層５２を
施す。この技術は問題の一部を軽減するけれども、ＳＯ
Ｇに固有の欠点がないわけではない。ＳＯＧは専らＳi
Ｏ2なのであるが、ＳＯＧは純ＳiＯ2又はホウ素及び／
又はリンをドービング処理したＳiＯ2（ＢＰＳＧ）ほど
密な被覆は付与しない。更には、ＳＯＧは極めて多孔質
であって、望ましくい不純物を含有する。これに加え
て、角度のある突起部２６が依然として存在するのであ
る。
【００１０】
【発明が解決しようとする課題】本発明の目的は、この
パッシベーション技術に係る多数の前述並びに更なる欠
点を克服することである。
パッシベーション技術に係る多数の前述並びに更なる欠
点を克服することである。
【００１１】
【課題を解決するための手段】半導体ウエハーの外側部
分をパッシベーション化する本発明の方法は、最終金属
層を施しパターン化して、ウエハーから所与長さで外側
に突出する導電性最終上部金属ランナーをウエハー上に
形成する工程；最も突出する金属ランナーの所与長さよ
りも大なる厚みで、ドーピング処理していないＳ i Ｏ 2 を
含む第一のパッシベーション層をウエハー上に形成する
工程；該ドーピング処理していないＳ i Ｏ 2 の上に次の層
を形成する前に、下部の導電性金属ランナーの全てより
高いウエハー上の点まで、該第一のパッシベーション層
の全体を化学機械研磨又は溶融再流動法により平坦にす
る工程；及び機械的保護、化学的拡散のバリヤー及びウ
エハーに対する水分バリヤーを付与するために、平らな
パッシベーションオーバーコート層を全体的に平坦化さ
れた第一のパッシベーション層上に施す工程；を包含す
る。
分をパッシベーション化する本発明の方法は、最終金属
層を施しパターン化して、ウエハーから所与長さで外側
に突出する導電性最終上部金属ランナーをウエハー上に
形成する工程；最も突出する金属ランナーの所与長さよ
りも大なる厚みで、ドーピング処理していないＳ i Ｏ 2 を
含む第一のパッシベーション層をウエハー上に形成する
工程；該ドーピング処理していないＳ i Ｏ 2 の上に次の層
を形成する前に、下部の導電性金属ランナーの全てより
高いウエハー上の点まで、該第一のパッシベーション層
の全体を化学機械研磨又は溶融再流動法により平坦にす
る工程；及び機械的保護、化学的拡散のバリヤー及びウ
エハーに対する水分バリヤーを付与するために、平らな
パッシベーションオーバーコート層を全体的に平坦化さ
れた第一のパッシベーション層上に施す工程；を包含す
る。
【００１２】本発明の最も好適な全体的平坦化法は化学
機械研磨（ＣＭＰ）である。別法は、平坦化技術として
の好適性ははるかに劣るが、誘電体溶融・再流動法（di
electric melt and reflow technique）があり、代表的
にはドーピング処理したＳiＯ2誘電体を使用する。好適
な絶縁性誘電体はドーピング処理してないＳiＯ2であ
り、好ましくはプラズマ強化化学蒸着（plasma enhance
d chemical vapor deposition、ＰＥＣＶＤ）により施
される。機械的保護、化学的拡散のバリヤー及び水分バ
リヤーに好適な材料は、ＳiＨ4とＮＨ3とのＰＥＣＶＤ
により形成されるＳi3Ｎ4である。
機械研磨（ＣＭＰ）である。別法は、平坦化技術として
の好適性ははるかに劣るが、誘電体溶融・再流動法（di
electric melt and reflow technique）があり、代表的
にはドーピング処理したＳiＯ2誘電体を使用する。好適
な絶縁性誘電体はドーピング処理してないＳiＯ2であ
り、好ましくはプラズマ強化化学蒸着（plasma enhance
d chemical vapor deposition、ＰＥＣＶＤ）により施
される。機械的保護、化学的拡散のバリヤー及び水分バ
リヤーに好適な材料は、ＳiＨ4とＮＨ3とのＰＥＣＶＤ
により形成されるＳi3Ｎ4である。
【００１３】本発明の一以上の好適実施態様を付属図面
を引用して説明する。
を引用して説明する。
【００１４】本発明実施のための好適実施態様を図５−
８を引用して以下で説明する。図５は、インターレベル
誘電層６２を有するウエハー片６０の上方部分である。
誘電層６２上に金属層を施し・パターン化して、層６２
から上方に突出する一連の導電性金属ランナー６４を形
成する。本発明は、ランナー６４を隔てる距離が約１．
２ミクロン以下である時及びダイ寸法が３０ｍｍ2より
大である時に最大の効用を有する。「従来の技術」で述
べた問題が支配的になるのは、これらの小さな線寸法及
び大きなダイ寸法の場合である。導電性金属ランナー６
４は、所与長さ「Ａ」で層６２から外側に突出する。金
属ランナー６４は、種々の高さで層６２上に付与される
こともあるが、ランナー６４が同じ高さ「Ａ」で突出す
る本実施態様が最も代表的である。
８を引用して以下で説明する。図５は、インターレベル
誘電層６２を有するウエハー片６０の上方部分である。
誘電層６２上に金属層を施し・パターン化して、層６２
から上方に突出する一連の導電性金属ランナー６４を形
成する。本発明は、ランナー６４を隔てる距離が約１．
２ミクロン以下である時及びダイ寸法が３０ｍｍ2より
大である時に最大の効用を有する。「従来の技術」で述
べた問題が支配的になるのは、これらの小さな線寸法及
び大きなダイ寸法の場合である。導電性金属ランナー６
４は、所与長さ「Ａ」で層６２から外側に突出する。金
属ランナー６４は、種々の高さで層６２上に付与される
こともあるが、ランナー６４が同じ高さ「Ａ」で突出す
る本実施態様が最も代表的である。
【００１５】導電性ランナー６４の製造のためにパター
ン化した後、絶縁性誘電層６６を層６２とランナー６４
との上に、最も突出した金属ランナーの高さ、本例では
高さ「Ａ」であるが、それよりも大なる「Ｂ」の厚みで
施す。
ン化した後、絶縁性誘電層６６を層６２とランナー６４
との上に、最も突出した金属ランナーの高さ、本例では
高さ「Ａ」であるが、それよりも大なる「Ｂ」の厚みで
施す。
【００１６】図６では、層６６の全体を好ましくは化学
機械研磨により平坦化して、下部の導電性金属ランナー
６４より高いウエハー６０上の位置に実質的に平らな上
表面６８を形成し、角度のある突起２６を実質上完全に
除去する。化学機械研磨技術の一例は、ｐＨを調節した
コロイド状シリカスラリーを５１．７℃（１２５°
Ｆ）、ゲージ圧３４ｋＰａ（5 psig）で使用する方法で
ある。
機械研磨により平坦化して、下部の導電性金属ランナー
６４より高いウエハー６０上の位置に実質的に平らな上
表面６８を形成し、角度のある突起２６を実質上完全に
除去する。化学機械研磨技術の一例は、ｐＨを調節した
コロイド状シリカスラリーを５１．７℃（１２５°
Ｆ）、ゲージ圧３４ｋＰａ（5 psig）で使用する方法で
ある。
【００１７】図７では、化学機械研磨で平坦にした層６
６上にＳi3Ｎ4の平らな層７０を施し、次に最後の有機
／プラスチック外層７２を付与する。
６上にＳi3Ｎ4の平らな層７０を施し、次に最後の有機
／プラスチック外層７２を付与する。
【００１８】この方法は、図３に示した破断や、封止材
料に「結合して」応力を基板に伝播させる、外側の角度
のある／垂直な表面に関連したクラックに導く可能性あ
る隅部を発生させるような急勾配／垂直な表面がない点
で、先行技術の構成よりも改善された構成を与える。従
って、この方法により改善された新規なウエハーが製造
される。
料に「結合して」応力を基板に伝播させる、外側の角度
のある／垂直な表面に関連したクラックに導く可能性あ
る隅部を発生させるような急勾配／垂直な表面がない点
で、先行技術の構成よりも改善された構成を与える。従
って、この方法により改善された新規なウエハーが製造
される。
【図１】従来技術のウエハー片の断面概要図である。
【図２】図１の拡大部である。
【図３】環境から有害な衝撃を受けた従来技術のウエハ
ー片の断面概要図である。
ー片の断面概要図である。
【図４】従来技術の別法によるウエハー片の断面概要図
である。
である。
【図５】本発明で処理されるウエハー片の断面概要図で
ある。
ある。
【図６】図５の次の処理工程における図５の断面概要図
である。
である。
【図７】図６の次の処理工程における図５ウエハーの図
面である。
面である。
【図８】図７の次の処理工程における図５ウエハーの図
面である。
面である。
１０ 半導体ウエハー
１１ バルク基板域
１２ フィールド酸化物域
１４ インターレベル導電性ランナー
１６ インターレベル分離誘電層
１８ 導電性金属ランナー
２０ リンをドーピングしたＳiＯ2薄層
２２ 窒化物層
２４ プラスチック層
２５ 鋭く曲がった隅部
２６ 垂直又は角度のある表面
３０ クラック
４０ ウエハー
４２ インターレベル誘電層
４４ パターン化された金属ランナー
４６ リンをドーピング処理したＳiＯ2層
４８ ＳＯＧ層
５０ Ｓi3Ｎ4層
６０ ウエハー片
６２ インターレベル誘電層
６４ 導電性金属ランナー
６６ 絶縁性誘電層
６８ 平らな上面
７０ Ｓi3Ｎ4の平らな層
７２ 有機／プラスチック外層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 マーク・イー・タトル
アメリカ合衆国アイダホ州83712，ボイ
ス，テーブル・ロック・ロード 1998
(72)発明者 トゥルン・トリ・ドーン
アメリカ合衆国アイダホ州83712，ボイ
ス，シェナンドア・ドライブ 1574
(56)参考文献 特開 昭62−177927（ＪＰ，Ａ)
特開 昭63−251164（ＪＰ，Ａ)
特開 平３−24730（ＪＰ，Ａ)
特開 平３−196628（ＪＰ，Ａ)
Claims (15)
- 【請求項１】最終金属層を施しパターン化して、ウエハ
ーから所与長さで外側に突出する導電性最終上部金属ラ
ンナーをウエハー上に形成する工程； 最も突出する金属ランナーの所与長さよりも大なる厚み
で、ドーピング処理していないＳiＯ2を含む第一のパッ
シベーション層をウエハー上に形成する工程； 該ドーピング処理していないＳiＯ2の上に次の層を形成
する前に、下部の導電性金属ランナーの全てより高いウ
エハー上の点まで、該第一のパッシベーション層の全体
を化学機械研磨又は溶融再流動法により平坦にする工
程；及び 機械的保護、化学的拡散のバリヤー及びウエハーに対す
る水分バリヤーを付与するために、平らなパッシベーシ
ョンオーバーコート層を全体的に平坦化された第一のパ
ッシベーション層上に施す工程；を包含する半導体ウエ
ハーの外側部分をパッシベーション化する方法。 - 【請求項２】 機械的保護、化学的拡散のバリヤー及び
水分バリヤーを与える材料がＳi3Ｎ4を含む、請求項１
に記載の半導体ウエハーの外側部分をパッシベーション
化する方法。 - 【請求項３】 機械的保護、化学的拡散のバリヤー及び
水分バリヤーを与える材料をＳiＨ4とＮＨ3とのＰＥＣ
ＶＤで水分バリヤー性のＳi3Ｎ4を形成することにより
施す工程を包含する、請求項１に記載の半導体ウエハー
の外側部分をパッシベーション化する方法。 - 【請求項４】 請求項１に記載の方法により製造された
半導体ウエハー。 - 【請求項５】最終金属層を施しパターン化して、ウエハ
ーから所与長さで外側に突出する導電性最終上部金属ラ
ンナーをウエハー上に形成する工程（ここで、少なくと
もいくつかの隣り合った導電性金属ランナーは、互いに
１．２ミクロン以下の間隔をあけている）； 最も突出する金属ランナーの所与長さよりも大なる厚み
で、絶縁性誘電材料を含む第一のパッシベーション層を
該ウエハー上に施す工程； 該絶縁性誘電材料の上に次の層を形成する前に、該第一
のパッシベーション層を化学機械研磨して、下部の導電
性金属ランナーの全てより高いウエハー上の点に上表面
を有する絶縁性誘電材料の実質的に平らな層を形成する
工程；及び 化学機械研磨された第一のパッシベーション層上にＳi3
Ｎ4の平らなパッシベーションオーバーコート層を施す
工程；を包含する半導体ウエハーの外側部分をパッシベ
ーション化する方法。 - 【請求項６】 絶縁性誘電層がドーピング処理していな
いＳiＯ2を含む、請求項５に記載の半導体ウエハーの外
側部分をパッシベーション化する方法。 - 【請求項７】 ＳiＨ4とＮＨ3とのＰＥＣＶＤによりＳi
3Ｎ4の平らな層を施す工程を包含する、請求項５に記載
の半導体ウエハーの外側部分をパッシベーション化する
方法。 - 【請求項８】絶縁性誘電体がドーピング処理していない
ＳiＯ2を含み；かつ、ＳiＨ4とＮＨ3とのＰＥＣＶＤに
よりＳi3Ｎ4の平らな層を施す工程を更に包含する、請
求項５に記載の半導体ウエハーの外側部分をパッシベー
ション化する方法。 - 【請求項９】 請求項５に記載の方法により製造された
半導体ウエハー。 - 【請求項１０】 請求項６に記載の方法により製造され
た半導体ウエハー。 - 【請求項１１】 請求項７に記載の方法により製造され
た半導体ウエハー。 - 【請求項１２】 請求項８に記載の方法により製造され
た半導体ウエハー。 - 【請求項１３】 第一のパッシベーション層を施す工程
がＳiＯ2の化学蒸着を含む、請求項１に記載の方法。 - 【請求項１４】 複合パッシベーションオーバーコート
層を最終パターン化金属層の上に形成し、該パッシベー
ション層中の応力クラッキング傾向を緩和するために、
半導体ウエハーをプロセスする方法であって、 最終金属層を施しパターン化して、ウエハーから所与長
さで外側に突出する導電性最終上部金属ランナーをウエ
ハー上に形成する工程（ここで、少なくともいくつかの
隣り合った導電性金属ランナーは、互いに１．２ミクロ
ン以下の間隔をあけており、該少なくともいくつかの隣
り合った導電性金属ランナーは、ウエハーから共通の所
与高さで配置された最も外側の平坦な表面を有する）； 最も突出する最終金属ランナーの所与長さよりも大なる
厚みで、化学蒸着法によって蒸着されるドーピング処理
していないＳiＯ2の第一のパッシベーション層をウエハ
ー及び最終金属層上に施す工程； ドーピング処理していないＳiＯ2のパッシベーション層
を下方に化学機械研磨して、下部の導電性金属ランナー
の全てより高いウエハー上の点に完全に平坦な上表面を
有するドーピング処理していないＳiＯ2の完全に平坦な
パッシベーション層を形成する工程；及び 機械的保護、化学的拡散のバリヤー及びウエハーに対す
る水分バリヤーを付与するために、化学機械研磨された
ドーピング処理していないＳiＯ2の平坦化パッシベーシ
ョン層上にＳi3Ｎ4の完全に平らなパッシベーションオ
ーバーコート層をプラズマ強化化学蒸着する工程；及び Ｓi3Ｎ4のオーバーコート層及びその下のドーピング処
理していないＳiＯ2のパッシベーション層を、最終金属
ランナーに関連する接合パッドまで選択的にエッチング
する工程；を含む方法。 - 【請求項１５】 請求項１４に記載の半導体ウエハーを
プロセスする方法であって、前記プラズマ強化化学蒸着
する工程が、化学機械研磨されたドーピング処理してい
ないＳiＯ2の平坦化パッシベーション層上にＳi3Ｎ4の
完全に平らなパッシベーションオーバーコート層をＳｉ
Ｈ４及びＮＨ３を使用するプラズマ強化化学蒸着によっ
て施すことによって行われる方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US75335491A | 1991-08-30 | 1991-08-30 | |
| US753354 | 1991-08-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198572A JPH05198572A (ja) | 1993-08-06 |
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Family
ID=25030289
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22879092A Expired - Fee Related JP3516694B2 (ja) | 1991-08-30 | 1992-08-27 | 半導体ウエハーをパッシベーション化する方法 |
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| Country | Link |
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|---|---|---|---|---|
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| JP3305211B2 (ja) | 1996-09-10 | 2002-07-22 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| EP1387394A3 (en) * | 1997-04-15 | 2004-04-07 | STMicroelectronics S.r.l. | Process of final passivation of integrated circuit devices |
| US6331488B1 (en) * | 1997-05-23 | 2001-12-18 | Micron Technology, Inc. | Planarization process for semiconductor substrates |
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| KR100434021B1 (ko) * | 2002-06-11 | 2004-06-04 | 동부전자 주식회사 | 반도체 소자의 패시베이션 형성방법 |
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| DE102010014919B4 (de) * | 2010-04-14 | 2015-07-02 | Epcos Ag | Verfahren zur Herstellung einer dielektrischen Schicht auf einem Bauelement |
| GB2575888B (en) * | 2018-10-03 | 2020-09-23 | X Fab Sarawak Sdn Bhd | Improvements relating to passivation layers |
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| JPH02100341A (ja) * | 1988-10-06 | 1990-04-12 | Toshiba Corp | 半導体装置のパターン形成方法 |
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- 1992-07-22 US US07/918,930 patent/US5849632A/en not_active Expired - Lifetime
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-
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