KR100519509B1 - 반도체장치의 층간절연막 형성 방법_ - Google Patents

반도체장치의 층간절연막 형성 방법_ Download PDF

Info

Publication number
KR100519509B1
KR100519509B1 KR10-1998-0045856A KR19980045856A KR100519509B1 KR 100519509 B1 KR100519509 B1 KR 100519509B1 KR 19980045856 A KR19980045856 A KR 19980045856A KR 100519509 B1 KR100519509 B1 KR 100519509B1
Authority
KR
South Korea
Prior art keywords
forming
insulating film
interlayer insulating
semiconductor device
film
Prior art date
Application number
KR10-1998-0045856A
Other languages
English (en)
Other versions
KR20000027822A (ko
Inventor
문성태
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-1998-0045856A priority Critical patent/KR100519509B1/ko
Publication of KR20000027822A publication Critical patent/KR20000027822A/ko
Application granted granted Critical
Publication of KR100519509B1 publication Critical patent/KR100519509B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 금속 배선간의 절연을 위한 절연막 형성시 수분 감소를 위해 TEOS를 기반으로 CVD공법에 의해 실리콘산화막을 형성할 때 플루오르계 가스를 주입함과 아울러 후속 열공정을 진행하여 수분흡착을 방지할 수 있도록 한 반도체장치의 층간절연막 형성 방법에 관한 것으로, 반도체 기판(10)상에 금속배선(20)을 형성하는 단계와, 금속배선(20)후 플루오르계 가스를 주입하면서 CVD 공법으로 층간절연막(30)을 형성하는 단계와, 층간절연막(30) 형성후 후속 열공정을 진행하는 단계로 이루어져 SiOF막과 상기 SiOF막 표면에 Si-N 결합이 형성되어 수분 흡착을 방지함으로서 소자의 특성을 향상시킬 수 있다는 이점이 있다.

Description

반도체장치의 층간절연막 형성 방법
본 발명은 반도체장치의 층간절연막 형성 방법에 관한 것으로서, 보다 상세하게는 금속 배선간의 절연을 위한 절연막 형성시 수분 감소를 위해 TEOS를 기반으로 CVD공법에 의해 실리콘산화막을 형성할 때 플루오르계 가스를 주입함과 아울러 후속 열공정을 진행하여 수분흡착을 방지할 수 있도록 한 반도체장치의 층간절연막 형성 방법에 관한 것이다.
반도체 장치는 고집적화에 따라 셀의 크기와 금속 배선의 피치(pitch)가 동시에 감소하게 되었다. 이러한 금속 배선 피치의 감소는 배선 저항을 증가시키며 인접한 배선간에 형성되는 정전용량을 증가시켜 소자로부터 원하는 동작 속도를 획득하는데 어려움이 있었다. 이를 위해 반도체 장치는 2층 이상의 다층 배선을 요구하게 되었으며, 이러한 다층 배선 공정에서 하부 금속 배선 패턴 위에 상부 금속 배선의 패턴을 형성하는데 있어서 전기적인 절연 역할을 하는 층간절연막을 형성하게 된다.
도1에 도시된 바와 같이 실리콘 기판(10) 상에 금속배선(20)을 형성한 후 TEOS(TEOS : Tetra-Ethyl Ortho Silicate)를 기반으로 CVD공법에 의해 실리콘산화막(30)을 형성하게 되는데, 실리콘산화막(30) 형성시 Si-OH 결합으로 수분 흡착력이 높고 열처리공정을 진행하지 않음으로써 수분 흡착력이 높아 금속배선(20) 형성시 수분 흡착으로 금속배선(20)이 부식되어 단선의 위험이 있다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 반도체장치의 제조공정중 금속배선간의 상호 절연을 위한 실리콘산화막에 의한 층간절연막의 형성시 수분 흡착력이 낮도록 형성하는 반도체장치의 층간절연막 형성 방법을 제공함에 있다.
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판상에 금속배선을 형성하는 단계와, 금속배선후 플루오르계 가스를 주입하면서 CVD 공법으로 층간절연막을 형성하는 단계와, 층간절연막 형성후 후속 열공정을 진행하는 단계로 이루어진 것을 특징으로 한다.
위와 같은 방법에 의한 층간절연막은 TEOS를 기반으로 CVD공법에 의해 형성될 때 플루오르계 가스의 주입으로 실리콘산화막에 플루오르 원자가 결합되어 수분 흡착력을 저하시키고 후속열공정시 산화질소분위기에서 진행함으로써 실리콘과 질소의 결합이 형성되어 수분흡착을 방지할 수 있게 된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도1은 종래기술의 설명부분에서 언급된 바와 같이 실리콘 기판 위에 금속배선을 형성한 후 층간절연막을 형성한 상태를 나타낸 단면도이다.
실리콘 기판(10)과 금속배선(20)은 종래의 일반적인 방법으로 형성한다. 그런다음 TEOS를 기반으로 한 CVD 공법을 진행하여 실리콘산화막(30)을 증착하는데 이때 플루오프계 물질인 C2F6 가스를 흘려 F-Si-F의 구조를 형성하여 SiOF막을 형성한다.
CVD 공법시 TEOS를 기반으로 한 실리콘산화막(30)의 형성조건은 TEOS와 O2와, He을 각각 220 SCCM, 온도 25℃, 습도 50%, RF 파워를 250∼450W를 사용하여 진행한다. 그리고 C2F6가스는 50∼100 SCCM을 사용하는 것을 특징으로 한다.
그런다음 수분 흡착력을 더욱 줄이기 위해 층간절연막(30)을 형성한 후 후속 열공정을 진행한다. 후속 열공정은 SiOF 막의 형성시 C2F6 가스를 75 SCCM을 사용했을 시 N2O 플라즈마의 압력을 0.7 Torr, 온도 350 ℃, RF 파워 250 W에서 30분 동안 실시한다. 그러면 SiOF막이 더욱 안정된 F-Si-F 결합이 유지되고 막 표면에 Si-N 결합이 형성되어 수분 흡착을 막게된다.
상기한 바와 같이 본 발명은 금속 배선간 절연을 위한 TEOS를 기반으로 한 CVD 공법에 의해 층간절연막 형성시 플루오르계 가스를 흘려보내 수분 흡착력이 약한 SiOF막을 형성하고 후속 열공정을 진행하여 SiOF막을 더욱 안정되게 하며 표면에 Si-N 겹합으로 수분흡착을 막음으로서 소자특성을 향상시킬 수 있다는 이점이 있다.
도1은 본 발명에 의한 반도체장치의 층간절연막 형성 방법을 설명하기 위한 층간절연막의 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20 : 금속배선
30 : 층간절연막

Claims (2)

  1. 반도체 기판 상에 금속 배선을 형성하는 단계와,
    금속배선후 C2F6의 플루오르계 가스를 75SCCM으로 주입하면서 CVD 공법으로 층간절연막을 형성하는 단계와,
    층간절연막 형성후, N20 플라즈마 압력 0.7torr, 온도 350℃, RF 파워 250W의 조건 하에서 30분 동안 후속 열공정을 진행하는 단계
    로 이루어진 것을 특징으로 하는 반도체 장치의 층간절연막 형성 방법.
  2. 제 1 항에 있어서, 상기 CVD 공법은 TEOS와 O2와 He을 각각 220SCCM, 온도 25℃, 습도 50%, RF 파워를 250-450W를 사용하여 진행하는 것
    을 특징으로 한 반도체장치의 층간절연막 형성 방법.
KR10-1998-0045856A 1998-10-29 1998-10-29 반도체장치의 층간절연막 형성 방법_ KR100519509B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1998-0045856A KR100519509B1 (ko) 1998-10-29 1998-10-29 반도체장치의 층간절연막 형성 방법_

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0045856A KR100519509B1 (ko) 1998-10-29 1998-10-29 반도체장치의 층간절연막 형성 방법_

Publications (2)

Publication Number Publication Date
KR20000027822A KR20000027822A (ko) 2000-05-15
KR100519509B1 true KR100519509B1 (ko) 2005-12-01

Family

ID=19556165

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0045856A KR100519509B1 (ko) 1998-10-29 1998-10-29 반도체장치의 층간절연막 형성 방법_

Country Status (1)

Country Link
KR (1) KR100519509B1 (ko)

Also Published As

Publication number Publication date
KR20000027822A (ko) 2000-05-15

Similar Documents

Publication Publication Date Title
KR101674057B1 (ko) 강화된 복합 절연막을 포함하는 반도체 칩 구조 및 그 제조 방법
KR100271718B1 (ko) 반도체소자의 금속배선 형성방법
KR100519509B1 (ko) 반도체장치의 층간절연막 형성 방법_
KR19990054912A (ko) 반도체 장치의 층간 절연막 형성방법
JP4747755B2 (ja) 有機絶縁膜とその作製方法，及び有機絶縁膜を用いた半導体装置
KR100914976B1 (ko) 반도체 소자의 제조방법
KR100240269B1 (ko) 반도체 장치의 평탄화 방법
KR0127246B1 (ko) 반도체 장치의 층간 절연막 형성방법
KR20070048820A (ko) 반도체 장치의 배선 구조물 및 그 제조 방법
KR100565758B1 (ko) 반도체 소자의 층간 절연막 형성방법
KR0165758B1 (ko) 반도체 소자의 제조 방법
JPH1064995A (ja) 半導体装置の製造方法
JP2002184858A (ja) 半導体素子の製造方法
KR100540635B1 (ko) 에프에스지막의 표면 처리 방법
KR100447983B1 (ko) 반도체소자의제조방법
KR100277181B1 (ko) 다층 금속 배선용 절연막을 구비한 반도체 장치의 제조 방법
KR100314742B1 (ko) 반도체 소자의 제조방법
KR100259168B1 (ko) 반도체 디바이스의 금속배선 구조 및 그의 형성방법
KR100197126B1 (ko) 반도체 소자의 금속배선방법
KR100889557B1 (ko) 반도체 소자의 제조 방법
KR100204411B1 (ko) 반도체 소자의 다층 금속 배선 형성 방법
KR19980030940A (ko) 반도체소자의 금속층간절연막 형성방법
KR100315026B1 (ko) 반도체소자의금속배선형성방법
KR100434713B1 (ko) 반도체소자의제조방법
JP4034524B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee