SU1608689A1

SU1608689A1 - Систолический процессор дл вычислени полиномиальных функций

Info

Publication number: SU1608689A1
Application number: SU884604860A
Authority: SU
Inventors: Георгий Александрович Кухарев; Александр Ювенальевич Тропченко; Владимир Федорович Павловский
Original assignee: Ленинградский Институт Точной Механики И Оптики
Priority date: 1988-11-14
Filing date: 1988-11-14
Publication date: 1990-11-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в специализированных системах дл обработки сигналов и изображений. Цель изобретени - повышение точности вычислений за счет реализации арифметических операций в остаточных классах. Поставленна цель достигаетс за счет того, что в состав процессора вход т информационный вход 1, входной регистр 2, коммутатор 3, систолическа матрица 4 из /N-1/-го операционного блока 5 /N - размер преобразовани /, блок восстановлени 6, блок посто нной пам ти 8, блок синхронизации. 4 ил.

Description

Изобретение относитс к вычислительной технике и может быть использовано в специализированных системах дл обработки сигналов и изображений .

Цель изобретени - повьппение точности вычислений за счет реализ ации арифметических операций в остаточных классах.

На фиг.1 представлена структурна схема процессораi на фиг. 2 - структурна схема операционного блока ; на фиг. 3 - структурна схема блока восстановлени j на фиг. 4 - структурна схема блока синхронизации.

Проц ессор содержит (фиг.1) информационный вход 1, входной регистр 2, коммутатор 3, систолическую матрицу 4 из N-1 чоперацирнного блока 5,. блок 6 восстановлени , информационный выход 7, блок 8 посто нной пам ти (ПЗУ) коэффициентов, блок 9 синхронизации , тактовые выходы 10 и 11, информационный выход 12 блока 9, вход 13 запуска.

Операционный блок 5 (фиг2) содержит регистры 14 и 15, ,умножители 16- 18, узел 19 посто нной пам ти из трех секций 20-22, сумматоры 23-25, узел 26 посто нной пам ти из трех Секций 27-29, информ а1щонные входы 30-34, выходы 35-39 и тактовый вход 40.

Блоь 6 восстановлени содержит (фиг.3)1 узел 41 посто нной пам ти из трех сек1щй 42-44, узел 45 посто нной пам ти, трехвходовый сумматор 46, информационные входы 47-49, выход 50 и тактовый вход 51.

Блок 9 синхронизации (фиг.4) содержит генератор 52 тактовых пульсов, счетчик 53 и дешифратор 54.

Процессор работает следующим образом .

Дл предотвращени переполнени разр дной сетки вычислени производ тс в достаточных классах, т.е. вычетами чисел -по некоторому модулю. В св зи с этим конечный результат акже представлен вьтетом, который необходимо восстановить до полного значени в позиционную систему счислени . Такое восстановление производитс на основе китайской теории об остатках, в которой утверждаетс , что дл любых значений числе Т,...,Т система уравнений

Т Т,- modP; ,

(О

где Р- - попарно взаимно-простые числа , а i 1,...,п, имеет единственное решение по mod. Это решение можно записать в виде

Т 1,; A;modP, (2) .

где находитс по алгоритму Евклида или из услови N; Л; ImodP.

Дл практических вычислений удобно использовать модули вида 2,2 +1,. Тогда дл п 4, Р 16, PJ, 17, РЙ 15, Р 4080.

Определим коэффигщенты из соотношений

А, ;L,+ 2.Л2.+ -А-з 1iaod4080, (3) тогда имеем сравнение 91 |А, 1modP .Aj, ImodP (4) ImodPj

где-A., p/p,, 255, Л,, p/p,, 240, , P/P 272.

Далее найдем вь еты ;Л-, по raodP , i 1, 2, 3

255 15mod16

240 2mod17 (5)

272 2mod15 Отсюда

15.., -1mod16 , 15

2 2; 1mod17 9 (6)

2,, lTnod15- Лэ 8

B результате ИЗ (1) получим формулу преобразовани вычетов в числе позиционной системы счислени

Т ( 3825 + Tj- 2160 +

+ Т,- 2176) mod4080 (7) Подставим значени -Т , Tj, Т в (7)

Т 3825 + Tg. 2160 +

+ T,j 2176) mod4080, (8)

где Т, Т, Tj -: вычеты по модул м

16, 17 и 15 соответственно.

I

Рассмотрим реиение численного примера. Пусть необходимо произвести вычислени по некоторой формуле

у ((x,W:+ x,J + y,)W + Хо, (9) где XQ О, X, 31 , Xg 27, Хд 35,

10

15

0h889

6

лическон матрицы 4, При загрузке на каждом такте отсчет х;У1е(П -2 передаетс от операционного бло- 5 ка 5 с номером 1 к соседнему блоку с номером (1+1).Это достигаетс передачей соответствующего отсчета с второго выхода 36 операционного блока 5 на третий : вход 31 следующего операционного блока 5.В результате через N-1 тактов с начала загрузки отсчеты исходных дан- ных X оказываютс загруженными во все операционные блоки 5 систолической матрицы 4 и хран тс в регистрах 15 соответствующих блоков 5 При этом в регистре 15 последнего л-1 блока 5 хранитс отсчет х а в регистре 15 первого операционного 20 . При поступлении последнего отсчета х,., загрузка исходных данных закончена. Таким образом этап загрузки исходных данньк тре- бует N тактов. На следующем такте с информационного выхода ПЗУ 8 на п тый вход систолической матрицы поступает значение коэффиодента W. Дан- ньи коэффициент поступает на вход 30 операционного блока 5 и заноситс в регистр 14. С данного такта начинаетс второй этап - этап-вычислений. На этом этапе,на 1-м такте V 1 начала этапа 1-й операционный блок S выполн ет операщто вида:

35

,,

40

45

У( nodl +x)inodP У2вык ()°1оар2 )raodP (Ю) Seb(x y ev WBx)niodPj +Xj)modPj ,

6Х У ie УзбХ есть соответ° (бык УЗВЫХ пР ДЬщущего операционного блока 5. В первом операционном блоке 5

ibx Уг вх У-5ВХ При выполнении базовых операций- (10) операцию у,w реализуетс в VMHOMTiTorro 1/;

1 nj t}f i cclJlM

В умножителе 16, операци уR V jrUt- -arTTmnr А

Wo -.

, ,-t..i j, BV ttv

телГГТ - « Умножи- 0 теле Id. Нахождение вычетов по модуJTKl Р Р 15 f- tJ

« 2 Ч производитс в COOT мГ..Г„Т5р1ЙГ cS- ци ми 20-22 трехсекционного ПЗУ 19. 5 В каждой k(Vke ТТз) секции данного ПЗУ хран тс остатки от делени (вычеты ) всех возможных произведений ; ykftx sif по модулю Р.. Аналогичные функции выполн ет трехсекционное ПЗУ

;

26, только п каждой k-й секции которого записаны остатки от делени (вычеты) всех возможных сумм вида

I ВХ

Wp,v)modPo +

БХ

)modPj.

у

Через (N-1) такт с начала второго этапа будут сформированы резуль- ,,, ,, У, 8ь,х выходах 37-39 соответственно последнего операционного блока 5. С указанных выходов результаты поступают на выход систолической матрицы 4 и далее на входы 47-49 блока 6 восстановлени . В последнем реализуетс операци , соответствующа выражению (7). В основу работы блока восстановлени также положен принцип табличной арифметики . В трехсекционном ПЗУ 41 хран тс все возможные произведени вычетов на-нормируюпще множители.,. При этом в каждой k-й секции;

(Vk G 1,3) хран тс произведени у.,„у

Лл

1, где 7(. и jV (. определ ютс

в соответствии с формулами (3) - (6). Указанные произведени вз ты по модулю Р с целью зкономии пам ти каждой из секций ПЗУ. С выходов секций 42-44 указанные результаты поступают на входы трехвходового сумматора 46 и с его выхода сформированна сумма поступает на адресный вход ПЗУ, в котором хран тс остатки от делени (вычеты) полученной суммы по,модулю Р . Таким образом, с выхода ПЗУ 41 получен результат, сформированный в позиционной системе счислени .

Работа процессора синхронизируетс тактовыми импульсами, поступающими с тактового выхода 10 блока управлени на тактовые входы всех операционных устройств. Управл ющий сигнал на переключение коммутатора 3 поступает с выхода 1,1 блока 9. Данный сигнал оказываетс сформированным через (N-1) такт с начала работы процессора, когда все работы счетчи- ка 53 примут единичное значение, в результате чего на выходе схемы совпадени блока 9 происходит переключение значени указывающего сигнала с нулевого значени на единичное.. Выборка козффициентов производитс из ПЗУ 8 по адресу, соответствующему текуще- му значению счетчика 53, поступаюй1ему от блока 9 через адресный выход 12 на адресный вход ПЗУ 8. ормула изобретени

Систолический процессор дл вычислени полиномиальных функций.

0

5

0

5

0

5

0

5

0

5

содержащей (N-1) (N -размер преобразовани ) операционных блоков, блок синхронизации, коммутатор и входной регистр; выход которого подключен к информационному входу коммутатора , первый выход которого подключен к первому информационному входу первого операционного блока, второй, третий и четвертый информационные входы которого подключены к второму выходу коммутатора, управл ющий вход которого подключен к первому тактовому выходу блока синхронизации , вход запуска которого вл етс входом запуска процессора, информационным входом которого вл етс информационный вход входного регистра , тактовый вход которого соединен с тактовыми входами всех операционных блоков и подключен к второму тактовому выходу блока синхронизации , при этом первый, второй и третий выходы i-ro (i i,N-2) операционного блока подключены соответственно к второму,третьему и че т- вертому информационным входам (i+1)- го операционного блока, о т л ч а ю- щ и и с тем, что, с целью повышени точности, в него введены блок посто нной пам ти и блок восстановлени , выход которого вл етс информационным выходом процессора, информационный выход блока синхронизации подключен к адресному входу блока посто нной пам ти, выход которого подключен к п тому информационному входу первого операционного блока , четвертый и п тый выходы i-ro операционного блока подключены соответственно к первому и п тому информационным входам (i+1)-ro операционного блока, а первый, второй и третий вькоды (N-l)-ro операционного блока .подключены соответственно к первому,, второму и третьему информационным входам блока восстановлени , тактовый вход которого подключен к второму тактовому выходу блока управлени , при этом блок восстановлени содержит первый и второй узлы посто нной пам ти и сумматор, первый, второй и третий информационные входы ко-- торого подключены соответственно к первому, второму и третьему выходам первого узла посто нной пам ти, первый , второй и третий адресные входы которого вл ютс соответственно niep- вым, вторым и третьим информационными

вх|одами блока восстановлени , выходо которого вл етс выход второго узла пссто нной пам ти, адресный вход которого подключен к выходу сумматора, вход синхронизации которого соединен входами разрешени считывани первого и второго узлов посто нной пам ти и вл етс тактовым входом блока восстановлени , причем операцион- нь:й блок содержит первый и второй регистры , первый и второй узлы посто нной пам ти, первый, пторой и третий сумматоры и первый, второй и третий умножители, выходы которых подключены соответственно к первому, ВТ орому и третьему адресным входам первого узла посто нной пам ти, первый, второй и третий выходы которого подключены к первым информационным входам соответственно первого, второго и третьего сумматоров, выходы которого подключены соответственно к первому , второму и третьему адресным входам второго узла посто нной пам ти , первый, второй и третий выходы которого вл ютс соответственно первым, вторым и третьим выходами

0

5

0

5

операционного блока, первым инфор- ..-, мационнм входом которого вл етс информационный вход первого регистра, выход которого подключен к вторым информационным входам первого, второго и третьего сумматоров, входы синхронизации которых соединены с входами синхрониза:ции первого, второго и третьего умножителей, тактовыми входами первого и второго регистров, входами разрешени считывани первого и второго узлов посто нной пам ти и подключены к тактовому входу операционного блока, вторым, третьим и четвертым информанронными входами которого вл ютс первые информационные входы соответственно первого, второго и третьего умножителей , вторые информационные входы которых подключены к выходу второго регистра, информащюнный вход которого вл етс п тым информационным входом операционного блока, четвертым и п тым выходами которого вл ютс вtIxo J;ы соответственно первого и второго регистров.

.г

Claims

Формула изобретения

Систолический процессор для вычисления полиномиальных функций, содержащий (N-1) (N -размер преобразования) операционных блоков, блок синхронизации, коммутатор и входной регистр; выход которого подключен к информационному входу коммутатора, первый выход которого подключен к первому информационному входу первого операционного блока, второй, третий и четвертый информационные входы которого подключены к второму выходу коммутатора, управляющий вход которого подключен к первому тактовому выходу блока синхронизации, вход запуска которого является входом запуска процессора, информационным входом которого является информационный вход входного регистра, тактовый вход которого соединен с тактовыми входами всех операционных блоков и подключен к второму тактовому выходу блока синхронизации, при этом первый, второй и третий выходы i-го (i = ί,Ν-2) операционного блока подключены соответственно к второму,тр.етьему и чет-вертому информационным входам (i+1)го операционного блока, о т л ч а тощи й с я тем, что, с целью повышения точности, в него введены блок постоянной памяти и блок восстановления, выход которого является информационным выходом процессора, информационный выход блока синхронизации подключен к адресному входу блока постоянной памяти, выход которого подключен к пятому информационному входу первого операционного блока, четвертый и пятый выходы i-ro операционного блока подключены соответственно к первому и пятому информационным входам (i+1)-ro операционного блока, а первый, второй и третий выходы (N-1)-ro операционного блока подключены соответственно к первому,, второму и третьему информационным входам блока восстановления, тактовый вход которого подключен к второму тактовому выходу блока управле ния, при этом блок восстановления содержит первый и второй узлы постоянной памяти и сумматор, первый, второй и третий информационные входы которого подключены соответственно к первому, второму и третьему выходам первого узла постоянной памяти, первый, второй и третий адресные входы которого являются соответственно первым, вторым и третьим информационными входами блока восстановления, выходом ксторого является выход второго узла ПО!

ТС]

ВХ' с :

вого и второго узлов постоянной паМЯ' ка

НЫ1

ГИ1

ЯН!

ТИ!

τρι поцключены соответственно к первому, второму и третьему адресным входам перВО!

ΒΤι стоянной памяти, адресный вход корого подключен к выходу сумматора, од синхронизации которого соединен входами разрешения считывания перти и является тактовым входом бловосстановления, причем операционй блок содержит первый и второй рестры, первый и второй узлы постоной памяти, первый, второй и трёй сумматоры и первый, второй и етий' умножители, выходы которых го узла постоянной памяти, первый, орой и третий выходы которого подключены к первым информационным вхом соответственно первого, второго третьего сумматоров, выходы котого подключены соответственно к первому, второму и третьему адресным одам второго узла постоянной пати, первый, второй и третий выходы торого являются соответственно , вторым и третьим выходами да и ροι

BXI

МЯ'

КО' первым операционного блока, первым информационнм входом которого является информационный вход первого регистра, выход которого подключен к вторым информационным входам первого, второго и третьего сумматоров, входы синхронизации которых соединены с входами синхронизации первого, второго и третьего умножителей, тактовыми входами первого и второго регистров, входами разрешения считывания первого и второго узлов постоянной памяти и подключены к тактовому входу операционного блока, вторым, третьим и четвертым информационными входами которого являются первые информационные входы соответственно первого, второго и третьего умножителей, вторые информационные входы которых подключены к выходу втордго регистра, информационный вход которого является пятым информационным входом операционного блока, четвертым и пятым выходами которого являются в£1хо,цы соответственно первого и' второго регистров.