SU1185323A1 - Генератор чисел - Google Patents

Description

Изобретение относится к автоматике и вычислительной технике и предназначено для генерирования последовательности простых чисел.

Цель изобретения - повышение 5

быстродействия генератора чисел.

На фиг. 1 представлена функциональная схема генератора чисел; на фиг. 2 - схема блока синхронизации и функциональная схема блока наст- Ю ройки; на фиг. 3-5 - функциональные схемы формирователя чисел, селектора кратного и схемы сравнения соответственно.

/ ’⁵

Генератор чисел (фиг. 1) содержит блок 1 синхронизации, блок 2 настройки, формирователь 3 и 4 чисел, селектор 5 кратного, квадратор 6 и схему 7 сравнения. 20

Блок 1 синхронизации (фиг. 2) может состоять из задающего генератора 8 и распределителя импульсов 9. Выход задающего генератора является первым выходом блока синхронизации.

2

Выходы распределителя импульсов с первого по η-й являются выходами блока синхронизации с второго по (п+1)-й.

Блок 2 настройки (фиг. 2) содержит формирователь 10 одиночных импульсов, 8-триггер 11, группу ключей 12, элементы ИЛИ 13-16, шины 17-21 синхронизации, выход 22 константы, выход 23 начального числа, управляющие выходы 24-26 и управляющие входы 27-29. Управляющий вход 28 является выходом переполнения квадратора 6.

Каждый из формирователей 3 и 4 чисел (фиг. 3) содержит регистр 30 сдвига, коммутаторы 31 и 32, сумматор 33, элементы И 34 и 35, триггер 36, выходы 37 и 38 числа, управляющий вход 39, вход 40 начального числа, выход 41 переполнения формирователя чисел и управляющий вход 42. Элемент И 35 в формирователе 4 чисел не используется. Син3

1185323 4

хронизирующий вход регистра 30

сдвига подключен к шине 17 блока 1 синхронизации. Информационные входы коммутатора 32 подключены к шинам 19 и 20 блока 1 синхронизации и 5

являются входами констант формирователей 3 и 4. Вход элемента И 35 подключен к шине 21 блока 1 синхронизации, Управляющий вход коммутатора 31 и нулевой вход триггера 36 ю в формирователе 3 чисел подключен к прямому выходу 25 триггера 11 в блоке 2 настройки. Управляющий вход коммутатора 31 и нулевой вход триггера 36 в формирователе 4 чисел 15 подключены к выходу 26 элемента ИЛИ 16 в блоке 2 настройки. Информационные входы 40 коммутаторов 31 в формирователе 3 и 4 чисел подключены к выходам 23 и 22 элементов 20

ИЛИ 14 и 13 соответственно блока 2 настройки. Выход 41 элемента И 35 в формирователе 3 чисел.является выходом переполнения формирователя 3 и подключен к входу 29 элемента 25

ИЛИ 15 в блоке 2 настройки.Селектор 5 кратного (фиг. 4) содержит регистры 43 и 44 сдвига, вычитатель 45, коммутаторы 46 и 47, 3-триггеры 48-50, элементы И 51-54,

ИЛИ 55 и элемент 56 задержки. Информационные входы 57 и 58 коммутаторов 46 и 47 в селекторе 5 кратного подключены к выходам 38 формирователей 3 и 4 чисел соответственно. Один из входов элемента ИЛИ 55 в селекторе 5 кратного подключен к выходу 22 элемента ИЛИ 13 в блоке 2 синхронизации, нулевой вход триггера 49 подключен к шине 18 блока 1 син- ₄₀ хронизации, нулевые входы триггеров 48 и 50 в селекторе 5 кратного подключены к шине 21 блока 1 синхронизации. Вход 59 элемента ИЛИ 55 является управляющим входом селек- 45 тора 5 кратного, а выходы 60 и 61 элементов И 51 и 52 являются выходами результата селектора 5 кратного.

Схема 7 сравнения (фиг. 5) содержит 3-триггеры 62-64, элементы 50 ИЛИ 65 и 66, И 67-70, а также узел 71 сравнения. Нулевые входы триггеров 62-64 подключены к шине 21 блока 1 синхронизации, одни из входов элементов И 68-70 в схеме 7 сравнения 55 подключены к инверсному выходу 24 триггера 11 в блоке 2 настройки, выход триггера 62 в схеме 7 сравнения подключен к входу 27 элемента ИЛИ 16 в блоке 2 настройки и счетному входу 42 триггера 36 в формирователе 3 чисел, выход триггера 63 в схеме 7 сравнения подключен к счетному входу 42 триггера 36 в формирователе 4 чисел и входу 59 элемента ИЛИ 55 в селекторе 5 кратного, вторые входы элементов И 69 и 70, в схеме 7 сравнения подключены к выходу 60 элемента И 51 в селекторе 5 кратного,второй вход элемента И 68 в схеме 7 сравнения подключен к выходу 61 элемента И 52 в селекторе 5 кратного, выход 72 элемента И 67 в селекторе 5 кратного является выходом генератора чисел, вход 73 элемента И 67 подключен к выходу 37 регистра 30 сдвига в формирователе 3 чисел, входы 74 и 75 узла 71 сравнения подключены к информационному выходу квадратора 6 и выходу 38 коммутатора 31 в формирователе 3 чисел.

Генератор чисел работает следующим образом.

Задающий генератор 8.блока 1 синхронизации вырабатывает последовательность тактовых импульсов частоты £, из которых η-канальный распределитель 9 импульсов формирует η последовательностей импульсов частоты.

С помощью ключей 12 в блоке 2 настройки задают двоичный код начального простого числа = 6 Ν-1 (где ц = 2,3, ...). Последовательный код числа Ау передается с выхода элемента ИЛИ 14 на информационный вход 40 формирователя 3 чисел. Последовательный двоичный код второго начального числа В/задается постоянно элементом ИЛИ 13 и по шине поступает на информационный вход 40 формирователя 4 чисел.

Запуск генератора чисел осуществляется с помощью сигнала на управляющем входе формирователя 10 одиночных импульсов, который выделяет один импульс из выходной последовательности импульсов последнего выхода распределителя 9 импульсов. Выходной импульс формирователя 10 одиночных импульсов через элемент ИЛИ 16 устанавливает триггер 11 в единичное состояние, в котором он находится η тактов, после чего сбрасывается импульсом последнего выхода распределителя 9 импульсов. Сигнал с прямого выхода триггера 11 поступает

ί

1185323

6

по шине 25 на шину 39 формирователя 3 чисел, где сбрасывает триггер 36 в нулевое состояние и подключает с помощью коммутатора 31 шину 40 к информационному входу регистра 30 сдвига на η разрядов. Последовательный. двоичный код начального числа

A, , действующий на шине 40, записывается в регистр 30 сдвига формирователя 3 чисел под действием тактовых импульсов на шине 17.

После возврата триггера 11 в нулевое состояние коммутатор 31 подключает выход суммы сумматора 33 к-информационному входу регистра 30 сдвига.

Сигнал прямого выхода триггера 1 1 поступает через элемент ИЛИ 16 на шину 26, которая связана с шиной 39 формирователя 4 чисел, на шине 40 которого действует последовательный двоичный код начального числа 6^=5. Аналогичным образом число В,=5 записывается под действием тактовых илпульсов на шине 17 в регистр 30 сдвига на η разрядов формирователя 4 чисел. Единичный сигнал на шине 39 блока 4 сбрасывает триггер 36 в нулевое состояние.

Сигнал инверсного выхода триггера 11 поступает по шине 24 в схему 7 сравнения, где блокирует элементы И 68-70, что позволяет импульсам последнего выхода распределителя 9 импульсов, действующим на шине 21, сбросить триггера 62-64 в нулевое состояние.

Таким образом, установка триггера 11 в единичное состояние обеспечивает установку всех блоков генератора в исходное состояние.

Сигнал "1" с прямого выхода триггера 11 через элемент ИЛИ 16 поступает по шине 26 в селектор 5 кратного, где проходит через элемент ИЛИ 55 на входы управления коммутаторов 46 и 47, которые подключают к своим выходам шины 57 и 58 соответственно. На шинах 57 и 58 селектора 5 кратного действуют последовательные двоичные коды чисел А₄ и

B, , которые поступают по шинам 38 блоков 3 и 4 соответственно. Последовательный код числа В|, начиная

с младшего разряда, проходит через коммутатор 47 и записывается в (п+1)-разрядный регистр 44 сдвига под действием тактовых импульсов на

шине 17. Последовательный код числа А,, начиная с младшего разряда, проходит через коммутатор 46 на вход вычитателя 45 и на вход элемента И 54. Поскольку Аи В, - нечетные числа, то в их младших разрядах содержатся единичные коды, которые приведут к срабатыванию элемента И 54, выходной сигнал которого устанавливает триггер 48 в единичное состояние. Сигнал с прямого выхода триггера 48 подключает с помощью элемента И 53 второй вход вычитателя 45 к выходу коммутатора 41, первый единичный сигнал которого через элемент 56 задержки на длительность тактового импульса устанавливает триггер 50 в единичное состояние, в котором элемент И 54 блокируется сигналом инверсного выхода триггера 50. Вьгчитатель 45 вычитает из двоичного кода числа А^ двоичный код числа В, и двоичный код разности записывается в η-разрядный регистр 43 сдвига под действием тактовых импульсов на шине 17.

В конце η-такта триггеры 48 и 50 сбрасываются в нулевое состояние импульсом последнего выхода распределителя 9 импульсов, действующего на шине 21. После возврата триггера 11 в блоке 2 настройки в нулевое состояние коммутаторы 46 и 47 подключают выходы регистров 43 и 44 сдвига соответственно к входу вычи— тателя 45 и информационному входу регистра 44 сдвига. В это же время в блоках 3 и 4 коммутаторы 31 подключают информационный вход регистров 30 сдвига к выходу суммы сумматоров 33, что обеспечивает динамическое хранение чисел А^ и В₄ в регистре 30 сдвига.

Так как регистр 43 содержит η разрядов, а регистр 44 (п+1) разряд, то каждые п тактов двоичный код числа В; в регистре 44 сдвигается на один разряд в сторону старших разрядов по отношению к двоичному коду в регистре 45. Двоичные коды регистров 43 и 44 в селекторе 5 кратного сравниваются, начиная с младшего разряда.

Если первый единичный разряд,

начиная с младшего разряда, сдвигается с выхода регистра 44, совпадает

7.

1185323'

8

с единичным разрядом регистра 43,то последовательный двоичный вычитатель 45 выполняет вычитание из последовательного двоичного кода регистра 43 последовательного двоичного кода регистра 44. Затем выполняется автоматический сдвиг на один разряд в сторону старших разрядов кода в регистре 44 по отношению к коду в регистре 43.

Если первый единичный разряд, начиная с младшего разряда, в регистре 44 сдвига совпадает с нулевым разрядом разности в регистре 43 сдвига, то вычитание не производится. Код предыдущей разности переписывается за η тактов без изменения, а за это время в регистре 44 сдвигается на один разряд в сторону старших разрядов. Селектор 5 кратного работает таким образом до тех пор, пока разность на выходе вычитателя 45 не станет отрицательной, либо равной нулю.

Триггер 49 и элемент 52 И выделяют нулевой'код регистра 43 сдвига следующим образом.

Если в каком-нибудь разряде разности содержится единичный код, то сигнал выхода вычитателя 45 устанавливает триггер 49 до момента действия импульса последнего выхода распределителя 9 импульсов на шине 21. В этом случае элемент И 52,закрыт сигналом инверсноТо выхода триггера 49 в момент действия импульса на шине 21. Если на выходе вычитателя 45 во всех η тактах действует нулевой код, сдвигаемый в регистр 43 сдвига, то триггер 49 сохраняет нулевое состояние к моменту действия импульса на шине 21. Этот импульс проходит через элемент И 52 на шину 61 как сигнал нулевого содержимого регистра сдвига, что является признаком кратности чисел А; и В; . Если в процессе вычитания вычитателем 45 на его выходе формируется отрицательная разность, двоичный код которой содержит в η-м (знаковом) разряде единичный код, то в момент действия импульса на шине 21 элемент И. 51 открывается выходным сигналом вычитателя 45 и на шине 60 формируется импульс, указывающий на то, что число А, не является кратным числу В/.

Квадратор 6 выполняет возведение в квадрат текущего числа , поступающего на его вход, начиная с млад-, ших разрядов, с выхода 37 регистра 30 сдвига в формирователе 4 чисел. Последовательный код В^ с выхода квадратора 6, начиная с младших разрядов, поступает на вход 74 узла

71 сравнения в схеме 7 сравнения.

Схема 7 сравнения работает следующим образом.

На шины 75 и 74 поступают с выходов формирователя 3 чисел и квадратора 6 соответственно последовательные двоичные коды чисел А; и

2. *·

В^ , которые сравниваются узлом 71 сравнения двух чисел. На первом, втором и третьем выходах узла 71 сравнения в последнем η-м такте форми2.

руется единичный сигнал, если А; В·. , 1 2, ι- V ’

А; = В; и Αι > В· соответственно. ^и · 2. ¹

Если Α·₍ ώ В-_с , то на вЕяходе элемента ИЛИ 66 формируется в η-м такте единичный сигнал, который в случае, когда число А^ не является кратным числу В;_ь (на шине 60 действует импульсный сигнал селектора 5 кратного) , приводит к срабатыванию элемента И 69. Выходной сигнал элемента И 69 устанавливает триггеры 62 и 64 в единичное состояние на время η тактов. Триггер 64 сигналом с прямого выхода открывает элемент И 67, через который на выходную шину

72 генератора чисел с выхода 37 регистра 30 сдвига формирователя 3 чисел сдвигается двоичный код числа А. Единичный сигнал прямого выхода триггера 62 поступает по шине 27 в блок 2 настройки, где проходит через элемент ИЛИ 16 на шину 26 и далее на шину 39 формирователя 4 чисел, где сбрасывает триггер 36 в нулевое состояние и подключает с помощью коммутатора 31 к информационному входу регистра 30 сдвига шину 40.

По шине 40, соединенной с шиной 22 блока 2 настройки, в регистр 30 блока 4 поступает двоичный код начального числа В. =5.

I , 1

Кроме того, единичный сигнал, прямого выхода триггера 62 поступает на шину 42 формирователя 3 чисел, где снимает блокировку элемента И 34 и приводит к изменению состояния триггера 36. Сигнал с выхода триггера 36 подключает с помощью коммутатора 32 шину 19 или 20 блока 1 синхронизации к второму входу Сумматора 33, на первый вход которого под

9

1185323

10

действием тактовых импульсов на шине 4 из регистра 30 сдвигается, начиная с младшего разряда, последовательный двоичный код .предыдущего числа А-_с_, . На выходе сумматора 33 формируется последовательный двоичный код числа А- = + 2, когда к второму входу

сумматора 33 подключена шина 19, либо число А*_ь - А^,₁ + 4, если подключена шина 20,

Спустя η тактов двоичный код числа , А[ записывается с выхода суммы сумматора' 33 через коммутатор 31 в регистр 30 сдвига формирователя 3 чисел,

в регистре 30 сдвига: Αγ = Α·_ν__ή + 2

либо Α'_ν = А_и-_И + 4.

В случае, когда число А* является кратным числу Β_ν, то импульсный сигнал, действующий на шине 61 селектора 5 кратного, через элементы И 68 и ИЛИ 65 устанавливает триггер 62 в единичное состояние и на шине 27 ΙΟ схемы 7 сравнения формируется очередной сигнал ’Ί".

Если в процессе функционирования генератора произойдет переполнение регистра 30 сдвига в формирователе ,5 3 чисел, либо квадратора 6, то сигнал переноса в п-м разряде на выходах переноса сумматора 33 через элемент И 35 и сигнал переполнения квадратора поступают на шины 32 и 33 20 блока 2 настройки и через элемент ИЛИ 15 устанавливают триггер 11 в единичное состояние. Тем самым генератор чисел устанавливается в исходное состояние и вновь начинает гене25 рировать последовательность простых чисел.

Алгоритм предлагаемого генерал тора основан на логическом анализе исходного числа А и исходного чис30 ла В, возведенного в квадрат. Причем операция возведения в квадрат числа В и логического анализа чисел А и В происходит одновременно за один цикл, содержащий η тактов. ¹

Если А^ >

В:

, то на третьем выходе узла 71 сравнения в η-м такте формируется единичный сигнал, который при наличии единичного сигнала на шине 60 (число А^ не является кратным числу В'^) приводит к срабатыванию элемента И 70 и установке триггера 63 в единичное состояние на время η тактов.

Единичный сигнал прямого выхода триггера 63 поступает по шине 59 и далее по шине 42 в формирователь 4 чисел, где приводит к изменению двоичного кода в регистре 30 сдвига: Βΐ = В[,_4 + 2 либо Β·_ν = В'^1 + .4 (в зависимости от состояния триггера 36). В формирователе 3 числа происходит изменение двоичного кода

фиг. 1

1185323

Фиг. Ζ

Фиг. Ъ

1185323

Фиг. 5

Claims (1)

1. ГЕНЕРАТОР ЧИСЕЛ, содержащий блок синхронизации, блок настройки, первый и второй формирователи чисел, селектор кратного и схему сравнения, при этом каждый формирователь чисел содержит регистр сдвига,сумматор,два коммутатора, триггер и элемент И, причем выход первого коммутатора подключен к информационному входу регистра сдвига соответствующего формирователя чисел, выход регистра сдвига в каждом формирователе чисел подключен к первому входу сумматора, выход суммы которого подключен к первому информационному входу первого коммутатора, выход второго коммутатора в каждом формирователе чисел подключен к первому входу элемента И, выход которого подключен к второму входу сумматора, выход триггера в каждом формирователе чисел подключен к управляющему входу второго коммутатора, второй информационный вход первого коммутатора является информационным входом соответствующего формирователя чисел, информационные входы второго коммутатора являются входами констант соответствующего формирователя чисел, информационный вход и выход регистра сдвига являются информационными выходами соответствующего формирователя чисел, синхронизирующий вход регистра сдвига в каждом формирователе чисел подключен к первому выходу блока синхронизации, селектор кратного содержит первый регистр сдвига, первый коммутатор, вычитатель, первый триггер, элемент ИЛИ, первый и второй элементы И, причем выход первого регистра сдвига в селекторе кратного подключен к первому информационному входу первого коммутатора, выход которого подключен к суммирующему входу вычитателя выход вычитателя подключен к информационному входу первого регистра сдвига, первому входу первого элемента И и единичному входу первого триггера в селекторе кратного, инверсный выход первого триггера в селекторе кратного подключен к первому входу второго элемента И в селекторе кратного, выход элемента ИЛИ в селекторе кратного подключен к управляющему входу первого коммутатора, второй информационный вход которого является' входом первого операнда селектора кратного и соединен с информационным входом регистра сдвига первого формирователя чисел, выходы первого и второго элементов И являются выходами результата селектора кратного, синхронизирующий вход первого регистра сдвига селектора кратного подключен к первому выходу блока синхронизации, нулевой вход первого триггера селектора кратного подключен к второму выходу блока синхронизации, вторые входы первого и второго элементов И

   5и „ 1185323

   1185323

   в селекторе кратного подключены к (п+1)-му (где η - разрядность чисел) блока синхронизации, схема сравнения содержит узел сравнения, три триггера, четыре элемента И, два элемента ИЛИ, входы узла сравнения являются информационными входами схемы сравнения, причем первый вход узла сравнения подключен к выходу регистра сдвига в первом формирователе чисел, первый и второй выходы узла сравнения через первый элемент ИЛИ в схеме сравнения подключены к первому входу первого элемента И, третий выход узла сравнения подключен к первому входу второго элемента И в схеме сравнения, вторые входы первого и второго элементов И в схеме сравнения подключены к выходу первого элемента И селектора кратного, выход первого элемента И в схеме сравнения подключен к первому входу второго элемента ИЛИ и единичному входу первого триггера, выход которого подключен к первому входу третьего элемента И в схеме сравнения, второй вход третьего элемента И схемы сраЕ-’ нения подключен к выходу регистра сдвига первого формирователя чисел, а выход третьего элемента И схемы сравнения является выходом генератора чисел, выходы второго элемента ИЛИ и второго элемента И в схеме сравнения подключены к единичным входам второго и третьего триггеров соответственно, выходы которых являются выходами результата схемы сравнения, причем выход второго триггера схемы сравнения подключен к второму входу элемента И в первом формирователе чисел, выход третьего триггера схемы сравнения подключен к второму входу элемента И во втором формирователе. чисел и первому входу элемента ИЛИ в селекторе кратного, нулевые входы всех триггеров в схеме сравнения подключены к (п+1)-му выходу блока синхронизации, отличающийся тем, что, с целью повышения быстродействия, он содер-. жит квадратор, блок настройки содержит формирователь одиночных импульсов, группу ключей, триггер и четыре элемента ИЛИ, управляющий вход формирователя одиночных импульсов является входом запуска генератора чисел, синхронизирующий вход формирователя одиночных импульсов подключен к (п+1)-му выходу блока

   синхронизации, выход формирователя одиночных импульсов подключен к первому входу первого элемента ИЛИ в блоке настройки .выход первого элемента ИЛИ в блоке настройки подключен к единичному входу .триггера, единичный выход которого подключен к первому входу второго элемента ИЛИ в блоке настройки, второй вход второго элемента ИЛИ в блоке настройки соединен с выходом второго триггера схемы сравнения, второй и четвертый выходы блока синхронизации соединены с входами третьего элемента ИЛИ в блоке настройки, выходы с второго по (п+1)-й блока синхронизации через группу ключей в блоке настройки соединены с входами четвертого .элемента ИЛИ блока настройки, (п+1)~й выход блока синхронизации соединен с нулевым входом триггера в блоке настрой-, ки, выходы третьего и четвертого элементов ИЛИ блока настройки подключены к вторым информационным входам первых коммутаторов второго и первого формирователей чисел соответственно, инверсный выход триггера блока настройки подключен к третьим входам первого и второго элементов И в схеме сравнения, прямой выход триггера блока настройки подключен к управляющему входу первого коммутатора и нулевому входу триггера в первом формирователе чисел, выход второго элемента ИЛИ блока настройки подключен к управляющему входу первого коммутатора и к нулевому входу триггера во втором формирователе чисел, а также к второму входу элемента ИЛИ в селекторе кратного, счетный ,вход триггера в каждом формирователе чисел соединен с вторым входом элемента И, первый и второй информационные входы второго коммутатора в каждом формирователе чисел подключены соответственно к тоетьему и четвертому выходам блока синхронизации, в первом формирователе' чисел содержится дополнительный элемент И, первый и второй входы которого подключены соответственно к выходу переноса сумматора первого формирователя чисел и (п+1)-му выходу блока- синхронизации, выход дополнительного элемента И является выходом переполнения формирователя чисел и подключен к второму входу первого элемента ИЛИ в блоке настройки, выход регистра сдвига вто1 185323

   рого формирователя чисел подключен к входу квадратора, выход результата которого подключен к второму входу узла сравнения в схеме сравнения, а выход переполнения квадратора - к третьему входу первого элемента ИЛИ в блоке настройки, селектор кратного содержит второй регистр сдвига, второй коммутатор, второй и третий триггеры, третий и четвертый элементы И и элемент задержки, причем первый информационный вход второго коммутатора является входом второго операнда селектора кратного, второй информационный вход и управляющий вход второго коммутатора в селекторе кратного подключены к выходам второго регистра сдвига и элементу ИЛИ соответственно, выход второго коммутатора в селекторе кратного подключен к информационному входу второго регистра сдвига, первым входам третьего и четвертого элементов И и через элемент задержки к единичному входу второго триггера, второй, и третий

   входы третьего элемента И в селекторе кратного подключены к выходу первого коммутатора и инверсному выходу второго.триггера соответствен но, выход третьего элементв И в селекторе кратного подключен к единичному входу третьего триггера, выход которого подключен к второму входу четвертого элемента И, выход четвертого элемента И в селекторе кратного подключен к вычитающему входу вычитателя, синхронизирующий вход второго регистра сдвига селектора кратного подключен к первому входу, а нулевые входы второго и третьего триггеров, селектора кратного - к (п+1)-му выходу блока синхронизации, в схеме сравнения содержится четвертый элемент И, первый и второй входы и выход которого подключены соответственно к инверсному вы ходу триггера блока настройки, выходу второго элемента И селектора . кратного и второму вхо— ду второго элемента ИЛИ схемы сравнения.

   1