NL8600620A - Geintegreerde keten met geoxydeerde isolatie. - Google Patents

Geintegreerde keten met geoxydeerde isolatie. Download PDF

Info

Publication number
NL8600620A
NL8600620A NL8600620A NL8600620A NL8600620A NL 8600620 A NL8600620 A NL 8600620A NL 8600620 A NL8600620 A NL 8600620A NL 8600620 A NL8600620 A NL 8600620A NL 8600620 A NL8600620 A NL 8600620A
Authority
NL
Netherlands
Prior art keywords
region
epitaxial
layer
oxidized
epitaxial layer
Prior art date
Application number
NL8600620A
Other languages
English (en)
Original Assignee
Fairchild Camera Instr Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=22341356&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=NL8600620(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Fairchild Camera Instr Co filed Critical Fairchild Camera Instr Co
Publication of NL8600620A publication Critical patent/NL8600620A/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/8605—Resistors with PN junctions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/03—Diffusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/037—Diffusion-deposition
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/049—Equivalence and options
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/085—Isolated-integrated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/117—Oxidation, selective
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/145—Shaped junctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

r', ? % VO 7427
Geïntegreerde keten met geoxydeerde isolatie.
De uitvinding heeft betrekking op een halfgeleiderlichaam voorzien van een halfgeleidersubstraat en een halfgeleidende epitaxiale laag op een oppervlak van de substraat, welke epitaxiale laag een in hoofdzaak plat bovenvlak bezit, en een PN-isolatiejunctie die zich la-5 teraal langs het halfgeleiderlichaam uitstrekt teneinde een isolatie-barriëre tussen gebieden van de substraat en de laag te vormen, waarbij de laag een bepaald geleidingstype bezit en de epitaxiale laag van het tegengestelde geleidingstype is, waarbij de epitaxiale laag is verdeeld in delen van epitaxiaal halfgeleidermateriaal, die lateraal van elkaar 10 zijn gescheiden door ringvormige gebieden van een geoxydeerd halfgeleidermateriaal, die tenminste gedeeltelijk uit geoxydeerde gedeelten van de epitaxiale laag, welke elk deel omgeven, zijn gevormd, waarbij de ringvormige gebieden zich door de epitaxiale laag naar de PN-isolat£e-junctie uitstrekken en tezamen daarmede de delen van het epitaxiale 15 halfgeleidermateriaal ten opzichte van elkaar elektrisch isoleren, waarbij de bovenvlakken van de ringvormige gebieden in hoofdzaak co-planair zijn met het bovenvlak van de epitaxiale laag en de substraat is voorzien van een aantal gebieden met kleine specifieke weerstand met tegengesteld geleidingstype, die in het oppervlak van de substraat di-20 rekt onder de epitaxiale laag zijn gevormd.
Een dergelijk halfgeleiderlichaam is bekend uit de Nederlandse octrooiaanvrage 70.13365.
Echter zijn ook andere methoden voorgesteld voor het elek- \ trisch isoleren van een aantal insluitsels of holten van halfgeleider-25 materiaal, waarvan in elk een of een aantal circuitelementên kunnen - worden gevormd. Onder de voorgestelde methode zijn die, welke passend ingestelde PN-juneties (Amerikaanse octrooischrift 3.117.26Q), combinaties van PN-juncties en zones van intrinsieke en extrinsieke halfgelei-dermaterialen (Amerikanse octrooischrift 3.150.292), diëlektrische 30 isolatie (Amerikaanse octrooischrift 3.391.023) en mesa-etsing (Amerikaanse octrooischrift 3.489.961) beogen. Uit de Amerikaanse octrooiaanvrage 845.822 is de toepassing van selectief gedoteerd polykristal-lijn silicium bekend ter bevordering van het isoleren van eilanden van een mono-kristalsilicium, waarin circuitelementen kunnen worden gevormd.
4 J- -2- ‘ *' β
Nadat elektrisch geïsoleerde insluitsels van halfgeleidermateriaal zijn geprepareerd, worden actieve en passieve circuitelementen in of op de insluitsels gevormd. Vele van deze circuitelementen zijn typerend gevormd met gebruikmaking van planaire diffusietechnieken, 5 welke bekend zijn uit de Amerikaanse octrooischrift 3.025.589 en 3.064.167. In de planaire processen... worden de gebieden van elk half-geleiderinsluitsel, waarin circuitelementen worden gediffundeerd, beheerst door het vormen van een diffusiemasker van een isolerende laag, die op het oppervlak van het halfgeleidermateriaal is gevormd. Nadat de 10 gewenste elementen in het halfgeleidermateriaal zijn gevormd, wordt een geleidend patroon van leidingen op de isolatie gevormd en voor het verbinden van geselecteerde actieve en passieve circuitelementen tot het gewenste circuit gebruikt. Additionele passieve circuitelementen kunnen eveneens worden gevormd op de isolatie en in het circuit worden verbon-15 den. Een dergelijke structuur is bekend uit het Amerikaanse octrooischrif t 2.981.877. Bij de vervaardiging van de bekende geïntegreerde circuits rijzen verschillende problemen. In de eerste plaats vormt het oppervlak van het plaatje, dat vereist is voor het plaatsen van de iso-latiegebieden tussen naburige insluitsels van halfgeleidermateriaal 20 een belangrijk deel van het totale oppervlak van het plaatje. Een groot isolatieoppervlak vermindert het aantal inrichtingen, dat in een plaatje kan worden aangebracht en vermindert dus de "pakkingsdichtheid" van de in het plaatje gevormde circuitelementen. In de tweede plaats breken soms bij trappen (verhogingen) in de isolatie op het oppervlak van 25 het plaatje, de op deze isolatie gevormde en daarop gehechte leidingen. Deze trappen zijn vaak nogal steil. In de derde plaats hebben verschillende van de isolatietechnieken de introductie van van betekenis zijnde capaciteiten in het geïntegreerde circuit tot gevolg. Terwijl bij lage frequenties deze capaciteiten de werking van het circuit niet aantasten, 30 kunnen deze capaciteiten bij hoge frequenties een van betekenis zijnde uitwerking op de circuitprestatie hebben. In de vierde plaats zijn de bekende geïntegreerde circuits in de regel in relatief dikke (groter dan 5 micron) epitaxiale lagen gevormd, die weer op ondersteuningssub-straten zijn gevormd. Het gevolg is, dat de werksnelheden van de resul-35 terende inrichtingen soms kleiner dan de gewenste zijn. In de vijfde plaats zijn de werkwijzen, waarmede de bekende geïntegreerde circuits worden vervaardigd relatief gevoelig voor gebreken in de maskers en voor I * -3- en voor kleine fouten in de achtereenvolgende plaatsing van maskers op de inrichting tijdens de verscheidene processtappen. Maskers met weinig gebreken, maskerprocessen met weinig gebreken en juiste uitrichting van de maskers zijn belangrijke factoren voor het verkrijgen van een goede 5 opbrengst.
Teneinde barsten in de verbindingsleidingen bij trappen van isolatie te elimineren, is in het Amerikaanse octrooischrift 3.404.451 voorgesteld om delen van deze isolatie van het oppervlak van het plaatje tijdens het proces te verwijderen. Eveneens is voorgesteld om de randen 10 van de isolatie ter plaatse van het contactvenster te doen hellen.
Een andere benadering, bekend uit het artikel "Local Oxidation of Silicon and its Application in Semiconductor-Device Technology" van J.A. Appels in Philips Research Reports 25, pagina 118 (1970), is het etsen van groeven in het halfgeleiderplaatje nabij die gebieden waarin PN-juncties 15 moeten worden gevormd. Het als gevolg van de groeven openliggende materiaal wordt dan thermisch geoxydeerd. Wanneer het proces op de juiste wijze wordt geregeld, zijn het oxydeoppervlak en het oppervlak van het halfgeleidermatexiaal nagenoeg coplanair. Een verder voordeel van dit proces waarop Appels en anderen de nadruk leggen, is dat het deel 20 van het halfgeleiderplaatje, waarin de dotering wordt gediffundeerd een mesa-vormige gedeelte heeft; de resulterende PN-basis-collector-junctie is hoofdzakelijk vlak en heeft een hogere doorslagspanning dan een schotelvormige PN-junctie heeft, maar is toch in aanraking met passiverend oxyde, zoals in het planaire proces.
25 Een dunne op een siliciumsubstraat gevormde epitaxiale si- liciumlaag, waarvan het geleidingstype tegengesteld is aan die van het substraat, is in elektrisch geïsoleerde insluitsels onderverdeeld door middel van een rooster van geoxydeerde gebieden van epitaxiaal silicium-materiaal (hierna "geoxydeerde isolatie gebieden") te noemen.
30 Deze gebieden worden door de epitaxiale laag geoxydeerd tot een zich * t -4- lateraal uitstrekkende isolatie PN-junctie.
Ten minste een zijde van deze isolatie PN-junctie heeft een resis-tiviteitstype en een geleidbaarheidstype, die door doteringen van het substraat zijn bepaald. In de regel is de junctie niet van gelijke omvang 5 als het metallurgische tussenvlak tussen de epitaxiale siliciumlaag en het daar beneden liggende siliciumsubstraat. Veeleer wordt gedurende de vorming van de epitaxiale laag, de positie van de isolatie PN-junctie bepaald door doteringsconcentraties, diffusieconstanten en procesparameters. Zijn uiteindelijke positie wordt eveneens beïnvloed door de daar-10 op volgende behandeling van het plaatje.
De isolatie PN-junctie kan uit een reeks van PN-juncties , met inbegrip van PN-juncties tussen "begraven" lagen in het substraat en het substraat zelf, zijn gevormd. De isolatie PN-junctie bepaalt een oppervlak, dat zich zowel in de epitaxiale laag als in het substraat kam 15 uitstrekken. Elk insluitsel van silicium is door een deel van de isolatie PN-junctie en delen van de geoxydeerde isolatiegebieden, geïsoleerd.
Elk dezer insluitsels kan actieve inrichtingen, passieve inrichtingen of beide bevatten. Onderkruisingsgebieden van lage resisti-20 viteit kunnen in het substraat worden gevormd, teneinde door ten minste een geoxydeerd isolatiegebied gescheiden gebieden te verbinden. De bovenvlakken van de epitaxiale laag en de geoxydeerde isolatiegebieden zijn hoofdzakelijk coplanair, en verminderen daardoor ongewenste hoogte-variaties of "trappen" tussen het isolatie-oxyde en andere delen van 25 het oppervlak van het plaatje.
Voor het vormen van geïsoleerde insluitsels van epitaxiaal silicium, zijn groeven ( soms verdiepingen genoemd ) in het silicium gevormd, waar isolatiegebieden moeten worden gevormd. Tijdens de vorming van de groeven, wordt het overblijvende deel van het siliciumoppervlak 30 alwaar groeven niet gewenst zijn, beschermd door een isolatielaag, die hoofdzakelijk niet wordt aangetast door het silicium-etsmiddel, dat voor het vormen van de groeven wordt gebruikt. De groeven worden op een gebruikelijke wijze tot een diepte van ongeveer 50% van de gewenste diepte van de geoxydeerde isolatiegebieden geëtst. Het epitaxiale sili-35 cium, dat door de groeven vrij komt te liggen, wordt benedenwaarts ge- È -5- oxydeerd tot de daar beneden liggende isolatie PN-junctie. Wanneer de isolatie PN-junctie in het substraat ligt, gaat het oxydatieproces tot in het substraat voort, zodat de geoxydeerde isolatiegebieden in het substraat doordringen, teneinde de passende delen van de isolatie PN-5 junctie te doorsnijden. Siliciumnitride is een passende isolatie ter bescherming van onderliggend silicium tegen oxydatie.
Heeft in een bepaalde uitvoeringsvorm het substraat een bepaalde geleidbaarheid (P-type of N-type), dan kan de epitaxiale laag, dat van het tegengestelde geleidbaarheidstype is,direkt op het substraat worden 10 gegroeid.
Bovendien kunnen "begraven" lagen van het tegengestelde geleidbaarheidstype in het bovenvlak van het substraat worden gevormd en dan kan een epitaxiale laag van elk geleidbaarheidstype over de "begraven" lagen op het substraat worden gevormd. In elk van deze gevallen, moe-15 ten echter de geoxydeerde isolatiegebieden zich benedenwaarts tot de isolatie PN-junctie uitstrekken.
In een uitvoeringsvoorbeeld van de uitvinding, zijn slechts drie diffusiemaskerstappen vereist, één om de "begraven" laag te vormen, één om de geoxydeerde isolatiegebieden te vormen, en de derde om de emit-20 tergebieden en de collectorputten in de resulterende inrichting te vormen. Het basismasker wordt verwijderd en er wordt een niet gemaskerde "vel" diffusie toegepast. De contactmaskerinrichting is met betrekking tot bekende processen vereenvoudigd, omdat de elektrische contacten kunnen worden gevormd, die delen van het oxydelsolatiegebied begrenzen 25 zonder gevaar voor kortsluitingen.
De bovenbeschreven uitvinding ondervangt een voornaam aantal nadelen van de bekende geïntegreerde circuitstructuren en verschaft een vereenvoudigde, verbeterde en meer betrouwbare techniek voor de vervaardiging daarvan.
30 De elektrisch geïsoleerde transistoren in geïntegreerde cir cuits, die zijn vervaardigd volgens de uitvinding zijn meer dan 65% kleiner dan de vergelijkbare transistoren, die zijn geïsoleerd door toepassing van bekende diffusie-isolatietechnieken. In tegenstelling tot de normale verwachtingen en ondanks de reductie van de afmetingen, 35 is de opbrengst zinvol verbeterd.
» » -6-
Een voornaam deel van het siliciumoppervlaksgebied van een representatief geïntegreerd circuit, dat volgens de uitvinding is vervaardigd wordt niet bezet door de circuitelementen zelf, doch wordt door de geoxydeerde isolatiegebieden in beslag genomen. Gebreken 5 in de voor de vervaardiging van het circuit gebruikte maskers, zullen derhalve een zeer hoge waarschijnlijkheid van ligging boven deze isolatiegebieden en niet boven de circuitelementen hebben. Een maskergebrek, dat boven een dergelijk isolatiegebied valt, heeft absoluut geen nadelig effekt op de werking van het circuit en wordt dus onschadelijk ge-10 maakt. Aangezien maskergebreken een voorname bron van produktieverlies van geïntegreerde circuits zijn, verhoogt deze neutralisatie van mas-kerdefecten in de werkwijze volgens de uitvinding, enorm de opbrengst van geïntegreerde circuits.
Tenslotte vermindert de toepassing van de geoxydeerde isolatie-15 gebieden volgens de uitvinding ongewenste capaciteiten tussen naburige halfgeleiderinsluitsels en verhoogt de toelaatbare toleranties, waarmede maskers moeten worden uitgericht. Inderdaad kan in sommige gevallen de gehele maskerstap worden geëlimineerd.
De uitvinding zal hierna met verwijzing naar de bijgevoegde 20 tekeningen nader worden toegelicht.. Hierin zijn;
Figuur 1 een dwarsdoorsnede van een typisch door middel van diffusie geïsoleerd geïntegreerd circuit volgens de bekende techniek;
Figuur 2 een bovenaanzicht van een deel van het in figuur 1 afgebeelde circuit; 25 Figuren 3a-3d afbeeldingen van het selectieve oxydatieproces dat door Appels en anderen in het eerder vermelde artikel is beschreven;
Figuur 4 een afbeelding van een geïsoleerde NPN-transistor en andere inrichtingen., welke met behulp van de selectieve oxydatie-isolatietechniek volgens de uitvinding zijn vervaardigd; 30 Figuur 5 een afbeelding van een geïntegreerd circuit, dat een geïsoleerde dubbel gediffundeerde transistor, een geïsoleerde epitaxi-ale weerstand, een geïsoleerde basisweerstand, en een geïsoleerde Shott-key barriérediode bevat, gevormd op een laatje, dat selectief is geoxy-deerd volgens .de uitvinding ; 35 Figuur 6 een afbeelding van een geïsoleerde PNP-transistor, ï . * -7- welke is gevormd met behulp van de selectieve oxydatietechnieken volgens de uitvinding;
Figuren 7a en 7b afbeeldingen van een wand-emitter NPN-transis-tor (Engelse tekst walled-emitter transistor), welke met behulp van de 5 selectieve oxydatietechnieken volgens de uitvinding is gevormd;
Figuur 8 een afbeelding van een wand-emitter NPN-transistor en andere inrichtingen welke met behulp van de selectieve oxydatietechnieken volgens de uitvinding zijn gevormd;
Figuur 9 een unieke collectorputstructuur, welke door middel 10 van de structuur volgens de uitvinding mogelijk is gemaakt;
Figuren 10a-10e afbeeldingen van de werkwijze volgens de uitvinding/ en
Figuur 11 een afbeelding van de door middel van de uitvinding bereikte verhoging van de pakkingsdichtheid, waarbij in bovenaanzicht 15 het deel van de structuur van figuur 7a is afgebeeld, welke vergelijkbaar is met de structuur volgens figuur 2.
Een bekende geïntegreerde circuitstructuur is in de figuren 1 en 2 afgebeeld. Terwille van de duidelijkheid zijn oxydelagen, con-tactvensters door het oxyde en verbindingsleidingen niet afgebeeld.
20 Een plaatje 10 bevat een P-type substraat 11 van halfgeleidermateriaal, waarop een epitaxiale laag 12 van het N-type halfgeleidermateriaal is gevormd. Een “begraven" collectorlaag 13 is in het substraat 11 ter plaatse van het tussenvlak van het substraat 11 en de epitaxiale laag 12 gevormd. Een isolatierooster 14 van het P+ type materiaal snijdt 25 volgens de afbeelding de dwarsdoorsnede van de inrichting in twee gebieden, namelijk de gebieden 14a en 14b. Elk insluitsel 15a, 15b en 15c van halfgeleidermateriaal heeft een geleidbaarheidstype, dat tegengesteld is aan het geleidbaarheidstype van het isolatiegebied 14 en het substraat. Elk insluitsel is elektrisch geïsoleerd ten opzichte van 30 naburige insluitsels van halfgeleidermateriaal door middel van een isolatie PN-junctie, die om het insluitsel is gevormd.
In het insluitsel 15b is een zwaar gedoteerd P+ type basisgebied 16 gevormd. In het basisgebied 16 is weer een N-type emitter-gebied 17 gevormd. Een contact met het deel van het insluitsel 15b van 35 N-type epitaxiaal materiaal, dat beneden het basisgebied 16 ligt, is * » -8- via een N+ type collectorputgebied 18 tot stand gebracht. De "begraven" laag 13 waarborgt dat met het merendeel van de gedeelten van het col-lectorgebied 15b contact tot stand kan worden gebracht door een weg met lage weerstand, zoals bekend is uit het Amerikaanse octrooischrift 5 3.260.902.
Opgemerkt dient te worden, dat volgens figuur 1 het basisgebied 16 ten minste op een afstand d^ van het gediffundeerde isolatie-gebied 14 ligt, welke afstand d^ wordt bepaald door maskertoleranties en dikten van de verarmingslaag. Bovendien is het gewenst het "begraven" 10 N+ gebied 13 een redelijke afstand d£ van het gediffundeerde isolatie-gebied 14 te scheiden. In zekere gevallen mag het gebied 13 contact maken met het isolatiegebied 14, echter met een daaruit voortvloeiende vermindering van de doorslagspanning en een belangrijke toename van de capaciteit. Dergelijke inrichtingen zijn dus niet passend voor hoog 15 frequentiebedrijf. Bovendien is het gewenst de afstand d^ tussen de collectorput 18 en het isolatiegebied 14 aan te houden. De collector-put 18 kan, indien dit gewenst is, in contact worden gebracht met het isolatiegebied 14. In dergelijke gevallen is echter de doorslagspanning tussen de twee gebieden in belangrijke mate lager en is de capaciteit 20 belangrijk hoger dan zij zijn, wanneer de afstand d^ tussen deze twee gebieden bestaat.
Behalve de bekende in figuur 1 afgeheelde structuur is uit een publikatie getiteld "Collector Diffusion Isolated Integrated Circuits" Proceedings of the IEEE, Nr. 9, deel 57, pagina's 1523 - 1527 25 (september 1969) een transistor bekend, waarin het basisgebied belendend aan collectorputten is gevormd, die contact maken met een daar beneden liggend "begraven" collectorgebied; zelfs met deze structuur moet het basisgebied echter geen contact met het P-typegebied maken, dat de collectorputten van aangrenzende transistoren scheidt.
30 Bovendien is het gewenst enige ruimte tussen het collector putgebied 18 en het P+ type basisgebied 16 te handhaven, teneinde te waarborgen, dat de collector-basisjunctie een hoge doorslagspanning en een lage capaciteit heeft. Wanneer men de lagere doorslagspanning en de hogere capaciteit aanvaardt, welke gepaard gaan met een, in een in-35 nig contact met basisgebied 16 verkerend collectorputgebied 18, dan kan de vereiste ruimte tussen collectorputgebied 18 en basisgebied 16 -9- <£ ! worden verminderd of volledig worden geëlimineerd. De gebruikelijke, tussen deze twee gebieden aangehouden ruimte vergroot verder de afmeting van de volgens de bekende techniek vervaardigde inrichting. Teneinde de gewenste afstand tussen het putgebied 18 en het basisgebied 16 te 5 bereiken, alsmede tussen het basisgebied 16 en het gediffundeerde isolatiegebied 14, moeten zeer stringente maskertoleranties worden gehandhaafd. Het masker dient niet slechts nauwkeurig tot de exacte afmeting van het collectorputgebied 18 te worden gesneden, doch dit masker moet nauwkeurig op de inrichting worden geregistreerd.
10 Een P-type weerstandgebied 23 in het insluitsel 15c van N-type epitaxiaal halfgeleidermateriaal bevat óf een basisweerstand, óf de emitter van een PNP-transistor , die het substraat 11 tot collector heeft. Een deel van het insluitsel 15c kan een basisgebied van deze transistor zijn, waarmede volgens een standaardwijze contact is ge-15 maakt. Een gebied 22, dat in het P-type gebied 21 is genesteld, vormt een emitter-basisdiode met het gebied 21.
Contacten 24a en 24b en het tussengelegen epitaxiale materiaal vormen een epitaxiale weerstand. De afmetingen van deze epitaxiale weerstand zijn bepaald door isolatiegebieden (niet afgebeeld), wel-20 ke analoog zijn aan het gebied 14 en door de afstand tussen de contacten 24a en 24b.
Een typische bekende bewerkingsvolgorde voor het vormen van geïsoleerde insluitsels van halfgeleidermateriaal, die NPN-transis-toren bevatten is als volgti 25 1. Het oxyderen van het P-type substraat; 2. Het maskeren en diffunderen van een N+ "begraven" collector; 3. Het verwijderen van het oxyde en het groeien van een N-type epitaxiale siliciumlaag ; 30 4. Het oxyderen van het oppervlak van de epitaxiale laag; 5. Het maskeren, diffunderen en oxyderen van isolatie gebieden; 6. Het maskeren, diffunderen en oxyderen van basisgebieden; 7. Het maskeren, diffunderen en oxyderen van emitter en col-35 lectorputgebieden; -10- 8. Het maskeren van gebieden voor metaal-silicium contacten; 9. Het aanbrengen en maskeren van metalen verbindingen.
Het bovengenoemde proces heeft zes maskerstappen. Elke masker-stap met uitzondering van de laatste houdt het openen van vensters in 5 de oxydelaag in, welke het te bewerken plaatje bedekt. Het overblijvende oxyde doet dienst als een barrière voor de diffusie van doterings-atomen in het halfgeleiderplaatje.
Figuur 2 laat in bovenaanzicht de betrekking zien van de col-lectorput 18 tot het emittergebied 17 en het basisgebied 16, die in 10 dwarsdoorsnede in figuur 1 zijn afgebeeld en in het halfgeleiderinsluit-sel 15b zijn gevormd. De gesloten gedaante van het gediffundeerde isolatiegebied 14, dat het insluitsel 15b omgeeft is in figuur 2 afgebeeld.
Het basisgebied 16 is noodzakelijkerwijze gescheiden van het 15 isolatiegebied 14. Deze scheiding is noodzakelijk voor een elektrische isolatie van deze twee gebieden-
De figuren 3a t/m·'3d laten de techniek zien, die volgens de bovenvermelde publikatie in Philips Research Reports is toegepast voor het vormen van een discrete transistor. Over een N-type substraat 20 31 (figuur·13a) is een siliciumnitridelaag 33 aangebracht. In sommige gevallen wordt volgens deze publikatie gebruik gemaakt van een dunne laag 33a van een oxyde van het halfgeleidermateriaal, dat tussen het substraat 31 en de siliciumnitridelaag'33 is aangebracht. Een laag 34 van een oxyde van het halfgeleidermateriaal is op de nitridelaag 25 33 aangebracht.
Vervolgens worde'n vensters in de oxydelaag 34 in de door onderbroken lijnen 34a en 34b (figuur 3a) aangegeven plaatsen gevormd. Het door deze vensters vrijliggende nitride wordt weggeëtst. Het voor sili-ciumnitride toegepaste etsmiddel (typisch fosforzuur) heeft weinig uit-30 werking op de oxydelagen. Wanneer het nitride beneden de vensters is verwijderd, wordt een nieuw etsmiddel (bijvoorbeeld gebufferd HF) gebruikt, dat het oxyde verwijdert. Dit etsmiddel heeft weinig uitwerking op nitride en de overblijvende delen van de nitridelaag 33 (figuur 3b) maskeren dus het daar beneden liggende oxyde 33a, wanneer dit aanwezig is, en 35 het silicium. De delen 35a en 35b van het substraat 31, die vrijlig- -11- gen ten gevolge van de vensters 34a en 34b door de oxydelaag 33a (in-dien aanwezig) en de nitridelaag 33, worden weggeëtst tot een geselecteerde diepte, teneinde ondiepe (oppervlakkige) groeven te vormen.
Het plaatje wordt dan thermisch geoxydeerd (figuur 3c). Er 5 zal op het oppervlak van het substraat 31 beneden het overblijvende nitride 33 geen oxyde groeien. In die delen 35a en 35b van het plaatje 30, waar nitride is verwijderd, zal echter in het halfgeleidermateriaal oxyde groeien. Deze lokale oxydatie van silicium, genoemd LOCOS in de eerder vermelde publicatie, vult de groeven .35a en 35b met een oxyde 10 van het halfgeleidermateriaal.
In deze püblikatie geciteerde studies tonen aan, dat het silicium met een grotere snelheid oxydeert, dan het siliciumnitride.
De in figuur 3c afgebeelde structuur met groeven 35a en 35b gevuld met siliciumoxyde, is dus verkregen door het plaatje 30 in een oxyderende 15 omgeving te plaatsen. Het geoxydeerde bovendeel van een nitridelaag 33 is van het in figuur 3c afgebeelde plaatje verwijderd.
Nadat geoxydeerde gebieden 35a en 35b zijn gevormd, wordt het nitride 33 verwijderd door een nitride-etsing, zoals figuur 3d laat zien. Indien aanwezig wordt het oxyde 33a daarna van het substraat 31 20 verwijderd en wordt een P-type dotering in het gebied 36 van het substraat 31 gediffundeerd. De oxydegebieden 35a en 35b maskeren de P-type dotering en beperken dus de zijdelingse omvang van de PN-junctie 36a tot het gebied van het substraat 31 tussen de geoxydeerde gebieden 35a en 35b.
25 Een oxydelaag 37 (figuur 3b) wordt dan weer op het oppervlak van het substraat 31 gevormd en in deze oxydelaag wordt een venster 38.a gevormd. Dan wórdt een N-type dotering door dit venster gediffundeerd, teneinde een N-type emittergebied 38 in het P-gebied 36 te vormen. In het eerder vermelde artikel in Philips Research Reports is dus hoofdza-30 kelijk een techniek voor het verkrijgen van een vlakke basis-collector-junctie beschreven. Omdat deze junctie vlak is, is de doorslagspanning daarvan hoger dan de doorslagspanning, welke in de regel behoort bij een typische schotelvormige basis-collectorjunctie. De emitterbasis-junctie is echter volgens de tekening schotelvormig.
35 Figuur 4 laat de structuur van de uitvinding zien, waarin nieuwe oxydatie-isolatietechnieken op een epitaxiale siliciumstructuur
ί X
-12- voorzien van een PN-isolatiejunctie zijn toegepast, teneinde de epi-taxiale siliciumlaag in volledig geïsoleerde insluitsels onder te verdelen. Wanneer een insluitsel van halfgeleidermateriaal in deze beschrijving wordt omschreven als te zijn geïsoleerd door een ringvormig 5 isolatiegebied van geoxydeerd halfgeleidermateriaal, zal het duidelijk zijn, dat in het eenvoudigste geval een PN-isolatiejunctie beneden het insluitsel van halfgeleidermateriaal ligt en het isolatiegebied van geoxydeerd halfgeleidermateriaal zodanig snijdt, dat de snijlijn een gesloten weg vormt. Deze definitie strekt zich eveneens uit tot de 10 structuur, welke resulteert wanneer een "begraven" collectorlaag zich in het substraat uitstrekt van een insluitsel tot een ander insluitsel, teneinde opzettelijk gebieden in insluitsels te verbinden, die anders elektrisch zouden zijn geïsoleerd. In dit geval zal de uitdrukking "geïsoleerd insluitsel van halfgeleidermateriaal" alle insluitsels van 15 halfgeleideraateriaal inhouden, die elektrisch door de "begraven" laag zijn verbonden. In dit geval kunnen van een tot vele gesloten wegen van doorsnijding tussen het geoxydeerde halfgeleidermateriaal en PH-isolatie-juncties optreden bij het isoleren van het verbonden halfgeleidermateriaal ten opzichte van andere insluitsels van halfgeleidermateriaal.
20 De uitdrukking "ringvormig" zal worden gebruikt teneinde een gesloten weg van een willekeurige gedaante aan te geven, of deze nu uniform of niet uniform in breedte is. De uitdrukking "ringvormig isolatiegebied" houdt dus in deze beschrijving in, alle mogelijke vormen van geoxydeerde isolatiegebieden, die volledig de zijdelingse grenzen van een in-25 sluitsel van halfgeleidermateriaal bepalen.
De werkwijze volgens de uitvinding verschaft een structuur, waarin een belangrijk deel van de epitaxiale siliciumlaag door een PH-isolatiejunctie is geoxydeerd. Elk ringvormig isolatiegebied omvat geheel het geoxydeerde silicium nabij een insluitsel van geïsoleerd epi-30 taxiaal silicium. Een gegeven gebied van geoxydeerd silicium kan als deel dienen van het ringvormig geoxydeerde isolatiegebied van meer dan een geïsoleerd insluitsel van silicium.
Het plaatje 40 bevat een P-type siliciumsubstraat 41 waarin N+ gebieden 43a en 43b zijn gediffundeerd. Het gebied 43a doet 35 dienst als "begraven" collector, en een onderkruising beneden'het ge- -13- oxydeerde isolatiegebied 44b volgens de uitvinding. Op het bovenvlak van het substraat 41 is een P-type epitaxiale siliciumlaag 42 gevormd. Xn groeven welke in de epitaxiale laag 42 zijn geëtst zijn oxyde-isola-tiegebieden 44a, 44b, 44c en 44d gevormd. Deze geoxydeerde isolatiege-5 bieden zijn gevormd door eerst het oppervlak van de epitaxiale laag 42 met een nitridelaag, typisch siliciumnitride, te bedekken en dan het nitride boven die delen van de epitaxiale laag 42 waarin de groeven moeten worden gevormd, te verwijderen. De groeven worden gevormd en dan geoxydeerd, teneinde de isolatiegebieden te bepalen.
10 Terwijl een uitvoeringsvoorbeeld volgens de uitvinding gebruik maakt van een siliciumnitridelaag, teneinde die delen van het epitaxiale halfgeleidermateriaal, waarin groeven niet moeten worden gevormd, te vervaardigen, kan elke isolatielaag die een masker tegen thermische oxydatie van het onderliggende halfgeleidermateriaal vormt 15 en die een etssnelheid heeft, welke kleiner is dan die van het oxyde van het halfgeleidermateriaal en van het halfgeleidermateriaal worden aangewend in plaats vein siliciumnitride.
De epitaxiale laag 42 is een werkelijk dunne film, waarvan de dikte kleiner is dan 5 micron en typisch ongeveer 1,25 micron be-20 draagt. Praktische beperkingen van de dikten van aanhechtend oxyde begrenzen de dikten van het gevormde oxyde uit silicium tot minder dan 3 micron. Dikkere oxyden barsten en schilferen af. Een praktische grens met betrekking tot de dikte van de epitaxiale siliciumlaag 42 is de minimale dikte, waar beneden niet langer een transistorwerking wordt 25 verkregen. Wanneer de epitaxiale laag 42 1,25 micron dik is, worden groeven van ongeveer 7000 A in de laag geëtst. Dan worden de geëtste groeven geoxydeerd. Het resulterende siliciumoxyde strekt zich zowel boven als beneden het aanvankelijk open oppervlak van elke groeg uit. Voor een epitaxiale laag van 1,25 micron, wordt in de regel ongeveer 30 1,2 micron oxyde gegroeid. Het oxyde strekt zich ongeveer 1500 A voorbij de beneden liggende PN-isolatiejunctie uit. Wanneer de epitaxiale siliciumlaag 42 een andere dikte heeft, wordt de groefdiepte bij benadering zodanig gekozen, dat het oxyde zich voorbij de PN-isolatiejunctie uitstrekt, in tegenstelling tot het de bekende techniek leert.
35 Daarna wordt het nitride van de epitaxiale laag 42 verwij- 3 x -14- derd. (In sommige gewijzigde vormen van de werkwijze volgens de uitvinding, is een P-type basiscontact diffusie door het venster 48b tot . een door de lijn 45d aangegeven diepte op dit punt in de werkwijze opgenomen). Dan wordt het oppervlak van de epitaxiale siliciumlaag 42 5 geoxydeerd. Het oxyde wordt boven het gebied 45a verwijderd. Dan worden N-type doteringen in het gebied 45a gediffundeerd ter vorming van een collectorput, die zich tot de "begraven" collectorlaag 43a uitstrekt. De zijdelingse omvang van de put 45a wordt bepaald door een ringvormig geoxydeerd gebied, waarvan gedeelten 44a en 44b in doorsne-10 de in figuur 4 zijn afgebeeld. In sommige omstandigheden wordt de volgorde omgekeerd, teneinde de diffusie van het collectorputgebied 45a te veroorloven alvorens diffusie van het basiscontact plaatsvindt.
Daarna wordt N-type doteringen in een gebied 45b van de P-type epitaxiale laag 42 door een venster 48a in het oxyde 46 gedif-15 fundeerd ter vorming van een emittergebied 47. Aldus vormen de "begraven" collector 43a, de epitaxiale basis 45b en de gediffundeerde emitter 47 een NPN-transistor. De basis 45b van deze transistor is volledig geïsoleerd ten opzichte van naburige gebieden van de epitaxiale laag 42 door een ringvormig geoxydeerd isolatiegebied, dat in door-20 snede is aangegeven door 44b en 44c, en zich uitstrekt tot of beneden de PN-isolatie-junctie. De gebieden 45a en 45b vormen tezamen met de "begraven" laag 43a een geïsoleerd insluitsel, dat door ringvormige geoxydeerde isolatiegebieden, waarvan gedeelten 44a en 44c zijn afgebeeld, en een PN-isolatiejunctie welke de PN-junctie tussen de "begra- _ 25 ven" laag 43a en het substraat 41 bevat, is geïsoleerd. Het venster 48b dat in het oxyde 46 is gesneden, veroorlooft een contact met de epitaxiale basis 45b.
In het gedeelte 45c van de epitaxiale laag 42 is een weerstand afgebeeld. Deze weerstand kan of een basisweerstand of een epi-30 taxiale weerstand zijn, afhankelijk van het feit of een aanvullende basislaagdiffusie (zoals de lijn 45e aangeeft) in dit gebied is toegepast, of niet. Deze weerstand is bedekt door een oxydelaag 49, waardoorheen vensters kunnen worden gesneden, teneinde met deze weerstand contact te maken. Het materiaal 45c is elektrisch ten opzichte van het 35 substraat 41 door middel van een N+ gebied 43b geïsoleerd en is lateraal * f -15- door een ringvormig geoxydeerd isolatiegebied (delen 44c en 44d) geïsoleerd.
Het gebied 45c kan door een PN-diode, welke is gevormd door het gebied 45c en de ’'begraven" laag 43b, met een andere "begraven" 5 laag in hetzelfde substraat 41 worden verbonden door middel van een onderkruising, analoog aan de onderkruising 43a, die een geoxydeerd isolatiegebied 44b, 44c uitbreidt.
Een verbindingspatroon van leidingen wordt dan op het oppervlak van het plaatje gevormd teneinde gekozen actieve en passieve com-10 ponenten tot het gewenste circuit te verbinden. De leidingen zijn typerend metaal, bijvoorbeeld aluminium, ofschoon geleidend halfgeleiderma-teriaal of ander geleidend materiaal eveneens kan worden aangewend.
Teneinde de in figuur 4 afgebeelde structuur te vervaardigen is hier beneden een typische bewerkingsvolgorde geresumeerd: 15 1. Het oxyderen van het P-substraat, 2. Het maskeren en diffunderen van N-type gebieden welke als "begraven” collectoren, onderkruisingen en geïsoleerde gebieden dienst doen (figuur 10a, gebieden 43a, 43b).
3. Het verwijderen van het oxyde en het groeien van een dunne 20 P-type epitaxiale siliciumlaag (figuur 10b, laag 42).
4. Het aanbrengen en maskeren van een siliciumnitridelaag (figuur 10b, lagen 141a, 141b, 141c).
5. Het etsen en oxyderen van isolatiegebieden (figuur 10c, gebieden 44a, 44b, 44c, 44d).
25 6. Het verwijderen van nitride, of gedeeltelijk of volledig in overeenstemming met de navolgende regels: a. Wanneer geen basiscontactvóórafzetting is gemaakt, en wanneer geen epitaxiale weerstanden in het epitaxiale materiaal moeten worden gevormd wordt het nitride zonder een maskerstap (figuur 10c, 30 laag 141b) volledig verwijderd.
b. Waar epitaxiale weerstanden, kanaalgebieden voor MOS inrichtingen of transistoren met hoge h^ moeten worden vervaardigd, laat men het nitride als masker tegen diffusie achter, (figuur 10c, lagen 141a, 141c), en verwijdert het nitride van andere gebieden.
35 7. Voer indien gewenst een basiscontact vóórafzetting en * ¢.
• * -16- diffusïe uit (figuur 10c, gebied 142) en masker 145a en 145b met foto-resist.
8. Verwijder het overblijvende nitride, indien dit aanwezig is, en oxydeer het plaatje (figuur lOd, lagen 143, 46, 49).
5 9. Masker (figuur lOd, verwijder laag 143) , diffundeer collec- torputten (figuur lOd, gebied 45a) en oxydeer weer indien gewenst (figuur lOd, vervang laag 143).
10. Masker (figuur lOd, snij het venster 48a in de oxydelaag 46) en diffundeer de emitters (figuur lOd, gebied 47).
10 11. Masker contactsneden (figuur 10e, contactvensters 48a, 48b en verwijdering van de laag 143).
12. Breng de metaalverbindingslaag aan, masker het verbindings-patroon (figuur 10e, metaal 144a, 144b en 144c) en legeer. Een totaal van zes of zeven maskerstappen zijn vereist.
15 In de twee gevallen waarin geen maskerstap behoort bij de ver wijdering van het nitride onder de stap 6a, elimineert de werkwijze volgens de uitvinding een maskerstap in vergelijking tot de gebruikelijke werkwijzen, die een afzonderlijke collectorputmaskering en diffusie inhouden.
20 Zoals in figuur 4 is aangegeven verschaft deze werkwijze: 1. NPN-transistoren (gebieden 43a, 45b, 47).
2. Dioden (gebieden 45b, 47 en 43a, 45b).
3. Epitaxiale weerstanden (ongeveer 5 k-Λ»/vierkant) (gebied 45c).
25 4. Basisweerstanden (ongeveer 600-A /vierkant) gebied 45b en 45c met de basiscontactvóórafzetting).
5. "Begraven" collectoronderkruisingen beneden de isolatie (gebied 43a).
De bovengenoemde stap 6, de basismaskerstap, demonstreert 30 het voordeel van oxydelsolatie volgens de uitvinding. Het maskeren van de basis houdt de verwijdering van het nitride in. Het nitride kan met een zeer geringe etsing van de oxydelsolatie zodanig worden verwijderd, dat een overmaat basismasker (fotoresist 145a en 145b in figuur 10c) kan worden toegepast. De werkelijke afmetingen van het basisgebied zijn dan 35 door de isolatiegebieden 44b, 44c bepaald. Dit masker kan geheel worden -17- verwijderd wanneer een velbasisdiffusie wordt toegepast.
Evenzo kunnen gebieden bedekt met een dun oxyde, bijvoorbeeld het collectorputgebied 45a, figuur lOd door een overmaat masker worden geëtst zonder een nadelig effekt op de naburige oxydelsolatie. De col-5 lectorput 45a verkeert in contact met de "begraven" collector 43a beneden de P-type epitaxiale siliciumlaag. Een afzonderlijke maskerstap is toegepast, teneinde het oppervlak van de collectorput 45a open te leggen. De grenzen van de put zijn bepaald door de oxydelsolatie 44a, 44b zodat de put vooraf is gericht ten opzichte van de basis 45b, het ge-10 oxydeerde isolatiegebied 44a, 44b en de "begraven" collector 43a.
De collectorput 45a kan worden gevormd voor of nadat het basisgebied 45b is gevormd.
De bovengenoemde stap 8, verwijdering van nitride en oxyda-tie plaatst een beschermende oxydebekleding over gebieden, die geen 15 put of emitterdiffusies moeten ontvangen. "Begraven" collectorweerstan-den zijn op de normale wijze gevormd. Basisweerstanden en epitaxiale weerstanden kunnen worden bepaald door de grenzen van de oxydelsolatie en het aantal ohms per vierkant wordt beheerst door regeling van de doteringsconcentratie en de diepte van de basisdiffusie en de epi-20 resistiviteit.
De emittergebieden, contacten, metallisatie en metaalomtrek worden op de gebruikelijke manier voltooid.
Onverwachte voordelen ten opzichte van de bekende techniek spruiten voort uit de werkwijze en structuur volgens de uitvinding.
25 In de eerste plaats bepalen de geoxydeerde isolatiegebieden de zijdelingse omvang van de collectorputten, transistorbasisgebieden, en epitaxiale en basisweerstanden en reduceren daardoor in sommige gevallen het totale aantal vereiste maskerstappen voor het vervaardigen van een geïntegreerd circuit.
30 In de tweede plaats resulteert het innige contact van de basisweerstand en de collectorputgebieden met het geoxydeerde silicium in een veel hogere pakkingsdichtheid. Met de bekende diffusie-isolatie-technieken, was dit niet mogelijk omdat de isolatiegebieden geleidend waren en dan kortsluitingen zouden bestaan tussen de basis en weerstand-35 gebieden enerzijds, en het geleidende isolatiegebied anderzijds. Aange- -18- zien volgens de uitvinding gebruik wordt gemaakt van een isolerend oxyde voor een deel van de isolatie kan de basis tot het isolatie-gebied reiken zonder gevaar voor doorslag of kortsluiting tussen het basisgebied en het isolatiegebied. Analoog kan om dezelfde redenen de 5 emitter eveneens rechtstreeks belendend aan de oxydelsolatie worden .
gevormd.
In de derde plaats vermindert de toepassing van dunnere epitaxiale lagen dan gebruikelijk is in de bekende techniek het "verbruik” van oppervlaksgebied door laterale verplaatsing van de isolatie 10 tijdens de vorming daarvan. De oxydatie van de halfgeleiderlaag wordt hoofdzakelijk voltooid wanneer de oxydatie de zijdelings reikende PN-isolatiejunctie bereikt. Pakkingsdichtheden kunnen hoger zijn met dunne epitaxiale lagen dan met dikke epitaxiale lagen, omdat minder opper-vlaksgebied door laterale expansie van de isolatie wordt "verbruikt", 15 Deze zijdelingse expansie is ongeveer het tweevoud van de diepte van de isolatie, welke weer ongeveer gelijk is aan de dikte van de epitaxiale siliciumlaag.
In de vierde plaats vermindert de structuur volgens de uitvinding de capaciteit en verhoogt de doorslagspanning naar de zijwand 20 ( dat is de vertikale insluitselwand).
In de vijfde plaats is een ander voordeel, dat gebreken in maskers en maskerprocessen, bijvoorbeeld scheuren en miniscule gaten, weinig uitwerking op het resulterende circuit hebben. Gebreken in het isolatiemasker volgens de bekende techniek hebben bijvoorbeeld de vor-25 ming van ongewenste gediffundeerde isolatiegebieden tot gevolg, waar de miniscule gaten of andere gebreken zijn gelegen. Volgens de uitvinding echter hebben deze gebreken uitsluitend de vorming van additioneel oxyde tot gevolg. Gebreken in andere maskers hebben een grote waarschijnlijkheid om boven geoxydeerde isolatiegebieden van halfgeleidermateriaal te 30 vallen, alwaar zij geen nadelige uitwerking van betekenis op het resulterende circuit hebben. Gebreken in het basisdiffusiemasker bijvoorbeeld die de basis met de isolatiegebieden verbinden hebben geen uitwerking op de prestatie van het circuit. Evenzo hebben gebreken in contactmaskers weinig of geen uitwerking omdat een "valse", gedeeltelijke indringing 35 van metaal in een geoxydeerd isolatiegebied van de inrichting geen uit- -19- werking op de prestatie van de inrichting heeft. Een gebrek in een emit-termasker, dat in de bekende inrichtingen een emittergebied met een col-lectorgebied kan kortsluiten, heeft geen uitwerking op de inrichting volgens de uitvinding. Tenslotte hebben gebreken, welke het emitterge-5 bied met een isolatiegebied verbinden, weinig of geen uitwerking op de prestatie van de inrichting volgens de uitvinding.
Figuur 5 laat de oxydatie-isolatietechniek volgens de uitvinding zien, welke voor het vormen van een geïntegreerd circuit wordt gebruikt, dat dubbel gediffundeerde transistoren bevat. Het plaatje 50 10 bevat een P-type substraat 51 met een N-type silicium epitaxiale op- pervlaktelaag 52. In het bovenvlak van het substraat 51 nabij het tussenvlak van dit substraat met de epitaxiale’ laag 52 is een N+ -"begraven" collectorgebied 53a gevormd. In de epitaxiale laag 52 zijn geoxydeerde gebieden aanwezig, welke door dwarsdoorsneden 54a, 54b, 54c, 54d, en 15 54f zijn afgebeeld. De bovenvlakken van geoxydeerde gebieden 54 liggen nagenoeg in hetzelfde vlak als bovenvlak van de epitaxiale laag 52.
Een N+ -type collectorput 56a, die in de epitaxiale laag 52 is gevormd, maakt contact met de N+ "begraven" collectorlaag 53a via N-type epi-taxiaal materiaal 55a. De put 56a kan gelijktijdig met het emitter-20 gebied 57a worden gevormd. De collectorput 56a is van naburige gebieden van de epitaxiale laag 52 gescheiden door een ringvormig isolatiegebied van geoxydeerd silicium, waarvan de dwarsdoorsneden 54a en 54b zijn afgebeeld. De N+ "begraven" collectorlaag 53a kruist onder een deel van het geoxydeerde gebied 54 en maakt contact met het N-type 25 epitaxiale materiaal 55b. Het gebied 55b doet dienst als collector van een transistor. Juist boven het gebied 55 b en daarvan gescheiden door een hoofdzakelijk vlakke PN-junctie 55f is een P+ - type basisgebied 56b, dat door een standaarddiffusieproces is gevormd. Tijdens ... de basisdiffusie bepaalt het geoxydeerde ringvormige gebied, dat de 30 delen 54b en 54c bevat, de zijdelingse omvang van de basis.
Ringvormige isolatiegebieden 54 veroorloven het met een geringere nauwkeurigheid plaatsen van maskers op het plaatje dan anders het geval zou zijn. Dit is het geval, omdat zelfs, ofschoon enige van de overblijvende delen van het epitaxiale materiaal 52 moeten worden 35 gemaskerd ter voorkoming van diffusie van een dotering, de geoxy- -20- deerde gebieden 54 de laterale omvang van de basisdiffusie begrenzen.
De toleranties van het maskeren ter vorming van de basis 56b zijn dus minder streng vergeleken bij bekende technieken en toch wordt het basisgebied 56b zeer nauwkeurig gevormd.
5 Nadat het basisgebied 56b is gevormd, wordt oxyde 58 over de oppervlakken van het epitaxiale halfgeleidermateriaal 52 gevormd en wordt een venster 59a in dit oxyde 58 uitgesneden. Een N-type dotering wordt door het venster 59a gediffundeerd teneinde het emittergebied 57a van de transistor te vormen. Tussen de geoxydeerde gebieden 54b en 10 54c is dus een NPN dubbel-gediffundeerde, oxyde geïsoleerde transistor gevormd. Een basiscontact met deze transistor, dat door het venster 59b in het oxyde 58 tot stand is gebracht, mag het naburige, geoxydeerde isolatiegebied 54c overlappen.
In het gebied 55c van de epitaxiale laag 52 is een epitaxiale 15 weerstand gevormd. Een contact met deze weerstand is door sterk gedoteerde N-type gebieden 57b en 57c welke in de openingen in het oxyde 58 zijn gevormd, tot stand gebracht. De weerstand 55c is geïsoleerd van naburige gebieden van het geïntegreerde circuit door middel van een ringvormig, geoxydeerd gebied 54c, 54d. Naar keuze kan met deze 20 weerstand contact worden gemaakt door een of een aantal sterk geleidende onderkruisingen gelijkend op het N+ gebied 53a.
In het gebied 55d~van de epitaxiale laag 52 is een basisweerstand gevormd. Een P-type dotering is in het N-type epitaxiale gebied 55d gediffundeerd, teneinde een P-type gebied 56d te vormen.
25 Een contact met deze basisweerstand is tot stand gebracht via vensters 57d en 57c, die aan beide zijden van het oxyde 58 bij het P-type halfgeleidermateriaal 56d zijn geopend. Deze weerstand wordt een basisweerstand genoemd met het oog op het feit, dat het geleidbaarheidstype en doteringsniveau van de weerstand hoofdzakelijk hetzelfde zijn als die 30 van het basisgebied 56b van de in het deel 55b van de epitaxiale laag 52 gevormde NPN-transistor. De gedeelten 54d en 54e vormen een deel van een ringvormig geoxydeerd isolatiegebied dat de lagen 55d en 56d omgeeft, teneinde deze lagen van het overblijvende deel van de epitaxiale laag 52 te isoleren. Een N+ "begraven" laag 53b, welke door een onder-35 broken lijn is aangegeven, kan, indien dit gewenst is, beneden het -21- materiaal 55d en in aanraking met het omgevende geoxydeerde isolatiege-bied 54d, 54e worden geplaatst, teneinde de doorslagspanning van deze weerstand ten opzichte van het substraat 51 te verhogen.
Op het bovenvlak van het gebied 55e van het epitaxiale mate-5 riaal is een metaallaag 59c bevestigd. De laag 59c vormt een Schottky-barriére diode met het onderliggende epitaxiale materiaal. Deze diode is van naburige gebieden van de epitaxiale laag 52 door een ringvormig gebied 54e, 54f gescheiden dat het N-type epitaxiale materiaal 55e omringt. Een N+ "begraven" laag 53c(door middel van onderbroken lijnen 10 getekend) kan eveneens beneden deze diode worden geplaatst, teneinde de doorslagspanning van de inrichting te verhogen en de serieweerstand te verminderen.
De N-type epitaxiale laag kan worden aangewend ter vorming van N-type epitaxiale weerstanden, zoals het gebied 55c volgens figuur 15 5. Deze weerstanden kunnen worden gebruikt als collectorweerstanden zonder een speciale metallische verbinding van de weerstand met de collector.
Figuur 6 laat een PNP-transistor zien, welke is gevormd met toepassing van de oxyde-isolatietechniek volgens de uitvinding. Een 20 plaatje 60 bevat een P-type siliciumsubstraat 61, dat als collector van de PNP-transistor dienst doet. in het P-type substraat 61 is een N+ "begraven" laag 63 gevormd. De laag 63 reikt beneden een geoxydeerd isolatiegebied 64b, dat in een N-type epitaxiale siliciumlaag 62 is gevormd. De epitaxiale laag 62 ligt over het bovenvlak van het substraat 25 61. Het N+ gebied 63 verbindt N-epitaxiaal materiaal 65a, dat is omgeven door een ringvormig geoxydeerd isolatiegebied 64a, 64b met een N-type epitaxiaal gebied 65, dat is omgeven door een ringvormig geoxydeerd isolatiegebied 64b, 64c, Het N-type basisgebied 65b is via het gebied 66a van N+ type materiaal, het N-epitaxiale gebied 65, en de N+ "begra-30 ven" laag 63 verbonden. Een P-type dotering is in het gebied 66b gediffundeerd, teneinde de emitters van de PNP-transistor te vormen.
De emitter-basisjunctie tussen de gebieden 66b en 65b is hoofdzakelijk vlak.
Omdat het eraittergebied 66b het volledige oppervlaksgebied 35 in beslag neemt dat wordt omringd door een ringvormig geoxydeerd isola-
* V
-22- tiegebied 64b, 64c zijn de maskertoleranties bij de vorming van het emittergebied minder kritisch dan bij bekende inrichtingen van dezelfde afmetingen.
Er wordt op gewezen, dat in de structuur van de figuren 5 en 6 5 de epitaxiale lagen 52 en 62, N-type lagen zijn inplaats van P-type lagen. Dit betekent dat geen "begraven" laag noodzakelijk is beneden • de weerstanden en dat de collectorputdiffusie kan worden vervangen door een minder diepe emitterdiffusie en kan worden gemaskerd door de emitter-maskerstap. De basis is gevormd door de basisdiffusie en de epitaxiale 10 laag fungeert nu als collector van de NPN-transistor (figuur 5).
Een N-type epitaxiale laag is eveneens nuttig voor vervaardiging van substraat PNP-transistoren, waarin de P-type basis van een NPN-transistor de emitter van een PNP-transistor vormt. De N-type epitaxiale laag vormt de PNP-basis en het P-type substraat fungeert als 15 collector van de PNP-transistor. Door deze inrichting is de "begraven" laag 53a van de in figuur 5 afgebeelde transistor verminderd tot een afmeting, welke door de onderbroken lijn 56e is gegeven. Deze inrichting wordt een substraat gestuurde schakeltransistor of SCST genoemd.
De figuren 7a en 7b laten een structuur zien, waarin de opzet 20 van de collector, de emitter en de basis zijn gewijzigd, en derhalve de emitterisolatieafstand is beïnvloed, f De hierboven toegepaste werk-wijzen ter vervaardiging van de in figuur 4 of in de figuren 5 en 6 afgebeelde structuur kunnen worden aangewend. De in de figuren 7a en 7b afgebeelde structuur wordt de wand-emitter transistor (Engelse tekst wal-25 led-emitter) genoemd omdat een contact tussen de emitter en de oxydeïso-latie is veroorloofd. Zoals figuur 7a laat zien bevat een plaatje 70 een P-type siliciumsubstraat 71, waarin een N+ "begraven" collectorlaag 73 is gediffundeerd. De N-type epitaxiale laag 72 is op het bovenvlak van het substraat 71 gegroeid (deze laag kan eveneens P-type zijn).] 30 Geoxydeerde isolatiegebieden 74a, 74b en 74c zijn in de epitaxiale laag 72 gevormd door toepassing van de bovenbeschreven technieken. Een col-lectorcontactgebied 75a is in de epitaxiale laag 72 gevormd en is omringd door een ringvormig geoxydeerd isolatiegebied 74a, 74b. In het gebied 76 van de epitaxiale laag 72 is een dotering gediffundeerd, 35 teneinde een P+ type basisgebied 75c te vormen. De PN-junctie 74f -23- tussen het P+ basisgebied 75c en het epitaxiale gebied 76 is nagenoeg vlak en reikt tot een ringvormig isolatiegebied 74b, 74c. Daarna wordt een oxydelaag 77 op het bovenvlak van de epitaxiale laag 72 gevormd en wordt een venster 77a in deze oxydelaag gevormd. Door het venster 77a 5 wordt een N-type dotering gediffundeerd, teneinde het emittergebied 75b te vormen. Een contact met het basisgebied 75b is via een venster 77b in het oxyde 77 tot stand gebracht. Het emittergebied 75b raakt aan een deel van het geoxydeerde isolatiegebied 74b. Het bovenaanzicht van het in figuur 7b afgeheelde circuit laat de posities van de col-10 lector, basis en emittercontacten en de geoxydeerde isolatiegebieden zien. De collector, basis en emittercontacten kunnen zich elk boven de naburige geoxydeerde isolatiegebieden uitstrekken en daardoor in belangrijke mate de moeilijkheid van het uitrichten van het contact-masker verminderen.
15 Bij het vormen van de transistor volgens figuur 7a moet zorg worden gedragen dat de doteringsconcentratie in het gebied 75b van het basisgebied 75c toereikend hoog is om niet gewenste inversie, verarming, of kanaalvorming, in het bijzonder nabij het oxydegebied 74 b te voorkomen.
20 Figuur 8 laat een andere wand-emitter NPN-transistor zien, welke is geconstrueerd met gebruikmaking van geoxydeerde isolatiegebieden volgens de uitvinding. Een plaatje 80 bevat een P-type siliciumsub-straat 81, waarop een N-type epitaxiale siliciumlaag 82 is gevormd.
In het substraat 81 is een N+ type "begraven" co Hector gebied 83 gevormd. 25 Geoxydeerde isolatiegebieden 84a tot en met 84d strekken zich uit tot of door de isolatie PN-junctie. Een collectorcontact met het collector-gebied 85b is via het collectorcontact 88a tot stand gebracht, dat aan de collectorput 87a is bevestigd, welke in het deel 85a van de epitaxiale laag 82 is gevormd. Een basisgebied 86a is in het beneden liggende 30 N-type epitaxiale gebied 85b van de epitaxiale laag 82 gediffundeerd.
De PN-junctie tussen het basisgebied 86a en het collectorgebied 85b is nagenoeg vlak. Een emittergebied 87b is in een zijde van het basisgebied 86a nabij het ringvormig geoxydeerde isolatiegebied 84b, 84c gevormd. Contacten met het emittergebied 87b en het basisgebied 86a zijn 35 via contacten 88b en 88c die boven vensters in de oxydelaag 89 liggen 'r ►« -24- tot stand gebracht. In dit geval kunnen zowel het emitterdiffusiemas-ker als het emittercontact-metaalmasker, indien dit wordt gebruikt, boven het naburige isolatieoxyde liggen en in sterke mate de masker-toleranties verruimen. Een N-type epitaxiale weerstand is in het half-5 ge leider gebied 85 c van de epitaxiale laag 82 gevormd, omringd door een ringvormig geoxydeerd isolatiegebied 84c, 84d. Een contact met deze epitaxiale weerstand is tot stand gebracht via metaallagen 88d en 88e en zij maken contact met gebieden van het epitaxiale materiaal 85c, via vensters in het oxyde 89.
10 Het basisgebied 86a, de collectorput 87a en de epitaxiale weerstand 85c omgevend, en de geoxydeerde isolatiegebieden die deze gebieden omringen aangrenzend is een P+ veiligheidsring aanwezig, waarvan de dwarsdoorsneden 86b tot en met 86g zijn'afgebeeld. In sommige structuren kunnen deze veiligheidsringen zich uitstrekken tot de 15 isolatie PN-junctie. Deze veiligheidsringen, worden in een uitvoerings-voorbeeld gevormd door etsing van de oppervlakken van de geoxydeerde isolatiegebieden alvorens het nitride wordt verwijderd en direkt nadat de geoxydeerde isolatiegebieden zijn gevormd, en daarna de P-type dote-ring in het aldus opengelegde silicium te diffunderen. Dit lost het 20 hierboven uiteengezette probleem op in verband met het gebied 75d van de basis 75c welke in figuur 7c zijn afgebeeld. Opgemerkt dient te worden, dat de veiligheidsringdiffusie zelf richtend is met betrekking tot het geoxydeerd isolatiegebied en geen additionele maskerstap vereist.
Alle andere inrichtingen volgens deze aanvrage kunnen eveneens worden 25 vervaardigd met een dergelijke zelfrichtende veiligheidsring, van welke passende geleidbaarheidssoort dan ook en met de wand-emitter-structuur.
Verder zij opgemerkt, dat in de structuur volgens figuur 5 een miniscuul gat in het isolatiemasker zeer goed tot gevolg kan hebben, 30 dat oxydatie van een deel van de epitaxiale laag 72 wordt omringd door een emittergebied. Zelfs wanneer het emittergebied niet een geoxydeerd isolatiegebied begrenst, begrenst de emitter in werkelijkheid een deel van het geoxydeerde isolatiegebied, dat ongewild door het miniscule gat is gevormd. Bij het uitvoeren van diffusie van de P+ veiligheidsring, 35 zoals boven in verband met figuur 8 is uiteengezet, zal de ring bijgevolg i -f -25- eveneens worden gediffundeerd om dit onechte deel van geoxydeerd isolatiemateriaal, en daardoor het effekt van inversielagen, verarmingsge-bieden verminderen of elimineren en de werking van de inrichting teniet doen.
5 Figuur 9 laat een unieke collectorputstructuur zien, die door de uitvinding mogelijk is gemaakt. Een F-type siliciumsubstraat 91 heeft een N+ "begraven" laag 93, welke in zijn bovenvlak is gevormd.
Een epitaxiale siliciumlaag 92 van meer hoog-gedoteerd N-type materiaal is vervolgens op het bovenvlak van het substraat 91 gevormd. Geoxydeer-10 de, ringvormige gebieden van epitaxiaal silicium, waarvan dwarsdoorsneden 94 en 94b zijn afgebeeld, bepalen de zijdelingse omvang van geïsoleerde siliciuminsluitsels. In het insluitsel 96a is een collectorput 96f gevormd.. Teneinde deze put te vormen, is een deel van het geoxydeerde halfgeleidermateriaal 94b nabij deze put weggeêtst, teneinde een deel 15 van de zijde van het aangrenzende epitaxiale silicium open te leggen.
Daarna worden N-type dateringen gediffundeerd in het open liggende epitaxiale halfgeleidermateriaal teneinde een hoge concentratie van doterin-gen te plaatsen langs het deel 96f van het epitaxiale silicium, dat door het wegetsen van het deel 96e van het geoxydeerde isolatiegebied 20 94b is opengelegd. Dit in hoge mate geleidende halfgeleidermateriaal maakt direkt contact met de onderliggende N-type collector 93. Een holte 96e, die is gevormd door het wegetsen van een deel van het geoxydeerde isolatiegebied, is in afmeting zodanig begrensd, dat deze niet volledig de collectorput omgeeft en in plaats daarvan slechts een klein 25 deel van het omtreksgebied van de collectorput in beslag neemt. Dit veroorlooft het tot stand brengen van een metaalcontact met de collectorput zonder te moeten afdalen in het door de etsing verwijderde deel 96e en omhoog terug naar de collectorput.
De vijf noodzakelijke maskerstappen voor het volledig bepalen 30 van de structuur volgens figuur 9 zijn als volgt: (1) Bepaling van de "begraven" collector; (2) Bepaling van de geïsoleerde gebieden; (3) Bepaling van de emitter en collectorputgebieden; (4) 3epaling van de contactgebieden; en 35 (5) Bepaling van het metalen verbindingspatroon.
De werkwijze en structuur volgens de uitvinding verschaft -26- van betekenis zijnde voordelen. Een voornaam voordeel van de werkwijze is de vermindering van de afmeting, welke is verschaft door eliminatie van de noodzaak van ruimten tussen de basis en emittergebieden en geoxy-deerde isolatiegebieden. Door gebruik te maken van de technieken volgens 5 de uitvinding kunnen de emitter en basisgebieden direkt grenzend aan naburige geoxydeerde isolatiegebieden worden gevormd.
Figuur 11 illustreert de belangrijke vermindering van de afmeting van een transistor, welke door toepassing van de geoxydeerde isolatietechnieken volgens de uitvinding is vervaardigd, in vergelij-10 king tot een met behulp van bekende diffusie-isolatietechnieken vervaardigde transistor. Figuur 11 laat een bovenaanzicht zien van de in figuren 7a en 7b afgeheelde transistor, welke binnen het gediffundeerde isolatiegebied 14 is geplaatst, dat de bekende in bovenaanzicht in figuur 2 afgebeelde transistor omgeeft. Beide structuren zijn op dezelf-15 de schaal getekend. Zoals duidelijk zal zijn, omringt de centreerlijn 14a van het bekende gediffundeerde isolatiegebied 14 een aanzienlijk groter gebied dan de centreerlijn 74d van het geoxydeerde isolatiegebied, welke de in figuur 7a afgebeelde transistor omringt. In deze figuur is duidelijk het feit afgebeeld, dat het collectorcontact 75a aan 20 het geoxydeerde isolatiegebied 74a grenst, dat het emittercontact 75b aan het geoxydeerde isolatiegebied 74b grenst en dat het basiscontact 77b aan het geoxydeerde isolatiegebied 74c grenst. De "begraven" collector beneden de basisemitter en collectorgebieden is door middel van de onderbroken lijn 73 aangeduid, welke enigermate buiten de basis, 25 emitter en collectorcontactgebieden is afgebeeld. De oppervlaktereduc-tie van ten minste 65% per transistor, die door middel van de uitvinding is verkregen, is uit deze figuur duidelijk. Een tweede voordeel ligt in de eliminatie van de nadelige effekten van gebreken in de maskers, enmaskerpEocessen, welke ter bepaling van de isolatiegebieden en de 30 gediffundeerde gebieden in de inrichting worden gebruikt.
Indien dit gewenst is, kan de collectorput op verschillende tijdstippen in het proces met een oxydelaag worden bedekt. Plaatsing van oxyde op de collectorput veroorlooft een onafhankelijk gebruik van de collectorput als een onderkruising van lage resistiviteit beneden 35 een daarboven liggende leiding.
i -27-
Verschillende soorten van weerstanden kunnen eveneens worden gevormd in de structuur volgens de uitvinding.
1. Een "begraven" collector beneden de isolatie (figuur 5, gebied 53a); 5 2. Een "begraven" collector niet beneden de isolatie (figuur 5, gebied 53f). Deze "begraven" collector heeft een enigermate lagere resis-tiviteit dan de "begraven" collector beneden het oxyde; 3. Epitaxiale weerstanden, welke gebruik maken of van P-type (figuur 4, gebied 45c) of van N-type (figuur 5, gebied 55c) materiaal; 10 4. Een epitaxiale kneepweerstand, die door de emitter (figuur 4, gebied 45b) kan worden "afgeknepen". Een dergelijke weerstand is in het basisgebied gevormd. Wanneer deze door de basis wordt "afgeknepen" (figuur 5, gebied 55b) is de weerstand in het epitaxiale materiaal grenzend aan, en, in de regel beneden de basis gevormd; 15 5. Een basisweerstand van P-type (figuur 5, gebied 56d) of N- type (blijkbaar van een structuur waarbij alle geleidbaarheidssoorten zijn omgekeerd) materiaal; 6. Emitterweerstanden (vervaardigd door het op twee plaatsen tot stand brengen van een contact met een emittergebied; 20 7. Een collectorputweerstand (figuur 5, gebied 55a). Al deze weerstanden geven een aanvullende ontwerpflexibiliteit bij het uitwerken van optimale circuits.
De bovenbeschreven uitvoeringsvormen zijn slechts als voorbeeld bedoeld en in het bijzonder kunnen structuren, welke complementair 25 zijn aan de beschrevene worden verkregen door de geleidbaarheidssoort van elk gebied in elke structuur om te keren.

Claims (2)

1. Halfgeleiderlichaam voorzien van een halfgeleidersub-straat en een halfgeleidende epitaxiale laag op een oppervlak van de substraat, welke epitaxiale laag een in hoofdzaak plat bovenvlak bezit, en een PN-isolatiejunctie, die zich lateraal langs het halfgeleider-5 lichaam uitstrekt teneinde een isolatiebarriëre tussen gebieden van de substraat en de laag te vormen, waarbij de laag een bepaald geleidings-type bezit en de epitaxiale laag van het tegengestelde geleidingstype is, waarbij de epitaxiale laag is verdeeld in delen van epitaxiaal half-geleidermateriaal, die lateraal van elkaar zijn gescheiden door ringvor-10 mige gebieden van een geoxydeerd halfgeleidermateriaal, die tenminste gedeeltelijk uit geoxydeerde gedeelten van de epitaxiale laag, welke elk deel omgeven, zijn gevormd, waarbij de ringvormige gebieden zich door de epitaxiale laag naar de PN-isolatiejunctie uitstrekken en tezamen daarmede de delen van het epitaxiale halfgeleidermateriaal ten opzichte 15 van elkaar elektrisch isoleren, waarbij de bovenvlakken van de ringvormige gebieden in hoofdzaak coplanair zijn met het bovenvlak van de epitaxiale laag en de substraat is voorzien van een aantal gebieden met kleine specifieke weerstand met tegengesteld geleidingstype, die in het oppervlak van de substraat direkt onder de epitaxiale laag zijn gevormd, 20 met het kenmerk, dat een eerste gebied met kleine specifieke weerstand met tegengesteld geleidingstype gedeeltelijk in de substraat bij de epitaxiale laag van een halfgeleidermateriaal en gedeeltelijk in de epitaxiale laag is gevormd, een tweede gebied met kleine specifieke weerstand met tegengesteld geleidingstype in de epitaxiale laag is gevormd, waar-25 bij dit tweede gebied zich vanaf het oppervlak van de epitaxiale laag in aanraking met het eerste gebied met kleine specifieke weerstand uitstrekt, en het tweede gebied is omgeven door een ringvormig geoxydeerd isolatiegebied, dat zich door de epitaxiale laag naar het eerste gebied uitstrekt, en het eerste gebied zich verder onder een gedeelte van het 30 geoxydeerde isolatiegebied in aanraking met een ander naastgelegen gebied van epitaxiaal halfgeleidermateriaal uitstrekt, welk naastgelegen gebied van epitaxiaal halfgeleidermateriaal een collectorgebied met tegengesteld geleidingstype, dat contact maakt met het eerste gebied, een basisgebied met het ene bepaalde geleidingstype, dat zich naar het 35 ringvormige geoxydeerde isolatiegebied uitstrekt, dat het naastgelegen ? f · gebied van epitaxiaal halfgeleidermateriaal omgeeft, en een emittergebied met tegengesteld geleidingstype, dat in bet basisgebied is gevormd, omvat.
2. Halfgeleiderlichaam volgens conclusie 1, met het kenmerk, dat het emittergebied tegen een gedeelte van het ringvormige geoxydeerde 5 isolatiegebied, dat het naastgelegen epitaxiale gebied van halfgeleidermateriaal omgeeft, stuit en het oppervlak van het epitaxiale halfgeleidermateriaal is bekleed met een isolatielaag, welke is voorzien van vensters, door welke vensters een afzonderlijk eerste contact met elk gebied van het tweede gebied, het basisgebied en het emittergebied tot stand is gebracht. S&&&&
NL8600620A 1971-02-02 1986-03-10 Geintegreerde keten met geoxydeerde isolatie. NL8600620A (nl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11195671A 1971-02-02 1971-02-02
US11195671 1971-02-02

Publications (1)

Publication Number Publication Date
NL8600620A true NL8600620A (nl) 1986-07-01

Family

ID=22341356

Family Applications (2)

Application Number Title Priority Date Filing Date
NLAANVRAGE7201055,A NL180467C (nl) 1971-02-02 1972-01-26 Halfgeleiderinrichting, omvattende een op een halfgeleidersubstraat aangegroeide epitaxiale laag van halfgeleidermateriaal, die in afzonderlijke eilandzones is verdeeld door een door plaatselijke oxydatie van halfgeleidermateriaal van de laag in de laag gevormd patroon van isolerend materiaal.
NL8600620A NL8600620A (nl) 1971-02-02 1986-03-10 Geintegreerde keten met geoxydeerde isolatie.

Family Applications Before (1)

Application Number Title Priority Date Filing Date
NLAANVRAGE7201055,A NL180467C (nl) 1971-02-02 1972-01-26 Halfgeleiderinrichting, omvattende een op een halfgeleidersubstraat aangegroeide epitaxiale laag van halfgeleidermateriaal, die in afzonderlijke eilandzones is verdeeld door een door plaatselijke oxydatie van halfgeleidermateriaal van de laag in de laag gevormd patroon van isolerend materiaal.

Country Status (15)

Country Link
US (2) US3648125A (nl)
JP (1) JPS5282081A (nl)
AU (1) AU471388B2 (nl)
BE (1) BE778810A (nl)
CA (1) CA1106078A (nl)
CH (1) CH528152A (nl)
DE (1) DE2203183A1 (nl)
FR (1) FR2124295B1 (nl)
GB (1) GB1330790A (nl)
IL (1) IL38262A (nl)
IT (1) IT948918B (nl)
NL (2) NL180467C (nl)
SE (1) SE381535B (nl)
SU (1) SU654198A3 (nl)
YU (1) YU37043B (nl)

Families Citing this family (144)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5696402A (en) * 1965-09-28 1997-12-09 Li; Chou H. Integrated circuit device
US6849918B1 (en) * 1965-09-28 2005-02-01 Chou H. Li Miniaturized dielectrically isolated solid state device
US4916513A (en) * 1965-09-28 1990-04-10 Li Chou H Dielectrically isolated integrated circuit structure
US7038290B1 (en) 1965-09-28 2006-05-02 Li Chou H Integrated circuit device
US5082793A (en) * 1965-09-28 1992-01-21 Li Chou H Method for making solid state device utilizing ion implantation techniques
US4946800A (en) * 1965-09-28 1990-08-07 Li Chou H Method for making solid-state device utilizing isolation grooves
US6979877B1 (en) 1965-09-28 2005-12-27 Li Chou H Solid-state device
USRE28653E (en) * 1968-04-23 1975-12-16 Method of fabricating semiconductor devices
NL170902C (nl) * 1970-07-10 1983-01-03 Philips Nv Halfgeleiderinrichting, in het bijzonder monolithische geintegreerde halfgeleiderschakeling.
US3648125A (en) * 1971-02-02 1972-03-07 Fairchild Camera Instr Co Method of fabricating integrated circuits with oxidized isolation and the resulting structure
NL170901C (nl) * 1971-04-03 1983-01-03 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US3909318A (en) * 1971-04-14 1975-09-30 Philips Corp Method of forming complementary devices utilizing outdiffusion and selective oxidation
US6076652A (en) 1971-04-16 2000-06-20 Texas Instruments Incorporated Assembly line system and apparatus controlling transfer of a workpiece
US3751722A (en) * 1971-04-30 1973-08-07 Standard Microsyst Smc Mos integrated circuit with substrate containing selectively formed resistivity regions
US3947299A (en) * 1971-05-22 1976-03-30 U.S. Philips Corporation Method of manufacturing semiconductor devices
NL7107040A (nl) * 1971-05-22 1972-11-24
NL166156C (nl) * 1971-05-22 1981-06-15 Philips Nv Halfgeleiderinrichting bevattende ten minste een op een halfgeleidersubstraatlichaam aangebrachte halfge- leiderlaag met ten minste een isolatiezone, welke een in de halfgeleiderlaag verzonken isolatielaag uit door plaatselijke thermische oxydatie van het half- geleidermateriaal van de halfgeleiderlaag gevormd isolerend materiaal bevat en een werkwijze voor het vervaardigen daarvan.
US4965652A (en) * 1971-06-07 1990-10-23 International Business Machines Corporation Dielectric isolation for high density semiconductor devices
US3921283A (en) * 1971-06-08 1975-11-25 Philips Corp Semiconductor device and method of manufacturing the device
US4016594A (en) * 1971-06-08 1977-04-05 U.S. Philips Corporation Semiconductor device and method of manufacturing the device
US4396933A (en) * 1971-06-18 1983-08-02 International Business Machines Corporation Dielectrically isolated semiconductor devices
US3928091A (en) * 1971-09-27 1975-12-23 Hitachi Ltd Method for manufacturing a semiconductor device utilizing selective oxidation
US3828232A (en) * 1972-02-28 1974-08-06 Tokyo Shibaura Electric Co Semiconductor target
US3818289A (en) * 1972-04-10 1974-06-18 Raytheon Co Semiconductor integrated circuit structures
US3999213A (en) * 1972-04-14 1976-12-21 U.S. Philips Corporation Semiconductor device and method of manufacturing the device
IT979178B (it) * 1972-05-11 1974-09-30 Ibm Resistore per dispositivi a circuito integrato
US3861968A (en) * 1972-06-19 1975-01-21 Ibm Method of fabricating integrated circuit device structure with complementary elements utilizing selective thermal oxidation and selective epitaxial deposition
US3961355A (en) * 1972-06-30 1976-06-01 International Business Machines Corporation Semiconductor device having electrically insulating barriers for surface leakage sensitive devices and method of forming
US4063271A (en) * 1972-07-26 1977-12-13 Texas Instruments Incorporated FET and bipolar device and circuit process with maximum junction control
SE361232B (nl) * 1972-11-09 1973-10-22 Ericsson Telefon Ab L M
US3841918A (en) * 1972-12-01 1974-10-15 Bell Telephone Labor Inc Method of integrated circuit fabrication
DE2262297C2 (de) * 1972-12-20 1985-11-28 Ibm Deutschland Gmbh, 7000 Stuttgart Monolithisch integrierbare, logisch verknüpfbare Halbleiterschaltungsanordnung mit I&uarr;2&uarr;L-Aufbau
NL161301C (nl) * 1972-12-29 1980-01-15 Philips Nv Halfgeleiderinrichting en werkwijze voor de vervaar- diging daarvan.
US3959812A (en) * 1973-02-26 1976-05-25 Hitachi, Ltd. High-voltage semiconductor integrated circuit
US3919005A (en) * 1973-05-07 1975-11-11 Fairchild Camera Instr Co Method for fabricating double-diffused, lateral transistor
US3873989A (en) * 1973-05-07 1975-03-25 Fairchild Camera Instr Co Double-diffused, lateral transistor structure
US3992232A (en) * 1973-08-06 1976-11-16 Hitachi, Ltd. Method of manufacturing semiconductor device having oxide isolation structure and guard ring
GB1457139A (en) * 1973-09-27 1976-12-01 Hitachi Ltd Method of manufacturing semiconductor device
US4136435A (en) * 1973-10-10 1979-01-30 Li Chou H Method for making solid-state device
JPS5214594B2 (nl) * 1973-10-17 1977-04-22
US3886000A (en) * 1973-11-05 1975-05-27 Ibm Method for controlling dielectric isolation of a semiconductor device
US3962779A (en) * 1974-01-14 1976-06-15 Bell Telephone Laboratories, Incorporated Method for fabricating oxide isolated integrated circuits
NL180466C (nl) * 1974-03-15 1987-02-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een halfgeleiderlichaam voorzien van een in het halfgeleiderlichaam verzonken patroon van isolerend materiaal.
US3920481A (en) * 1974-06-03 1975-11-18 Fairchild Camera Instr Co Process for fabricating insulated gate field effect transistor structure
US3919060A (en) * 1974-06-14 1975-11-11 Ibm Method of fabricating semiconductor device embodying dielectric isolation
US3945857A (en) * 1974-07-01 1976-03-23 Fairchild Camera And Instrument Corporation Method for fabricating double-diffused, lateral transistors
US3993513A (en) * 1974-10-29 1976-11-23 Fairchild Camera And Instrument Corporation Combined method for fabricating oxide-isolated vertical bipolar transistors and complementary oxide-isolated lateral bipolar transistors and the resulting structures
US3962717A (en) * 1974-10-29 1976-06-08 Fairchild Camera And Instrument Corporation Oxide isolated integrated injection logic with selective guard ring
US3982266A (en) * 1974-12-09 1976-09-21 Texas Instruments Incorporated Integrated injection logic having high inverse current gain
US3988619A (en) * 1974-12-27 1976-10-26 International Business Machines Corporation Random access solid-state image sensor with non-destructive read-out
DE2510593C3 (de) * 1975-03-11 1982-03-18 Siemens AG, 1000 Berlin und 8000 München Integrierte Halbleiter-Schaltungsanordnung
US3954523A (en) * 1975-04-14 1976-05-04 International Business Machines Corporation Process for fabricating devices having dielectric isolation utilizing anodic treatment and selective oxidation
US3972754A (en) * 1975-05-30 1976-08-03 Ibm Corporation Method for forming dielectric isolation in integrated circuits
US4056415A (en) * 1975-08-04 1977-11-01 International Telephone And Telegraph Corporation Method for providing electrical isolating material in selected regions of a semiconductive material
US4025364A (en) * 1975-08-11 1977-05-24 Fairchild Camera And Instrument Corporation Process for simultaneously fabricating epitaxial resistors, base resistors, and vertical transistor bases
JPS5922381B2 (ja) * 1975-12-03 1984-05-26 株式会社東芝 ハンドウタイソシノ セイゾウホウホウ
JPS5275989A (en) 1975-12-22 1977-06-25 Hitachi Ltd Production of semiconductor device
US4079408A (en) * 1975-12-31 1978-03-14 International Business Machines Corporation Semiconductor structure with annular collector/subcollector region
DE2605641C3 (de) * 1976-02-12 1979-12-20 Siemens Ag, 1000 Berlin Und 8000 Muenchen Hochfrequenztransistor und Verfahren zu seiner Herstellung
US4137109A (en) * 1976-04-12 1979-01-30 Texas Instruments Incorporated Selective diffusion and etching method for isolation of integrated logic circuit
US4149177A (en) * 1976-09-03 1979-04-10 Fairchild Camera And Instrument Corporation Method of fabricating conductive buried regions in integrated circuits and the resulting structures
US4118728A (en) * 1976-09-03 1978-10-03 Fairchild Camera And Instrument Corporation Integrated circuit structures utilizing conductive buried regions
US4228450A (en) * 1977-10-25 1980-10-14 International Business Machines Corporation Buried high sheet resistance structure for high density integrated circuits with reach through contacts
FR2413782A1 (fr) * 1977-12-30 1979-07-27 Radiotechnique Compelec Element de circuit integre destine aux memoires bipolaires a isolement lateral par oxyde
US4140558A (en) * 1978-03-02 1979-02-20 Bell Telephone Laboratories, Incorporated Isolation of integrated circuits utilizing selective etching and diffusion
US4172291A (en) * 1978-08-07 1979-10-23 Fairchild Camera And Instrument Corp. Preset circuit for information storage devices
US4269636A (en) * 1978-12-29 1981-05-26 Harris Corporation Method of fabricating self-aligned bipolar transistor process and device utilizing etching and self-aligned masking
US4466172A (en) * 1979-01-08 1984-08-21 American Microsystems, Inc. Method for fabricating MOS device with self-aligned contacts
US4670769A (en) * 1979-04-09 1987-06-02 Harris Corporation Fabrication of isolated regions for use in self-aligning device process utilizing selective oxidation
US4276616A (en) * 1979-04-23 1981-06-30 Fairchild Camera & Instrument Corp. Merged bipolar/field-effect bistable memory cell
US4251300A (en) * 1979-05-14 1981-02-17 Fairchild Camera And Instrument Corporation Method for forming shaped buried layers in semiconductor devices utilizing etching, epitaxial deposition and oxide formation
US4289550A (en) * 1979-05-25 1981-09-15 Raytheon Company Method of forming closely spaced device regions utilizing selective etching and diffusion
US4677456A (en) * 1979-05-25 1987-06-30 Raytheon Company Semiconductor structure and manufacturing method
US4303933A (en) * 1979-11-29 1981-12-01 International Business Machines Corporation Self-aligned micrometer bipolar transistor device and process
US4333227A (en) * 1979-11-29 1982-06-08 International Business Machines Corporation Process for fabricating a self-aligned micrometer bipolar transistor device
US4252582A (en) * 1980-01-25 1981-02-24 International Business Machines Corporation Self aligned method for making bipolar transistor having minimum base to emitter contact spacing
JPS56127971A (en) * 1980-03-07 1981-10-07 Victor Co Of Japan Ltd Automatic tape loading device
US4318751A (en) * 1980-03-13 1982-03-09 International Business Machines Corporation Self-aligned process for providing an improved high performance bipolar transistor
US4274909A (en) * 1980-03-17 1981-06-23 International Business Machines Corporation Method for forming ultra fine deep dielectric isolation
US4339767A (en) * 1980-05-05 1982-07-13 International Business Machines Corporation High performance PNP and NPN transistor structure
US4412283A (en) * 1980-05-30 1983-10-25 Fairchild Camera & Instrument Corp. High performance microprocessor system
US4758528A (en) * 1980-07-08 1988-07-19 International Business Machines Corporation Self-aligned metal process for integrated circuit metallization
US4359816A (en) * 1980-07-08 1982-11-23 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits
US4545113A (en) * 1980-10-23 1985-10-08 Fairchild Camera & Instrument Corporation Process for fabricating a lateral transistor having self-aligned base and base contact
JPS6212508Y2 (nl) * 1980-12-08 1987-04-01
US4398338A (en) * 1980-12-24 1983-08-16 Fairchild Camera & Instrument Corp. Fabrication of high speed, nonvolatile, electrically erasable memory cell and system utilizing selective masking, deposition and etching techniques
US4373252A (en) * 1981-02-17 1983-02-15 Fairchild Camera & Instrument Method for manufacturing a semiconductor structure having reduced lateral spacing between buried regions
US4374011A (en) * 1981-05-08 1983-02-15 Fairchild Camera & Instrument Corp. Process for fabricating non-encroaching planar insulating regions in integrated circuit structures
US4418468A (en) * 1981-05-08 1983-12-06 Fairchild Camera & Instrument Corporation Process for fabricating a logic structure utilizing polycrystalline silicon Schottky diodes
US4506435A (en) * 1981-07-27 1985-03-26 International Business Machines Corporation Method for forming recessed isolated regions
US4454647A (en) * 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
US4454646A (en) * 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
US4472873A (en) 1981-10-22 1984-09-25 Fairchild Camera And Instrument Corporation Method for forming submicron bipolar transistors without epitaxial growth and the resulting structure
US4617071A (en) * 1981-10-27 1986-10-14 Fairchild Semiconductor Corporation Method of fabricating electrically connected regions of opposite conductivity type in a semiconductor structure
US4419810A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Self-aligned field effect transistor process
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
US4624046A (en) * 1982-01-04 1986-11-25 Fairchild Camera & Instrument Corp. Oxide isolation process for standard RAM/PROM and lateral PNP cell RAM
CA1188418A (en) * 1982-01-04 1985-06-04 Jay A. Shideler Oxide isolation process for standard ram/prom and lateral pnp cell ram
US4961102A (en) * 1982-01-04 1990-10-02 Shideler Jay A Junction programmable vertical transistor with high performance transistor
US4443932A (en) * 1982-01-18 1984-04-24 Motorla, Inc. Self-aligned oxide isolated process and device
US4694566A (en) * 1982-04-12 1987-09-22 Signetics Corporation Method for manufacturing programmable read-only memory containing cells formed with opposing diodes
US4712125A (en) * 1982-08-06 1987-12-08 International Business Machines Corporation Structure for contacting a narrow width PN junction region
JPS5946065A (ja) * 1982-09-09 1984-03-15 Toshiba Corp 半導体装置の製造方法
US4507848A (en) * 1982-11-22 1985-04-02 Fairchild Camera & Instrument Corporation Control of substrate injection in lateral bipolar transistors
US4508757A (en) * 1982-12-20 1985-04-02 International Business Machines Corporation Method of manufacturing a minimum bird's beak recessed oxide isolation structure
JPS6042866A (ja) * 1983-08-19 1985-03-07 Toshiba Corp 半導体装置及びその製造方法
US4551906A (en) * 1983-12-12 1985-11-12 International Business Machines Corporation Method for making self-aligned lateral bipolar transistors
JPS6142955A (ja) * 1984-08-07 1986-03-01 Nec Corp 半導体装置の製造方法
US4860082A (en) * 1984-07-08 1989-08-22 Nec Corporation Bipolar transistor
EP0190070B1 (en) 1985-01-22 1992-08-26 Fairchild Semiconductor Corporation Semiconductor structure
US4686000A (en) * 1985-04-02 1987-08-11 Heath Barbara A Self-aligned contact process
US4619033A (en) * 1985-05-10 1986-10-28 Rca Corporation Fabricating of a CMOS FET with reduced latchup susceptibility
US4648173A (en) * 1985-05-28 1987-03-10 International Business Machines Corporation Fabrication of stud-defined integrated circuit structure
US4721682A (en) * 1985-09-25 1988-01-26 Monolithic Memories, Inc. Isolation and substrate connection for a bipolar integrated circuit
US4849344A (en) * 1986-12-11 1989-07-18 Fairchild Semiconductor Corporation Enhanced density modified isoplanar process
DE3751773T2 (de) * 1986-12-11 1996-11-28 Fairchild Semiconductor Modifiziertes isoplanares verfahren mit erhöhter dichte
US4775644A (en) * 1987-06-03 1988-10-04 Lsi Logic Corporation Zero bird-beak oxide isolation scheme for integrated circuits
US5014107A (en) * 1987-07-29 1991-05-07 Fairchild Semiconductor Corporation Process for fabricating complementary contactless vertical bipolar transistors
GB8726367D0 (en) * 1987-11-11 1987-12-16 Lsi Logic Ltd Cmos devices
US4847672A (en) 1988-02-29 1989-07-11 Fairchild Semiconductor Corporation Integrated circuit die with resistive substrate isolation of multiple circuits
US5094972A (en) * 1990-06-14 1992-03-10 National Semiconductor Corp. Means of planarizing integrated circuits with fully recessed isolation dielectric
US5289024A (en) * 1990-08-07 1994-02-22 National Semiconductor Corporation Bipolar transistor with diffusion compensation
US5059555A (en) * 1990-08-20 1991-10-22 National Semiconductor Corporation Method to fabricate vertical fuse devices and Schottky diodes using thin sacrificial layer
US5144404A (en) * 1990-08-22 1992-09-01 National Semiconductor Corporation Polysilicon Schottky clamped transistor and vertical fuse devices
US5212102A (en) * 1990-08-22 1993-05-18 National Semiconductor Corporation Method of making polysilicon Schottky clamped transistor and vertical fuse devices
JP3111500B2 (ja) * 1991-05-09 2000-11-20 富士電機株式会社 誘電体分離ウエハの製造方法
US5422289A (en) * 1992-04-27 1995-06-06 National Semiconductor Corporation Method of manufacturing a fully planarized MOSFET and resulting structure
US20040144999A1 (en) * 1995-06-07 2004-07-29 Li Chou H. Integrated circuit device
US6376293B1 (en) * 1999-03-30 2002-04-23 Texas Instruments Incorporated Shallow drain extenders for CMOS transistors using replacement gate design
KR100350648B1 (ko) * 2000-01-17 2002-08-28 페어차일드코리아반도체 주식회사 모스 트랜지스터 및 그 제조 방법
US6599781B1 (en) * 2000-09-27 2003-07-29 Chou H. Li Solid state device
US6613592B1 (en) 2002-04-25 2003-09-02 Taiwan Semiconductor Manufacturing Company IMD oxide crack monitor pattern and design rule
US7119401B2 (en) * 2004-01-07 2006-10-10 International Business Machines Corporation Tunable semiconductor diodes
US7095092B2 (en) * 2004-04-30 2006-08-22 Freescale Semiconductor, Inc. Semiconductor device and method of forming the same
JP5096708B2 (ja) * 2006-07-28 2012-12-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7691734B2 (en) * 2007-03-01 2010-04-06 International Business Machines Corporation Deep trench based far subcollector reachthrough
JP4759590B2 (ja) * 2008-05-09 2011-08-31 キヤノン株式会社 光電変換装置及びそれを用いた撮像システム
TWI405250B (zh) * 2010-04-13 2013-08-11 Richtek Technology Corp 半導體元件雜質濃度分布控制方法與相關半導體元件
CN102222609B (zh) * 2010-04-16 2013-07-31 立锜科技股份有限公司 半导体元件杂质浓度分布控制方法与相关半导体元件
US8525258B2 (en) * 2010-06-17 2013-09-03 Richtek Technology Corporation, R.O.C. Method for controlling impurity density distribution in semiconductor device and semiconductor device made thereby
WO2014205353A2 (en) * 2013-06-20 2014-12-24 Stratio, Inc. Gate-controlled charge modulated device for cmos image sensors
KR101885942B1 (ko) * 2014-11-19 2018-08-07 매그나칩 반도체 유한회사 반도체 소자 및 제조 방법
US11088031B2 (en) 2014-11-19 2021-08-10 Key Foundry Co., Ltd. Semiconductor and method of fabricating the same
US10872950B2 (en) 2016-10-04 2020-12-22 Nanohenry Inc. Method for growing very thick thermal local silicon oxide structures and silicon oxide embedded spiral inductors

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US28653A (en) * 1860-06-12 Tewonim-g-augek
CA861139A (en) * 1971-01-12 Kooi Else Method of manufacturing a semiconductor device and device manufactured by said method
NL121810C (nl) * 1955-11-04
US2981877A (en) * 1959-07-30 1961-04-25 Fairchild Semiconductor Semiconductor device-and-lead structure
US3117260A (en) * 1959-09-11 1964-01-07 Fairchild Camera Instr Co Semiconductor circuit complexes
US3150299A (en) * 1959-09-11 1964-09-22 Fairchild Camera Instr Co Semiconductor circuit complex having isolation means
US3189798A (en) * 1960-11-29 1965-06-15 Westinghouse Electric Corp Monolithic semiconductor device and method of preparing same
US3136897A (en) * 1961-09-25 1964-06-09 Westinghouse Electric Corp Monolithic semiconductor structure comprising at least one junction transistor and associated diodes to form logic element
US3210620A (en) * 1961-10-04 1965-10-05 Westinghouse Electric Corp Semiconductor device providing diode functions
NL286507A (nl) * 1961-12-11
US3241010A (en) * 1962-03-23 1966-03-15 Texas Instruments Inc Semiconductor junction passivation
US3210677A (en) * 1962-05-28 1965-10-05 Westinghouse Electric Corp Unipolar-bipolar semiconductor amplifier
US3296040A (en) * 1962-08-17 1967-01-03 Fairchild Camera Instr Co Epitaxially growing layers of semiconductor through openings in oxide mask
NL297601A (nl) * 1962-09-07 Rca Corp
GB1047388A (nl) * 1962-10-05
US3290753A (en) * 1963-08-19 1966-12-13 Bell Telephone Labor Inc Method of making semiconductor integrated circuit elements
US3341755A (en) * 1964-03-20 1967-09-12 Westinghouse Electric Corp Switching transistor structure and method of making the same
US3598664A (en) * 1964-12-29 1971-08-10 Texas Instruments Inc High frequency transistor and process for fabricating same
US3391023A (en) * 1965-03-29 1968-07-02 Fairchild Camera Instr Co Dielecteric isolation process
US3386865A (en) * 1965-05-10 1968-06-04 Ibm Process of making planar semiconductor devices isolated by encapsulating oxide filled channels
US3442011A (en) * 1965-06-30 1969-05-06 Texas Instruments Inc Method for isolating individual devices in an integrated circuit monolithic bar
US3615929A (en) * 1965-07-08 1971-10-26 Texas Instruments Inc Method of forming epitaxial region of predetermined thickness and article of manufacture
US3370995A (en) * 1965-08-02 1968-02-27 Texas Instruments Inc Method for fabricating electrically isolated semiconductor devices in integrated circuits
US3511702A (en) * 1965-08-20 1970-05-12 Motorola Inc Epitaxial growth process from an atmosphere composed of a hydrogen halide,semiconductor halide and hydrogen
US3404450A (en) * 1966-01-26 1968-10-08 Westinghouse Electric Corp Method of fabricating an integrated circuit structure including unipolar transistor and bipolar transistor portions
US3404451A (en) * 1966-06-29 1968-10-08 Fairchild Camera Instr Co Method of manufacturing semiconductor devices
US3489961A (en) * 1966-09-29 1970-01-13 Fairchild Camera Instr Co Mesa etching for isolation of functional elements in integrated circuits
GB1208575A (en) * 1966-10-05 1970-10-14 Philips Electronic Associated Methods of manufacturing semiconductor devices
NL153374B (nl) * 1966-10-05 1977-05-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting voorzien van een oxydelaag en halfgeleiderinrichting vervaardigd volgens de werkwijze.
US3474308A (en) * 1966-12-13 1969-10-21 Texas Instruments Inc Monolithic circuits having matched complementary transistors,sub-epitaxial and surface resistors,and n and p channel field effect transistors
US3534234A (en) * 1966-12-15 1970-10-13 Texas Instruments Inc Modified planar process for making semiconductor devices having ultrafine mesa type geometry
FR1527898A (fr) * 1967-03-16 1968-06-07 Radiotechnique Coprim Rtc Agencement de dispositifs semi-conducteurs portés par un support commun et son procédé de fabrication
US3576683A (en) * 1967-04-07 1971-04-27 Sony Corp Transistor structure with thin, vaporgrown base layer
US3510735A (en) * 1967-04-13 1970-05-05 Scient Data Systems Inc Transistor with integral pinch resistor
NL6706735A (nl) * 1967-05-13 1968-11-14
NL158024B (nl) * 1967-05-13 1978-09-15 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting en halfgeleiderinrichting verkregen door toepassing van de werkwijze.
US3506502A (en) * 1967-06-05 1970-04-14 Sony Corp Method of making a glass passivated mesa semiconductor device
US3575740A (en) * 1967-06-08 1971-04-20 Ibm Method of fabricating planar dielectric isolated integrated circuits
US3596149A (en) * 1967-08-16 1971-07-27 Hitachi Ltd Semiconductor integrated circuit with reduced minority carrier storage effect
US3514846A (en) * 1967-11-15 1970-06-02 Bell Telephone Labor Inc Method of fabricating a planar avalanche photodiode
US3575741A (en) * 1968-02-05 1971-04-20 Bell Telephone Labor Inc Method for producing semiconductor integrated circuit device and product produced thereby
US3488564A (en) * 1968-04-01 1970-01-06 Fairchild Camera Instr Co Planar epitaxial resistors
US3649386A (en) * 1968-04-23 1972-03-14 Bell Telephone Labor Inc Method of fabricating semiconductor devices
USRE28653E (en) 1968-04-23 1975-12-16 Method of fabricating semiconductor devices
US3550292A (en) * 1968-08-23 1970-12-29 Nippon Electric Co Semiconductor device and method of manufacturing the same
US3586542A (en) * 1968-11-22 1971-06-22 Bell Telephone Labor Inc Semiconductor junction devices
CH516871A (it) * 1969-07-30 1971-12-15 Soc Gen Semiconduttori Spa Procedimento per ottenere dispositivi a semiconduttore con minimi dislivelli in superficie, e dispositivo a semiconduttore ottenuto mediante detto procedimento
US3640806A (en) * 1970-01-05 1972-02-08 Nippon Telegraph & Telephone Semiconductor device and method of producing the same
NL170902C (nl) * 1970-07-10 1983-01-03 Philips Nv Halfgeleiderinrichting, in het bijzonder monolithische geintegreerde halfgeleiderschakeling.
CA926029A (en) * 1970-07-10 1973-05-08 N.V. Philips Gloeilampenfabrieken Semiconductor device having a transistor
NL159819B (nl) * 1970-09-10 1979-03-15 Philips Nv Halfgeleiderinrichting met een halfgeleiderlichaam, bevat- tende een transistor, waarbij een in het halfgeleiderli- chaam verzonken patroon van isolerend materiaal, dat door plaatselijke oxydatie van het halfgeleiderlichaam gevormd is, aanwezig is.
US3736193A (en) * 1970-10-26 1973-05-29 Fairchild Camera Instr Co Single crystal-polycrystalline process for electrical isolation in integrated circuits
US3648125A (en) * 1971-02-02 1972-03-07 Fairchild Camera Instr Co Method of fabricating integrated circuits with oxidized isolation and the resulting structure
US3751722A (en) * 1971-04-30 1973-08-07 Standard Microsyst Smc Mos integrated circuit with substrate containing selectively formed resistivity regions
US3861968A (en) * 1972-06-19 1975-01-21 Ibm Method of fabricating integrated circuit device structure with complementary elements utilizing selective thermal oxidation and selective epitaxial deposition
US3858231A (en) * 1973-04-16 1974-12-31 Ibm Dielectrically isolated schottky barrier structure and method of forming the same
US4118728A (en) * 1976-09-03 1978-10-03 Fairchild Camera And Instrument Corporation Integrated circuit structures utilizing conductive buried regions

Also Published As

Publication number Publication date
US6093620A (en) 2000-07-25
US3648125A (en) 1972-03-07
BE778810A (fr) 1972-05-30
FR2124295A1 (nl) 1972-09-22
AU3612371A (en) 1973-05-31
IL38262A0 (en) 1972-01-27
IT948918B (it) 1973-06-11
FR2124295B1 (nl) 1979-08-24
NL180467B (nl) 1986-09-16
YU17572A (en) 1981-11-13
CH528152A (de) 1972-09-15
NL180467C (nl) 1987-02-16
DE2203183A1 (de) 1972-08-10
JPS5528219B2 (nl) 1980-07-26
CA1106078A (en) 1981-07-28
NL7201055A (nl) 1972-08-04
GB1330790A (en) 1973-09-19
YU37043B (en) 1984-08-31
JPS5282081A (en) 1977-07-08
SU654198A3 (ru) 1979-03-25
IL38262A (en) 1976-04-30
SE381535B (sv) 1975-12-08
AU471388B2 (en) 1973-05-31

Similar Documents

Publication Publication Date Title
NL8600620A (nl) Geintegreerde keten met geoxydeerde isolatie.
US4219835A (en) VMOS Mesa structure and manufacturing process
US4738936A (en) Method of fabrication lateral FET structure having a substrate to source contact
US3293087A (en) Method of making isolated epitaxial field-effect device
EP0083816B1 (en) Semiconductor device having an interconnection pattern
US4985745A (en) Substrate structure for composite semiconductor device
CA1055619A (en) Integrated semiconductor circuit arrangement
US4876579A (en) Low top gate resistance JFET structure
JPH1079503A (ja) Ｍｏｓトランジスタ及びその製造方法
US5406113A (en) Bipolar transistor having a buried collector layer
EP0423791B1 (en) MIS capacitive element
JPS63157475A (ja) 半導体装置及びその製造方法
US4740482A (en) Method of manufacturing bipolar transistor
US5100814A (en) Semiconductor device and method of manufacturing the same
US5059547A (en) Method of manufacturing double diffused mosfet with potential biases
US5246877A (en) Method of manufacturing a semiconductor device having a polycrystalline electrode region
KR101098208B1 (ko) 반도체 장치, 반도체 장치의 제조 방법
US4786614A (en) Method of fabricating a high voltage semiconductor device having a pair of V-shaped isolation grooves
US4755862A (en) Integrated triac structure with diac control
NL8000830A (nl) Halfgeleiderinrichting.
US4609414A (en) Emitter finger structure in a switching transistor
US4249195A (en) Mesa-type transistor and method of producing same
JPS61172346A (ja) 半導体集積回路装置
JPH0551184B2 (nl)
JP2643431B2 (ja) 高耐圧半導体装置の製造方法

Legal Events

Date Code Title Description
A1A A request for search or an international-type search has been filed
BB A search report has been drawn up
BC A request for examination has been filed
BV The patent application has lapsed