KR980700687A - 클러스트화 MeV BILLI 주입에 의한 CMOS 수직 변조 웰의 구성 방법(Buried Implanted Layer for Lateral Isolation) 주입에 의한 CMOS 수직 변조 웰의 구성 방법 - Google Patents

클러스트화 MeV BILLI 주입에 의한 CMOS 수직 변조 웰의 구성 방법(Buried Implanted Layer for Lateral Isolation) 주입에 의한 CMOS 수직 변조 웰의 구성 방법

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Abstract

CMOS 수직 변조된 웰이 횡방향 분리의 매립 주입층을 갖는 구조를 형성하기 위해 클러스트화 Mev 이온 주입을 사용하여 구성된다.

Description

클러스트화 MeV BILLI 주입에 의한 CMOS 수직 변조 웰의 구성 방법 (Buried Implanted Layer for Lateral lsolation) 주입에 의한 CMOS 수직 변조 웰의 구성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 의한 BILLI 구조의 개략도이다.

Claims (24)

  1. 반도체 장치의 제조 방법으로서, 제1 마스크를 가하는 스텝; 분리 또는 액티브 영역을 형성하는 스탭; 상기 제1 마스크를 제거하고 제2 마스크를 가하는 스텝; 처리실에 웨이퍼를 위치시키는 스텝; 및 웨이퍼가 상기 처리실에 잔류하는 동안 상기 웨이퍼가 그로 부터 제거되기 전에, 상기 제2 마스크를 통해 소정 도전형 및 에너지를 갖는 이온으로 상기 웨이퍼를 조사하는 스텝을 각각 포함하는, 일련의 클러스트화 조사 스텝을 행하는 스텝을 포함하며, 상기 조사 스텝중 어느 하나에 있어서의 이온의 에너지는 다른 조사 스텝에서의 이온 에너지와 상이하고, 상기 조사 스텝중 하나에 있어서의 이온의 에너지는 다른 조사 스텝에서의 이온 에너지보다 높은 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 조사 스텝중 적어도 하나는 제1 도전형의 이온을 조사하는 스텝을 포함하고 상기 조사 스텝중 적어도 다른 하나는 제2 도전형의 이온을 조사하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제2항에 있어서, 상기 조사 스텝중 적어도 두 스텝은 제1 도전형의 이온을 조사하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서, 상기 장치는 제1 도전형의 기판을 갖고, 상기 다른 조사 스텝보다 높은 에너지를 갖는 이온을 포함하는 조사 스텝의 이온은 상기 제 1도전형으로 되며, 낮은 에너지의 이온은 반대의 도전형으로 되어, 트윈-웰 구조가 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제3항에 있어서, 상기 장치는 제1 도전형의 기판을 갖고, 상기 다른 조사 스텝보다 높은 에너지를 갖는 이온을 포함하는 조사 스텝의 이온은 반대의 도전형으로 되며, 낮은 에너지의 이온은 기판의 도전형으로 되어, 트윈-웰이 상기 기판으로 부터 분리되는 양면에 트리플-웰 구조가 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 반도체 장치의 제조 방법으로서, 기판의 표면에 분리 영역 또는 액티브 영역을 형성하는 스텝, 상기 표면에 마스크를 위치시키는 스텝, 및 일련의 4~6 클러스트화 주입을 행하는 스텝을 포함하고, 상기 일련의 4~6 클러스트화 주입은, 첫째, 상기 마스크를 침투하기에 충분하며 제1 역행 p웰을 형성하기에 충분한 제1 에너지로 상기 표면에 p형 이온을 유도하는 스텝, 둘째, 상기 제1 에너지 이하이나 상기 마스크를 침투하기에 충분하고 상기 제1 역행 p웰보다 얕은 채널 저지 주입 또는 제2 역행 p웰을 형성하기에 충분한 제2 에너지로 상기 표면에 p형 이온을 유도하는 스텝, 선택적인 셋째 스텝으로, 상기 제2 에너지 이하이나 상기 마스크를 침투하기에 충분하고 상기 제1 역행 p웰의 표면에 문턱전압층 V1를 형성하기에 충분한 제3 에너지로 상기 표면에 p형 이온을 유도하는 스텝, 넷째, 상기 마스크를 침투하기에는 불충분하나 제1 역행 n웰을 형성하기에는 충분한 제4 에너지로 상기 표면에 n형 이온을 유도하는 스텝, 및 다섯째, 상기 제4 에너지 이하이나 상기 제1 역행 n웰보다 얕은 채널 저지 주입 또는 제2 역행 n웰을 형성하기에는 충분한 제5 에너지로 상기 표면에 n형 이온을 유도하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 여섯번째 스텝으로서, 상기 제5 에너지 이하이나 상기 제1 역행 n웰의 표면에 문턱전압층 V1를 형성하기에는 충분한 에너지로 상기 표면에 n형 이온을 유도하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서, 여섯번째 스텝으로서, 상기 제 5에너지 이하이나 상기 제1 역행 n웰의 표면에 문턱전압층V1를 형성하기에는 충분한 에너지로 상기 기판의 상면에 p형 이온을 유도하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. p형 기판상에 트윈-웰 구조를 갖는 반도체 장치의 제조 방법으로서, 기판의 표면에 분리 영역 또는 액티브 영역을 형성하는 스텝, 블랭킷 Vt주입을 행하는 스텝, 상기 표면에 마스크를 위치시키는 스텝, 및 일련의 4~6 클러스트화 주입을 행하는 스텝으로 포함하며, 상기 일련의 4~6 클러스트화 주입은, 첫째, 상기 마스크를 침투하기에 충분하며 제1 역행 p웰을 형성하기에 충분한 제1 에너지로 상기 표면에 p형 이온을 유도하는 스텝, 둘째, 상기 제1 에너지 이하이나 상기 마스크를 침투하기에 충분하고 상기 제1 역행 p웰보다 얕은 채널 저지 주입 또는 제2 역행 p웰을 형성하기에 충분한 제2 에너지로 상기 표면에 p형 이온을 유도하는 스텝, 셋째, 상기 마스크를 침투하기에는 불충분하나 제1 역행 n웰을 형성하기에는 충분한 제3 에너지로 상기 표면에 n형 이온을 유도하는 스텝, 및 넷째, 상기 제3 에너지 이하이나 상기 제1 역행 n웰보다 얕은 채널 저지 주입 또는 제 2역행 n웰을
    형성하기에는 충분한 제4 에너지로 상기 표면에 n형 이온을 유도하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제7항에 있어서, 상기 선택적인 세번째 스텝이 행해지고 또한 상기 분리영역 또는 액티브 영역을 형성하는 스텝 후 상기 표면에 상기 마스크를 위치시키기 전에 블랭킷 Vt주업을 행하는 스텝이 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제6항에 있어서, 상기 기판이 p형이고 트윈-웰 구조가 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제6항에 있어서, 상기 기판이 n형이고 트리플-웰 구조가 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. n형 기판상에 트윈-웰 구조를 갖는 반도체 장치의 제조 방법으로서, n형 기판(110)의 표면에 분리 영역 또는 액티브 영역을 형성하는 스텝, 상기 표면에 마스크를 위치시키는 스텝, 및 일련의 4~6 클러스트화 주입을 행하는 스탭을 포함하며, 상기 일련의 4~6 클러스트화 주입은, 첫째, 상기 마스크를 침투하기에 충분하며 n형 물질의 하층(109)을 형성하기에 충분한 제1 에너지로 상기 표면에 n형 이온을 유도하여, 역행 n웰(108, 109)을 형성하기 위한 스텝, 둘째, 상기 제1 에너지 이하이나 n형 물질의 상층(108)을 형성하기에는 충분한 제2 에너지로 상기 표면에 n형 이온을 유도하여, 채널 저지층을 형성하기 위한 스텝, 선택적인 셋째 스텝으로서, 상기 제2 에너지 이하이나 상기 마스크를 침투하기에 충분하고 상기 역행 n웰(108, 109)의 표면에 문턱전압층 Vt를 형성하기에 충분하기에 충분한 제3 에너지로 상기 표면에 n형 또는 p형 이온을 유도하는 스텝, 넷째, 상기 마스크를 침투하기에는 불충분하나 p형 물질의 하층(107)을 형성하기에는 충분한 제4 에너지로 상기 표면에 p형 이온을 유도하여, 역행 p웰(107, 108)을 형성하는 스텝, 다섯째, 상기 제4 에너지 이하이나 상기 p형 물질의 상층(106)을 형성하기에는 충분한 제5 에너지로 상기 표면에 p형 이온을 유도하여, 채널 저지층을 형성하는 스텝, 및 선택적인 여섯째 스텝으로서, 상기 제5 에너지 이하이나 상기 역행 p웰(106, 107)의 표면에 문턱전압층 Vt를 형성하기에 충분한 제6 에너지로 상기 표면에 p형 이온을 유도하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 트리플-웰 구조를 갖는 반도체 장치의 제조 방법으로서, p형 기판(110)의 표면에 분리 영역 또는 액티브 영역을 형성하는 스텝; 상기 표면에, 적어도 하나의 개구를 갖는 제1 마스크를 위치시키는 스텝; 상기 제1 마스크를 침투하기에는 불충분하고 상기 개구 아래에 [저부] 매립 n층을 형성하기에는 충분한 제1 에너지로 상기 표면에 n형 이온을 유도하는 스텝, 상기 제1 마스크를 제거하고 상기 표면에 제2(n웰) 마스크를 위치시키는 단계로서, 상기 마스크는 적어도 하나의 솔리드부를 갖고 n형 이온의 최대에너지를 차단시키기 위한 충분한 두께를 가지며, 상기 제2 마스크는 상기 솔리브부가 상기 매립 n층위에 있도록 위치되는, 스텝, 및 일련의 4~6 클러스트화 주입을 행하는 스텝을 포함하며, 상기 일련의 4~6 클러스트화 주입은, 첫째, 상기 제2 마스크를 침투하기에 충분하며 p형 물질의 하층(107)을 형성하기에 충분한 제2 에너지로 상기 표면에 p형 이온을 유도하여 역행 p웰은 형성되나, 상기 매립 n층을 보상하도록 한 도스량은 아닌, 스텝, 둘째, 상기 제 2에너지 이하이나 p형 물질의 상층(106)을 형성하기에 충분한 제3 에너지로 상기 표면에 p형 이온을 유도하여, 상기 p웰에 채널 저지층을 형성하기 위한 스텝, 선택적인 셋째 스텝으로서, 상기 제3 에너지 이하이고 상기 역행 p웰(106, 107)의 표면에 문턱전압층 Vt를 형성하기에 충분한 제4 에너지로 상기 표면에 p형 이온을 유도하는 스텝, 넷째, 상기 제2 마스크를 침투하기에는 불충분하나 n형 물질의 하층(109)을 형성하기에는 충분한 제5 에너지로 상기 표면에 n형 이온을 유도하여, 역행 n웰을 형성하는 스텝, 및 다섯번째, 상기 제2 마스크를 침투하기에는 불충분하나 n형 물질의 상층(108)을 형성하기에는 충분한 제6 에너지로 상기 표면에 n형 이온을 유도하여, 채널 저지층을 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 여섯번째 스텝으로서, 상기 제5 스텝의 에너지 이하이나 상기 역행 n웰(108, 109)의 표면에 문턱전압층 Vt를 형성하기에는 충분한 에너지로 상기 표면에 p형온을 유도하는 스텝을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서, 여섯번째 스텝으로서, 상기 제5 스텝의 에너지 이하이나 상기 역행 n웰(108, 109)의 표면에 문턱전압층 Vt를 형성하기에는 충분한 에너지로 기판(110)의 표면에 n형 이온을 유도하는 스텝을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제6항에 있어서, 상기 형성 스텝전에, 상기 표면 영역으로 부터 산소 및 결점을 제거하기 위해 불활성 분위기 어닐링/디누드화 스텝이 상기 표면상에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 기판, 그안에 주입된 적어도 하나의 역행 n웰, 역행 n웰에 인접하여 그 안에 주입된 적어도 하나의 역행 p웰, 상기 역행 n웰 아래에 연장되도록 상기 인접한 웰들간의 경계를 가로질러 연속적으로 연장되어 상기 p웰을 구성하는 층들을 포함하며, 이에 따라 횡방향 분리의 매립 주입층을 형성하는 것을 특징으로 하는 구조.
  19. 제1항에 있어서, 상기 제1 마스크를 제거하는 스텝후 제2 마스크를 가하는 스텝 전에 블랭킷 Vt주입을 행하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제1항에 있어서, 상기 일련의 클러스트화 조사 스텝후 제2 마스크를 제거하고 그 후 블랭킷 Vt주입을 행하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. p형 기판상에 트윈-웰 구조를 갖는 반도체 장치의 제조 방법으로서, 기판의 표면에 분리 영역 또는 액티브 영역을 형성하는 스텝; 상기 표면에 마스크를 위치시키는 스텝; 및 일련의 4~6 클러스트화 주입을 행하는 스텝을 포함하며, 상기 일련의 4~6 클러스트화 주입은, 첫째, 상기 제2 마스크를 침투하기에 충분하고 제 1역행 p웰을 형성하기에 충분한 제1 에너지로 상기 표면에 p형 이온을 유도하는 스텝, 둘째, 상기 제1 에너지 이하이나 상기 마스크를 침투하기에 충분하고 상기 제1 역행 p웰보다 얕은 채널 저지 주입 또는 제2 역행 p웰을 형성하기에 충분한 제2 에너지로 상기 표면에 p형 이온을 유도하는 스텝, 셋째, 상기 마스크를 침투하기에는 불충분하나 상기 제1 역행 n웰을 형성하기에는 충분한 제3 에너지로 상기 표면에 n형 이온을 유도하는 스텝, 넷째, 상기 제3 에너지 이하이나 상기 제1 역행 n웰보다 얕은 채널 저지 주입 또는 제2 역행 n웰을 형성하기에 충분한 제4 에너지로 상기 표면에 n형 이온을 유도하는 스텝, 및 다섯째, 상기 제1 마스크를 제거한 후 블랭킷 Vt주입을 행하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제7항에 있어서, 상기 선택적인 세번째 스텝이 행해지고 또한 각각 제7 스텝 및 제8 스텝으로서, 상기 제1 마스크를 제거하는 스텝 및 블랭킷 Vt주입을 행하는 스텝을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 반도체 장치의 제조 방법으로서, 기판의 표면에 분리 영역 또는 액티브 영역을 형성하는 스텝; 상기 표면에 제1 마스크를 위치시키는 스텝; 및 일련의 제1 클러스트화 주입을 행하는 스텝을 포함하며, 상기 일련의 클러스트화 주입은, 첫째, 상기 마스크를 침투하기에 충분하고 제1 역행 p웰을 형성하기에 충분한 제1 에너지로 상기 표면에 p형 이온을 유도하는 스텝, 둘째, 상기 마스크를 침투하기에는 불충분하나 제1 역행 n웰을 형성하기에는 충분한 제2 에너지로 상기 표면에 n형 이온을 유도하는 스텝, 셋째, 상기 제2 에너지 이하이나 상기 제1 역행 n웰보다 얕은 채널 저지층 또는 제2 역행 n웰을 형성하기에는 충분한 제3 에너지로 상기 표면에 n형 이온을 유도하는 스텝, 상기 표면으로 부터 제1 마스크를 제거하고 상기 표면에 제2 마스크를 위치시키는 단계, 일련의 제2 클러스트화 주입을 행하는 스텝을 포함하며, 상기 일련의 제 2클러스트화 주입은, 첫째, 상기 제1 에너지 이하이고 상기 제2 마스크를 침투하기에 불충분하며 상기 제1 역행 p웰보다 얕은 채널 저지층 또는 제2 역행 p웰을 형성하기에 충분한 제4 에너지로 상기 표면에 p형 이온을 유도하는 스텝, 및 선택적인 다섯번째 스텝으로서, 상기 제4 에너지 이하이고 상기 역행 p웰의 표면에 문턱전압층 Vt를 형성하기에 충분한 제5 에너지로 상기 표면에 p형 이온을 유도하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 반도체 장치의 제조 방법으로서, 기판의 표면에 분리 영역 또는 액티브-영역을 형성하는 스텝; 상기 표면에 제1 마스크를 위치시키는 스텝; 및 일련의 제1 크러스트화 주입을 행하는 스텝을 포함하며, 상기 일련의 클러스트화 주입은, 첫째, 상기 마스크를 침투하기에 충분하고 횡방향 분리의 p형 매립 주입층을 형성하기에 충분한 제1 에너지로 상기 표면에 p형 이온을 유도하는 스텝, 둘째, 상기 마스크를 침투하기에는 불충분하나 제1 역행 n웰을 형성하기에는 충분한 제2 에너지로 상기 표면에 n형 이온을 유도하는 스텝, 셋째, 상기 제2 에너지 이하이나 상기 제1 역행 n웰보다 얕은 채널 저지 주입 또는 제2 역행 n웰을 형성하기에는 충분한 제3 에너지를 상기 표면에 n형 이온을 유도하는 스텝, 넷째, 상기 마스크를 침투하기에 불충분하고 상기 마스크에 의해 커버되지 않은 상기 표면의 일부에 문턱전압층 Vt를 형성하기에만 충분한 제4 에너지로 상기 표면에 n 또는 p형 이온을 유도하는 스텝, 상기 표면으로 부터 제1 마스크를 제거하고 상기 표면에 제2 마스크를 위치시키는 단계, 일련의 제2 클러스트화 주입을 행하는 스텝을 포함하며, 상기 일련의 제 2클러스트화 주입은, 첫째, 상기 제1 에너지 이하이고 상기 제2 마스크를 침투하기에 불충분하고 상기 제1 역행 p웰을 형성하기에 충분한 제5 에너지로 상기 표면에 p형 이온을 유도하는 스텝, 둘째, 상기 제 5에너지 이하이고 상기 제1 역행 p웰보다 얕은 채널 저지 주입 또는 제 2역행 p웰을 형성하기에 충분한 제6 에너지로 상기 표면에 p형 이온을 유도하는 스텝, 및 선택적인 제7 스텝으로서, 상기 제6 에너지 이하이고 상기 마스크를 침투하기에는 불충분하며 상기 역행 p웰의 표면에 문턱전압층 Vt를 형성하기에는 충분한 제7 에너지로 상기 표면에 p형 이온을 유도하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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