KR100272394B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

횡방향으로 조정된 CMOS 웰은 클러스터화 Mev 이온 주입을 이용하여 구성되고, 측면 절연 매립 주입층을 갖는 구조를 형성한다.

Description

[발명의 명칭]
반도체 장치 제조 방법
[발명의 상세한 설명]
[기술분야]
본 발명은, 점점 소형화되면서 점점 복잡화되고 있는 상보형 반도체 장치의 제조 공정을 간략화하는 것에 관한 것으로, 특히, CMOS 래치-업(latch-up)에 대한 증가 저항(enhanced resistance)을 갖는 고밀도 반도체 장치와, 웰 형성(싱글, 트윈, 트리플)에 관한 것이다.
[배경기술]
높은 노이즈 마진과 저전력 소비의 요구에 따라, VLSI 분야에서의 CMOS 기술의 중요성은 커지고 있다. 그러나, 소형화가 증대됨에 따라, 스트레이 사이리스터 동작(stray thyristor operation)을 방지하는 것에 대해서 심각한 문제가 야기되고, 이는 n-채널 MOSFET와 p-채널 MOSFET의 상호 인접한 부분들 사이에서 발생하는 CMOS 래치-업 현상을 일으킨다. 또한, 상호 인접한 요소들 사이의 내전압(withstanding voltage)을 충분한 레벨로 유지하는 것에 대해서도 심각한 문제가 발생한다.
이들 문제점을 해결하기 위해, 여러 가지 형태의 디바이스 구조 및 제조 방법이 제안되었다. 이들 제안들은 웰을 포함하는 구성, 매립된 고농도 층의 형성과 웰 영역의 단부에서 자기-정렬된 채널 스톱의 형성을 포함하는 구성을 사용하는 것으로 되어 있다.
이들 여러 구조 및 방법의 개요는 예를 들어, 미국 특허 제5,160,996 호의 컬럼 1, 라인 34 등에 기재되어 있다. 이 기술의 부가적인 설명은 Solid State Technology의 1993년 12월 허여된 Boraland 및 Koelsch의 “Mev implantation technology: Next-generation manufacturing with current-generation equipment”에 제안되어 있다.
[발명의 상세한 설명]
본 발명은 다음과 같은 문제점을 해결한다.
1) 싱글, 트윈 및 트리플 웰 CMOS 공정의 간략화:
a) 전체 공정수
b) 2-3개의 마스크 레벨
c) 제조 시간 및 비용 절감
d) 웰의 클러스터화, 분리 및 채널 주입, Vt주입
e) 마스킹 층을 통한 클러스터화
2) 웨이퍼 처리를 감소시키기 위한 클러스터화 주입(clustered implant), 입자, 프로세스 간략화
3) CMOS 래치-업, SER, α-입자, GOI, 및 ESD
4) 수소 침식 존(denuded zone)에 의해 벌크 웨이퍼의 개선
5) 다음 항목에 대한 Epi의 제거
a) CMOS
b) SOI 웨이퍼 본딩
c) CCD
6) 산소 관련 주입 결함
상기 문제점은 다음과 같이 해결된다.
1) 제1단계에서 제6단계까지의 클러스터화 주입
2) 래치-업, 싱글, 트윈 및 트리플 웰을 위한 BILLI 구조
3) Cz 웨이퍼의 개선과 epi 제거를 위한 수소 침식(Hydrogen denudation)
본 발명은 다음과 같은 특징을 포함한다.
1) 클러스터화 주입(clustered implants)
2) 트윈 및 트리플 웰을 위한 마스크 및 프로세스의 감소
3) CMOS, SOI, CCD 등에 대한 epi 대체(replacement)
4) 래치-업 프리(latch-up free)
5) 수소 수동화(hydrogen passivation)
6) 산소-침식화-존 프리(oxygen-denuded-zone free)
7) 결점 프리(defect free)
8) 주입 관련 결점 프리(implant-related-defect free)
본 발명의 특징은 다음과 같이 요약될 수 있다.
1) CMOS 반도체 장치 제조 공정의 간략화와, NMOS 및 PMOS 트랜지스터 제조 비용 절감:
a) p- 또는 n- 기판상의 싱글 n 또는 p웰 형성
b) p-또는 n- 기판상의 트윈/더블 n 및 p 웰 형성
c) p- 또는 n- 기판상의 트리플 웰 형성, 표면 n 및 p 웰 플러스 매립 n 또는 p웰
d) 마스크 층을 통해 Vt 주입
e) 클러스터화 주입, 깊은 리트로-웰(retro-well) 주입/채널 스톱 주입/Vt 주입
- 깊은 리트로 p 또는 n-웰 주입/채널 스톱 주입
- 채널 스톱 주입/Vt 주입
- 깊은 리트로 p 또는 n-웰 주입/채널 스톱 주입/Vt 주입
- 깊은 리트로 p 또는 n-웰 주입/채널 스톱 주입/깊은 리트로 n 또는 p-웰 주입/채널 스톱 주입
- p 또는 n 웰 채널 스톱 주입/Vt 주입/n 또는 p-웰 채널 스톱 주입/Vt주입
- 깊은 리트로 p 또는 n-웰 주입/채널 스톱 주입/Vt 주입/깊은 리트로 n 또는 p-웰 주입/채널 스톱 주입/Vt 주입
f) 마스크 층을 통한 클러스터화 주입; 깊은 리트로 웰 주입/채널 스톱 주입/Vt 주입
- 깊은 리트로 p 또는 n-웰 주입/채널 스톱 주입
- 채널 스톱 주입/Vt 주입
- 깊은 리트로 p 또는 n-웰 주입/채널 스톱 주입/Vt 주입
- 깊은 리트로 p 또는 n-웰 주입/채널 스톱 주입Vt 주입/깊은 리트로 n 또는 p-웰 주입/채널 스톱 주입
- p 또는 n-웰 채널 스톱 주입/Vt 주입/n 또는 p-웰 채널 스톱 주입/Vt 주입
- 깊은 리트로 p 또는 n-웰 주입/채널 스톱 주입/Vt 주입/깊은 리트로 n 또는 p-웰 주입/채널 스톱 주입/Vt 주입
g) 1∼4 마스킹 층의 제거
h) 4까지의 매체 전류 주입과 그에 관련된 주입기(implanter)의 제거
i) 높은 에너지 주입기 이용의 개선
j) 높은 에너지 주입기 제조 효율의 25% 향상
k) 200mm 웨이퍼당 25 $∼149 $의 비용 절감
l) 높은 에너지 이온 주입에 대하여, 마스킹 층 두께의 감소
2) CMOS 래치-업 저항과 디바이스 스케일/쉬링크(scaling/shrink) 개선
a) 횡방향 전류 게인/횡방향 베타(BL)의 감소
b) 수직 방향 전류 게인/수직방향 베타(BV)의 감소
c) 웰 저항(RW)의 감소
d) 기판 저항(RS)의 감소
e) n+내지 p+간격의 개선
3) Cz 실리콘 웨이퍼 표면 특성의 개선을 위한 수소 침식
a) 디바이스 성능 개선
- 게이트 산화물의 완전성(integrity)
- 산화물 QBD
- 접합 누설(junction leakage)
- 디바이스 수율(device yield)
b) 산소 확산(oxygen out diffusion) 개선
c) 하부 표면 산소
d) 하부 표면 결함 레벨
e) epi 웨이퍼 표면 품질과 등가물(equivalent)
f) 표면 자연 산화물(surface native oxide)에 대한 저항의 개선
g) 웨이퍼 표면 거침(roughness) 개선
h) 높은 에너지 주입 디바이스 처리에 대한 전공정 고유 게터링(pre-process intrinsic gettering)
4) BILLI 구조 플러스 H2침식 = epi 대체
a) CMOS 기술
b) CCD 기술
[도면의 간단한 설명]
제1도는 본 발명에 의한 BILLI 구조의 개략도이다.
제2도는 두 개의 마스크와 클러스터화 주입에 의해 BILLI 트윈-웰 구조를 제조하기 위한 단계들의 개략도이다.
제3도는 두 개의 마스크와 클러스터화 주입에 의해 BILLI 트리플-웰 구조를 제조하기 위한 단계들의 개략도이다.
제4도는 제3도의 공정에 대한 다른 공정을 도시한 개략도이다.
제5도는 제3도의 공정에 대한 다른 공정을 도시한 개략도이다.
제6도는 제2도에 도시된 개략도와 유사한 계략도로서, 제2도에 도시된 단계들의 변형에 있어서 제3마스크의 배치를 도시한 개략도이다.
[실시예]
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
도면을 참조하여 설명하는데, 우선, 제1도는 본 발명에 의한 낮은 비용의 MeV의 구조를 도시한 도면으로서, 그 제조 과정에서는, PMOS 소자가 역행(retrograde) n-웰 내에서 형성될 수 있고, NMOS 소자가 역행 p-웰 내에서 형성될 수 있다. 비록, 본 제조 공정에 있어서, PMOS 소자와 함께 NMOS 소자도 형성되어 있지 않지만, 제1도에는 연속되는 다음 스테이지에서 그들이 형성되는 것을 나타내기 위하여 PMOS소자들이 도시되어 있다. 절연 영역(5)은 p-형 기판(10)에 형성된 역행 n-웰에 주입될 수 있는 인접한 PMOS 소자들을 분리시킨다. 일련의 PMOS 소자들에 인접하여 n-웰내에 역행 p-웰이 형성되어 있는데, 연속된 다음 제조 공정에서 일련의 NMOS소자가 주입된다. 이러한 역행 n-웰은 상부층(6)을 포함하는데, 여기서, 인 이온이 주입됨으로써, 인(n) 불순물 원자를 5E12cm-2에 의해 생성되는 밀도로 형성된다.
또한, 역행 n-웰은 하부층(7)을 포함하는데, 여기서, 인 이온이 주입됨으로써, 3E13cm-2에 의해 생성되는 밀도로 인(n) 불순물 원자가 형성된다. 역행 p-웰에 있어서는, 붕소 이온이 주입되어 5E12cm-2에 의해 생성되는 밀도를 갖는 붕소(p) 불순물 원자를 형성하기 위한 상부층(8)을 포함하고, 또한, 붕소 이온이 주입되어 3E13cm-2에 의해 생성되는 밀도를 갖는 붕소(p) 불순물 원자를 형성하기 위한 하부층(9)을 포함한다. 상술한 용어 “상부층”은 기판(10)의 활성 표면에 가까운 층으로 0.5㎛의 깊이를 갖는 층을 나타낸다. 상술한 용어 “하부층”은 기판(10)의 활성 표면에서 멀리 떨어진 층으로 1.2㎛의 깊이를 갖는 층을 나타낸다. 이들 층은, 불순물 원자 밀도가 웰의 상부보다 웰의 하부에서 높기 때문에, 역행 웰이 된다.
BILLI 구조는 붕소층들이 두꺼운 마스킹층 아래에 형성되는 깊이로부터 연속적인 붕소층들로 형성된다. 예를 들어, 두꺼운 마스킹층의 부재로 붕소층들이 형성되는 깊이까지 적어도 2㎛의 포토레지스트를 포함한다. 후자의 깊이는 역행 n-웰 아래에 있고, 상부층(6) 및 하부층(7) 보다 깊게 되고, 이들 깊이의 층들은 “매립(buried)”이라 칭한다. 따라서, 이들 깊이의 붕소층은, 이들이 측면과 저면 주위의 n-웰을 둘러싸기 때문에, “횡방향 절연을 위한 매립 주입층(buried implanted layer for lateral isolation)”또는 “BILLI”구조를 형성한다. 이러한 BILLI 구조는 epi 웨이퍼상에서도 최소 n+내지 p+스페이싱에 대해 최선의 래치-업 저항(latch-up resistance)을 제공한다. 수소 침식과 조합할 때, 상술한 BILLI 구조는 벌크 Cz 웨이퍼상에서 epi 대체(epi replacement)를 유도할 수 있다.
제2도는 제1도와 관련하여 본 발명에 의한 BILLI 구조를 형성하는 방법을 도시한 도면이다. 이러한 본 발명의 방법은 본 발명의 BILLI 구조의 형성을 얻을 수 있는 장점과 함께, 방법을 간략화하고, 또한, 싱글, 트윈 및 트리플 웰 형성에 대한 코스트 절감의 장점이 있다. 본 발명에 의한 방법의 바람직한 실시에는 다음과 같은 단계들을 포함한다. 우선, 절연 영역(12)이 기판(10)에 형성된다(또는, 활성 영역이 형성된다). 다음, 2.O㎛ 이상의 두께를 갖는 포토레지스트 마스크와 같은 마스크(11)가 도시되어 있는 것처럼 배치되어, 최대 에너지의 인 이온을 차단하고, 4 내지 6의 클러스터화 연속 주입(clustered series of four to six implants)이 실행된다.
상술한 4 내지 6의 클러스터화 연속 주입은 다음과 같이 실행될 수 있다.
첫 번째는, 붕소 이온이 2.OOMeV의 에너지로 기판(10)의 상부 표면에 유도되고, 그로 인해, p-형 물질(깊은 역행 p-웰)의 하부층(9)을 형성한다. 두 번째는, 붕소 이온의 조사가 실행된 진공 챔버로부터 기판(10)을 제거하지 않고, 이온 가속기의 파라미터를 변경시키고, 붕소 이온을 1.25MeV의 에너지로 기판(10)의 상부 표면으로 유도하여, p-형 물질(채널 스톱 주입 또는 얕은 역행 p-웰)의 상부 층(8)이 형성한다. 선택적인 세 번째 단계로서, 붕소 이온으로 조사된 진공 챔버로부터 기판(10)을 제거하지 않고, 이온 가속기의 파라미터를 변경시키고, 750keV의 에너지로 기판(10)의 상부 표면에 붕소 이온을 유도하여, 역행 p-웰(8, 9)의 표면에서 얕고, 얇은 문턱 전압층 Vt를 형성한다. 네 번째는, 붕소 이온의 조사가 실행된 진공 챔버로부터 기판(10)을 제거하지 않고, 이온 가속기의 파라미터를 변경시키고, 1MeV의 에너지로 기판(10)의 상부 표면에 인 이온을 유도하여, n-형 물질(깊은 역행 n-웰)의 하부층(7)을 형성한다. 다섯 번째는, 붕소 이온 및 인 이온의 조사가 실행된 진공 챔버로부터 기판(10)을 제거하지 않고, 이온 가속기의 파라미터를 변경시키고, 450keV의 에너지로 기판(10)의 상부 표면에 인 이온을 유도하여, n-형 물질(채널 스톱 주입 또는 얕은 역행 n-웰)의 상부층(6)을 형성한다. 선택적인 여섯 번째 단계로서, 붕소 이온 및 인 이온의 조사가 실행된 진공 챔버로부터 기판(10)을 제거하지 않고, 이온 가속기의 파라미터를 변경시키고, 60keV의 에너지로 기판(10)의 상부 표면에 인 이온을 유도하여, 역행 n-웰(6, 7)의 표면에서 얕고, 얇은 문턱 전압층 Vt를 형성한다. 또한, 상술한 여섯번째 단계는 상술한 문턱 전압 층을 형성하기 위하여 30keV의 에너지로 기판(10)의 상부 표면에 붕소 이온을 유도하는 단계를 포함할 수도 있다.
제2도의 방법은 두 개의 선택적 단계를 생략할 수 있는데, 그 대신에, M1 단계 이후 및 M2 단계 이전에 중간 전류 블랭킷 Vt 주입을 행한다. 또한, 상술한 여섯번째 단계는 생략될 수 있는데, 그 대신에, M1 단계 이후 및 M2 단계 이전에 중간 전류 블랭킷 Vt 주입을 행한다.
제2도의 방법은 BILLI 구조를 형성하는데 있어 기존의 장치에 의해 본 발명의 장점을 얻을 수 있도록 변형될 수도 있다. 이와 같은 변형예에 있어서, 제2도의 방법의 제2단계는 생략되며, 나머지 단계들이 실행된 이후에, 마스크(11)는 제거되고, (2.O㎛이상의 두께를 갖는 포토레지스트와 같은) 마스크가 제6도에 도시된 것과 같은 표면에 위치되어, 다음 부가적인 단계들의 붕소 이온을 차단한다. 그 이후에,750keV, 300keV, 및 20keV의 에너지로 기판(10)의 상부 표면에 붕소 이온을 순차적 유도를 실행한다.
제3도에 도시된 것처럼, 제2도의 방법에서 실행된 단계들이 n-형 기판에 적용된 경우에, BILLI 트리플 웰 구조가 형성된다. 또한, 제4도에 표시된 클러스터화 주입에 의해 BILLI 트리플 웰 구조가 형성될 수 있는데, 여기서, 주입 단계들은 다음 순서로 p형 기판상에서 실행된다.
첫번째로, 3.OMeV의 에너지로 기판(10)의 상면에 인 이온을 유도하여, n형 물질의 하부층(109)을 형성한다. 두 번째, 붕소 이온이 조사된 진공 챔버로부터 기판(10)을 제거하지 않고, 이온 가속기의 파라미터를 변경시키고, 2.25MeV의 에너지로 기판(10)의 상부 표면에 인 이온을 유도하여, n-형 물질의 상부층(108)을 형성한다. 선택적인 세 번째 단계로서, 인 이온의 조사가 실행된 진공 챔버로부터 기판(10)을 제거하지 않고, 이온 가속기의 파라미터를 변경시키고, 2.0 MeV의 에너지로 기판(10)의 상부 표면에 인 이온을 유도하여, 역행 n-웰(108, 109)에 얕고, 얇은 문턱 전압층 Vt를 형성한다. 네 번째, 인 이온의 조사가 실행된 진공 챔버로부터 기판(10)을 제거하지 않고, 이온 가속기의 파라미터를 변경시키고, 500 keV의 에너지로 기판(10)의 상부 표면에 붕소 이온을 유도하여, p-형 물질의 하부층(107)을 형성한다. 다섯 번째, 인 이온 및 붕소 이온의 조사가 실행된 진공 챔버로부터 기판(10)을 제거하지 않고, 이온 가속기의 파라미터를 변경시키고, 250 keV의 에너지로 기판(10)의 상부 표면에 붕소 이온을 유도하여, p-형 물질의 상부층(106)을 형성한다. 선택적인 여섯 번째 단계로서, 인 이온 및 붕소 이온의 조사가 실행된 진공 챔버로부터 기판(10)을 제거하지 않고, 이온 가속기의 파라미터를 변경시키고, 30keV의 에너지로 기판(10)의 상부 표면에 붕소 이온을 유도하여, 역행 p-웰(106,107)의 표면에 얕고, 얇은 문턱 전압층 Vt를 형성한다.
대안적으로, 제5도에 표시된 클러스터화 주입에 의해 BILLI 트리플 웰 구조가 형성될 수 있는데, 여기서, 하부(“매립된”) n-층은 클러스터화 주입 단계들이 실행하기 이전에 제5도에 “M2”로 표시된 분리 마스크(saperate mask)를 통해 3 내지 5E13의 전류에서 3.0 MeV의 인 이온의 분리 주입을 실행함으로써 형성된다. 나머지 클러스터화 주입 단계들은 제5도에 “M3”으로 표시된 분리 마스크를 통해 다음과 같은 순서로 실행된다.
첫 번째, 기판(10)의 상부 표면에 2.0 MeV의 에너지 및 0.5 내지 1 E13의 도즈로 붕소 이온을 유도하여, p-웰에 p-형 물질의 하부층(107)을 형성한다. 두 번째, 붕소 이온의 조사가 실행된 진공 챔버로부터 기판(10)을 제거하지 않고, 이온 가속기의 파라미터를 변경시키고, 1.25 MeV의 에너지로 기판(10)의 상부 표면에 붕소 이온을 유도하여, p-웰에 p-형 물질의 상부층(106)을 형성한다. 선택적인 세 번째 단계로서, 붕소 이온의 조사가 실행된 진공 챔버로부터 기판(10)을 제거하지 않고, 이온 가속기의 파라미터를 변경시키고, 750 keV의 에너지로 기판(10)의 상부 표면에 붕소 이온을 유도하여, 역행 p-웰(106, 107)에 얕고, 얇은 문턱 전압층 Vt를 형성한다. 네 번째, 붕소 이온의 조사가 실행된 진공 챔버로부터 기판(10)을 제거하지 않고, 이온 가속기의 파라미터를 변경시키고, 1.0 MeV의 에너지로 기판(10)의 상부 표면에 인 이온을 유도하여, n-형 물질의 하부층(109)을 형성한다. 다섯 번째, 붕소 이온 및 인 이온의 조사가 실행된 진공 챔버로부터 기판(10)을 제거하지 않고, 이온 가속기의 파라미터를 변경시키고, 450 keV의 에너지로 기판(10)의 상부 표면에 인 이온을 유도하여, n-형 물질의 상부층(108)을 형성한다. 선택적인 여섯 번째 단계로서, 붕소 이온 및 인 이온의 조사가 실행된 진공 챔버로부터 기판(11)을 제거하지 않고, 이온 가속기의 파라미터를 변경시키고, 30 keV의 에너지로 기판 (10)의 상부 표면에 붕소 이온을 유도하여, 역행 n-웰(106, 107)의 표면에 얕고, 얇은 문턱 전압층 Vt를 형성한다. 대안으로, 상술한 여섯 번째 단계는 상술한 문턱 전압층을 형성하기 위해 60 keV의 에너지로 기판(10)의 상부 표면에 인 이온을 유도하는 단계를 포함할 수 있다.
상술한 클러스터화 주입에 있어서, 일련의 클러스터화 주입 공정은 동일한 이온 가속기에 의해 실행된다. 그러나, 동일한 설비에 다수의 이온 가속기가 이용된다면, 일련의 클러스터화 주입 공정은, 본 발명의 정신과 범주로부터 벗어남이 없이, 개별적인 이온 가속기에 의해 실행될 수 있는데, 다만, 일련의 클러스터화 주입 공정을 통하여 동일한 마스크가 사용되어야 한다.
또한, 상술한 클러스터화 주입에 있어서, 마스크의 전형적인 두께가 설명되어 있고, 주입되는 이온의 전형적인 에너지가 설명되어 있다. 그러나, 본 발명은 상술한 전형적인 두께 및 에너지에 한정하지 않으며, 본 발명은, 일반적으로, 사용되는 마스크를 통해 통과하는데 불충분하여 마스크에 의해 차단되는 인-이온 에너지와, 사용되는 마스크를 통해 통과하는데 충분한 붕소-이온 에너지를 포함한다.
본 발명의 부가적인 장점은 상술한 이온 주입 및 마스킹 단계들이 수소 어니일링 처리된 기판 표면상에 실행되는 경우에 성취된다. 결과적으로, 수소 침식은 개선된 Cz 웨이퍼를 제공하고, epi를 생략할 수 있다. epi 대체(epi replacement)를 위한 수소 침식과 BILLI 구조를 조합하여 사용함으로써, epi에 동등한 얇은 게이트 산화물 품질(epi equivalent thin gate oxide quality), 우수한 접합 누설(excellent junction leakage), RCA 습식 청정 관련한 표면 미세 결점 형성에 대한 저항의 개선(RCA wet clean related surface micro-defect formation), 표면 평활도의 개선(improved surface smoothness)과, 매우 낮은 표면 산소 및 결함 레벨(very low surface oxygen and defect levels)을 제공한다.
상술한 설명에 있어서, 본 발명은 붕소 이온 및 인 이온에 대해서 설명하였다. 그러나, 본 발명은 붕소 이온 대신 붕소 이외의 p-형 도펀트를 사용할 수 있고, 또한, 인 이온 대신 인 이외의 n-형 도펀트를 사용할 수 있다.
상술한 여러 실시예와 함께 본 발명의 원리에 대한 설명에 있어서, 비록, 특정 용어가 이용되었지만, 일반적이면서 설명을 위해 이용되었으며, 첨부된 특허 청구 범위에 설명되어 있는 본 발명의 범주에 제한을 두기 위한 것이 아님을 알 수 있다.

Claims (24)

  1. 반도체 장치를 제조하는 방법에 있어서, 제1마스크를 적용하는 단계, 절연 또는 활성 영역을 형성하는 단계, 상기 제1마스크를 제거하고, 제2마스크를 적용하는 단계, 처리 챔버에 웨이퍼를 위치시키는 단계, 상기 처리 챔버에 웨이퍼가 있는 동안 클러스터화 연속 조사 단계들을 실행하는 단계를 포함하고, 상기 웨이퍼가 처리 챔버로부터 제거되기 이전에, 상기 클 러스터화 연속 조사 단계들 각각은 어떤 하나의 전도형 및 어떤 하나의 에너지를 갖는 이온으로 제2마스크를 통해 상기 웨이퍼를 조사하는 단계를 각각 포함하며, 여기서, 상기 조사 단계들 중 어느 하나의 조사 단계에서의 이온의 에너지는 다른 조사 단계들에서의 이온 에너지와 다르고, 상기 조사 단계들 중 하나의 조사 단계에서의 이온의 에너지는 다른 조사 단계들에서의 이온 에너지보다 높은 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 조사 단계들 중 적어도 한 단계는 제1전도형의 이온으로 조사하는 단계를 포함하고, 상기 조사 단계들 중 적어도 다른 한 단계는 제2전도형의 이온으로 조사하는 단계를 포함하는 반도체 장치 제조 방법.
  3. 제2항에 있어서, 상기 조사 단계들 중 적어도 두 단계는 제1전도형의 이온으로 조사하는 단계를 포함하는 반도체 장치 제조 방법.
  4. 제2항에 있어서, 상기 장치는 제1전도형의 기판을 가지며, 상기 다른 조사 단계들에서의 에너지보다 높은 에너지를 갖는 이온을 포함하는 조사 단계에서의 이온은 상기 제1전도형으로 되어 있고, 낮은 에너지의 이온은 반대의 전도형으로 되어, 트윈-웰 구조가 형성되는 반도체 장치 제조 방법.
  5. 제3항에 있어서, 상기 장치는 제1전도형의 기판을 가지며, 상기 다른 조사 단계들에서의 에너지보다 높은 에너지를 갖는 이온을 포함하는 상기 조사 단계에서의 이온은 반대의 전도형으로 되어 있고, 낮은 에너지의 이온은 기판의 전도형으로 되어, 트윈-웰 구조가 형성되는데, 여기서, 2개의 표면 트윈 웰이 상기 기판으로부터 분리되는 반도체 장치 제조 방법.
  6. 반도체 장치를 제조하는 방법에 있어서, 기판의 표면내의 절연 영역 또는 활성 영역을 형성하는 단계, 상기 표면에 마스크를 위치시키는 단계, 및 4 내지 제6 클러스터화 연속 주입을 실행하는 단계를 포함하고, 상기 4 내지 6 클러스터화 연속 주입은, 상기 마스크를 관통하는데 충분하고 제1역행 p-웰을 형성하는데 충분한 제1에너지로 상기 표면에 p-형 이온을 유도하는 제1단계, 상기 제1에너지보다 작지만 상기 마스크를 관통하는데 충분하고, 상기 제1역행 p-웰보다 얕은 제2역행 p-웰 또는 채널 스톱 주입을 형성하는데 충분한 제2에너지로 상기 표면에 p-형 이온을 유도하는 제2단계, 상기 제2에너지보다 작지만 상기 마스크를 관통하는데 충분하고, 상기 역행 p-웰의 표면에 문턱 전압층 Vt를 형성하는데 충분한 제3에너지로 상기 표면에 p-형 이온을 유도하는 선택적인 제3단계, 상기 마스크를 관통하는데 불충분하지만 제1역행 n-웰을 형성하는데 충분한 제4에너지로 상기 표면에 n-형 이온을 유도하는 제4단계, 및 상기 제4에너지보다 작지만 상기 제1역행 n-웰보다 얕은 제2역행 n-웰 또는 채널 스톱 주입을 형성하는데 충분한 제5에너지로 상기 표면에 n-형 이온을 유도하는 제5단계로서 실행되는 반도체 장치 제조 방법.
  7. 제6항에 있어서, 제6단계로서, 상기 제5에너지보다 작지만 상기 역행 n-웰의 표면에 문턱 전압층 Vt를 형성하는데 충분한 에너지로 상기 표면에 n-형 이온을 유도하는 단계를 포함하는 반도체 장치 제조 방법.
  8. 제6항에 있어서, 제6단계로서, 상기 제5에너지보다 작지만 상기 역행 n-웰의 표면에 문턱 전압층 Vt를 형성하는데 충분한 에너지로 상기 기판의 상부 표면에 p-형 이온을 유도하는 단계를 포함하는 반도체 장치 제조 방법.
  9. p-형 기판상에 트윈-웰 구조를 갖는 반도체 장치를 제조하는 방법으로서, 기판의 표면에 절연 영역 또는 활성 영역을 형성하는 단계, 블랭킷 Vt주입을 실행하는 단계, 상기 표면에 마스크를 위치시키는 단계, 및 4 내지 제6클러스터화 연속 주입을 실행하는 단계를 포함하고, 상기 4 내지 제6클러스터화 연속 주입은, 상기 마스크를 관통하는데 충분하고, 제1역행 p-웰을 형성하는데 충분한 제1에너지로 상기 표면에 p-형 이온을 유도하는 제1단계, 상기 제1에너지보다 작지만 상기 마스크를 관통하는데 충분하고, 상기 제1역행 p-웰보다 얕은 제2역행 p-웰 또는 채널 스톱 주입을 형성하는데 충분한 제2에너지로 상기 표면에 p-형 이온을 유도하는 제2단계, 상기 마스크를 관통하는데 불충분하지만 제1역행 n-웰을 형성하는데 충분한 제3에너지로 상기 표면에 n-형 이온을 유도하는 제3단계, 및 상기 제3에너지보다 작지만 상기 제1역행 n-웰보다 얕은 제2역행 n-웰 또는 채널 스톱 주입을 형성하는데 충분한 제4에너지로 상기 표면에 n-형 이온을 유도하는 제4단계로서 실행되는 반도체 장치 제조 방법.
  10. 제7항에 있어서, 상기 선택적인 제3단계가 실행되고, 또한 상기 절연 영역 또는 활성 영역을 형성하는 단계 이후와 상기 표면에 상기 마스크를 위치시키기 이전에 블랭킷 Vt 주입을 실행하는 단계가 실행되는 반도체 장치 제조 방법.
  11. 제6항에 있어서, 상기 기판은 p-형이고, 트윈-웰 구조가 형성되는 반도체 장치 제조 방법.
  12. 제6항에 있어서, 상기 기판은 n-형이고, 트리플-웰 구조가 형성되는 반도체 장치 제조 방법.
  13. n-형 기판상에 트윈-웰 구조를 갖는 반도체 장치를 제조하는 방법으로서, n-형 기판(10)의 표면에 절연 영역 또는 활성 영역을 형성하는 단계, 상기 표면에 마스크를 위치시키는 단계, 및 4 내지 6 클러스터화 연속 주입을 실행하는 단계를 포함하고, 상기 4 내지 6 클러스터화 연속 주입은, 상기 마스크를 관통하는데 충분하고, n-형 물질의 하부층(109)을 형성하는데 충분한 제1에너지로 상기 표면에 n-형 이온을 유도하여, 역행 n-웰(108, 109)을 형성하는 제1단계, 상기 제1에너지보다 작지만 n-형 물질의 상부층(108)을 형성하는데 충분한 제2에너지로 상기 표면에 n-형 이온을 유도하여, 채널 스톱층을 형성하는 제2단계, 상기 제2에너지보다 작지만 상기 마스크를 관통하는데 충분하고, 상기 역행 n-웰(108, 109)의 표면에서 문턱 전압층 Vt를 형성하는데 충분한 제3에너지로 상기 표면에 n-형 또는 p-형 이온을 유도하는 선택적인 제3단계, 상기 마스크를 관통하는데 불충분하지만 p-형 물질의 하부층(107)을 형성하는데 충분한 제4에너지로 상기 표면에 p-형 이온을 유도하여, 역행 p-웰(107,108)을 형성하는 제4단계, 상기 제4에너지보다 작지만 p-형 물질의 상부층(106)을 형성하는데 충분한 제5에너지로 상기 표면에 p-형 이온을 유도하여, 채널 스톱층을 형성하는 제5단계, 및 상기 제5에너지보다 작지만 상기 역행 p-웰(106, 107)의 표면에 문턱 전압층 Vt를 형성하는데 충분한 제6에너지로 상기 표면에 p-형 이온을 유도하는 선택적인 제6단계로서 실행되는 반도체 장치 제조 방법.
  14. 트리플-웰 구조를 갖는 반도체 장치를 제조하는 방법으로서, p-형 기판(10)의 표면에 절연 영역 또는 활성 영역을 형성하는 단계, 적어도 하나의 개구를 갖는 제1마스크를 상기 표면에 위치시키는 단계, 상기 제1마스크를 관통하는데 불충분하고, 상기 개구 아래에[하부] 매립 형성하는데 충분한 제1에너지로 상기 표면에 n-형 이온을 유도하는 단계, n-층을 상기 제1마스크를 제거하고, 상기 표면에 제2(n-웰) 마스크를 위치시키는 단계로서, 상기 마스크는 적어도 하나의 솔리드부를 갖고, n-형 이온의 최대에너지를 차단하는데 충분한 두께를 가지며, 상기 솔리드부가 상기 매립 n-층 위에 있도록 상기 제2마스크를 위치시키는 단계, 및 4 내지 6 클러스터화 연속 주입을 실행하는 단계를 포함하고, 상기 4 내지 6 클러스터화 주입은, 상기 제2 마스크를 관통하는데 충분하고, p-형 물질의 하부층(107)을 형성하는데 충분한 제2에너지로 상기 표면에 p-형 이온을 유도하여, 역행 p-웰을 형성하지만, 1회에서는 상기 매립 n-층을 보상하지 않는 제1단계, 상기 제2에너지보다 작지만 p-형 물질의 상부층(106)을 형성하는데 충분한 제3에너지로 상기 표면에 p-형 이온을 유도하여, 상기 p-웰에 채널 스톱층을 형성하는 제2단계, 상기 제3에너지보다 작고 상기 역행 p-웰(106, 107)의 표면에 문턱 전압층 Vt를 형성하는데 충분한 제4에너지로 상기 표면에 p-형 이온을 유도하는 선택적인 제3단계, 상기 제2마스크를 관통하는데 불충분하지만 n-형 물질의 하부층(109)을 형성하는데 충분한 제5에너지로 상기 표면에 n-형 이온을 유도하여, 역행 n-웰을 형성하는 제4단계, 및 상기 제2마스크를 관통하는데 불충분하지만 n-형 물질의 상부층(108)을 형성하는데 충분한 제6에너지로 상기 표면에 n-형 이온을 유도하여, 채널 스톱층을 형성하는 제5단계로서 실행되는 반도체 장치 제조 방법.
  15. 제14항에 있어서, 제6단계로서, 상기 제5단계의 에너지보다 작지만 상기 역행 n-웰(108, 109)의 표면에 문턱 전압층 Vt를 형성하는데 충분한 에너지로 상기 표면에 p-형 이온을 유도하는 단계가 실행되는 반도체 장치 제조 방법.
  16. 제14항에 있어서, 제6단계로서, 상기 제5단계의 에너지보다 작지만 상기 역행 n-웰(108, 109)의 표면에 문턱 전압층 Vt를 형성하는데 충분한 에너지로 기판의 표면에 n-형 이온을 유도하는 단계가 실행되는 반도체 장치 제조 방법.
  17. 제6항에 있어서, 상기 형성 단계 이전에, 상기 표면 영역으로부터 산소 및 결함을 제거하기 위해 상기 표면에서 불활성 분위기 어닐링/침식이 실행되는 반도체 장치 제조 방법.
  18. 기판, 내부에 주입된 적어도 하나의 역행 n-웰, 역행 n-웰에 인접하 여 내부에 주입된 적어도 하나의 역행 p-웰, 상기 역행 n-웰 아래에 연장되도를 상기 인접한 웰들 사이의 경계를 가로질러 연속적으로 연장하는 상기 역행 p-웰을 구성하는 층들을 포함하여, 횡방향 절연을 위해 매립 주입층을 형성하는 구조.
  19. 제1항에 있어서, 상기 제1마스크를 제거하는 단계 이후와 상기 제2마스크를 적용하는 단계 이전에 블랭킷 Vt주입을 실행하는 단계를 포함하는 반도체 장치 제조 방법.
  20. 제1항에 있어서, 상기 클러스터화 연속 조사 단계들 이후에 제2마스크를 제거하고, 그 이후에 블랭킷 Vt주입을 실행하는 단계를 포함하는 반도체 장치 제조 방법.
  21. p-형 기판상에 트윈-웰 구조를 갖는 반도체 장치를 제조하는 방법으 로서, 기판의 표면에 절연 영역 또는 활성 영역을 형성하는 단계, 상기 표면에 마스크를 위치시키는 단계, 및 4 내지 6의 클러스터화 연속 주입을 실행하는 단계를 포함하고, 상기 4 내지 6 클러스터화 연속 주입은, 상기 제2 마스크를 관통하는데 충분하고 제1역행 p-웰을 형성하는데 충분한 제1에너지로 상기 표면에 p-형 이온을 유도하는 제1단계, 상기 제1에너지보다 작지만 상기 마스크를 관통하는데 충분하고, 상기 제1역행 p-월보다 얕은 제2역행 p-웰 또는 채널 스톱 주입을 형성하는데 충분한 제2에너지로 상기 표면에 p-형 이온을 유도하는 제2단계, 상기 마스크를 관통하는데 불충분하지만 상기 제1역행 n-웰을 형성하는데 충분한 제3에너지로 상기 표면에 n-형 이온을 유도하는 제3단계, 상기 제3에너지보다 작지만 상기 제1역행 n-웰보다 얕은 제2역행 n-웰도는 채널 스톱 주입을 형성하는데 충분한 제4에너지로 상기 표면에 n-형 이온을 유도하는 제4단계, 및 상기 제1마스크를 제거한 이후에 블랭킷 Vt주입을 실행하는 제5단계로서 실행되는 반도체 장치 제조 방법.
  22. 제7항에 있어서, 상기 선택적인 제3단계가 실행되고, 또한 각각의 제7 및 제8단계로서, 상기 제1마스크를 제거하는 단계 및 블랭킷 Vt주입을 실행하는 단계가 실행되는 반도체 장치 제조 방법.
  23. 반도체 장치를 제조하는 방법에 있어서, 기판의 표면에 절연 영역 또는 활성 영역을 형성하는 단계, 상기 표면에 제1마스크를 위치시키는 단계, 제1클러스터화 연속 주입을 실행하는 단계로서, 상기 클러스터화 연속 주입은, 상기 마스크를 관통하는데 충분하고 제1역행 p-웰을 형성하는데 충분한 제1에너지로 상기 표면에 p-형 이온을 유도하는 제1단계, 상기 마스크를 관통하는데 불충분하지만 제1역행 n-웰을 형성하는데 충분한 제2에너지로 상기 표면에 n-형 이온을 유도하는 제2단계, 상기 제2에너지보다 작지만 상기 제1역행 n-웰보다 얕은 제2역행 n-웰 또는 채널 스톱층을 형성하는데 충분한 제3에너지로 상기 표면에 n-형 이온을 유도하는 제3단계로서 실행되는 상기 제1클러스터화 연속 주입을 실행하는 단계, 상기 표면으로부터 제1마스크를 제거하고, 상기 표면에 제2마스크를 위치시키는 단계, 및 제2클러스터화 연속 주입을 실행하는 단계로서, 상기 제2클러스터화 연속 주입은, 상기 제1에너지보다 작고 상기 제2마스크를 관통하는데 불충분하고, 상기 제1역행 p-웰보다 얕은 제2 행 p-웰 또는 채널 스톱층을 형성하는데 충분한 제4에너지로 상기 표면에 p-형 이온을 유도하는 제1단계와, 상기 제4에너지보다 작고 상기 역행 p-웰의 표면에 문턱 전압층 Vt를 형성하는데 충분한 제5에너지로 상기 표면에 p-형 이온을 유도하는 선택적인 제5단계로서 실행되는 상기 제2클러스터화 연속 주입을 실행하는 단계를 포함하는 반도체 장치 제조 방법.
  24. 반도체 장치를 제조하는 방법에 있어서, 기판의 표면에 절연 영역 또는 활성 영역을 형성하는 단계, 상기 표면에 제1마스크를 위치시키는 단계, 제1클러스터화 연속 주입을 실행하는 단계로서, 상기 제1클러스터화 연속 주입은, 상기 마스크를 관통하는데 충분하고 횡방향 분리의 p-형 매립 주입층을 형성하는데 충분한 제1에너지로 상기 표면에 p-형 이온을 유도하는 제1단계, 상기 마스크를 관통하는데 불충분하지만 제1역행 n-웰을 형성하는데 충분한 제2에너지로 상기 표면에 n-형 이온을 유도하는 제2단계, 상기 제2에너지보다 작지만 상기 제1역행 n-웰보다 얕은 제2역행 n-웰 또는 채널 스톱 주입을 형성하는데 충분한 제3에너지로 상기 표면에 n-형 이온을 유도하는 제3단계, 상기 마스크를 관통하는데 불충분하고 상기 마스크에 의해 커버되지 않은 상기 표면의 일부에 문턱 전압층 Vt를 형성하는데 충분한 제4에너지로 상기 표면에 n-형 또는 p-형 이온을 유도하는 제4단계로서 실행되는 상기 제1클러스터화 연속 주입을 실행하는 단계, 상기 표면으로부터 제1마스크를 제거하고 상기 표면에 제2마스크를 위치시키는 단계, 제2클러스터화 연속 주입을 실행하는 단계로서, 상기 제2클러스터화 연속 주입은, 상기 제1에너지보다 작고 상기 제2마스크를 관통하는데 불충분하며, 상기 제1역행 p-웰을 형성하는데 충분한 제5에너지로 상기 표면에 p-형 이온을 유도하는 제1단계, 상기 제5에너지보다 작고 상기 제1역행 p-웰보다 얕은 제2역행 p-웰 또는 채널 스톱 주입을 형성하는데 충분한 제6에너지로 상기 표면에 p-형 이온을 유도하는 제2단계, 및 상기 제6에너지보다 작고 상기 마스크를 관통하는데 불충분하며, 상기 역행 p-웰의 표면에 문턱 전압층 Vt를 형성하는데 충분한 제7에너지로 상기 표면에 p-형 이온을 유도하는 선택적인 제7단계로서 실행되는 상기 제2클러스터화 연속 주입을 실행하는 단계를 포함하는 반도체 장치 제조 방법.
KR1019970703421A 1994-11-22 1995-11-09 반도체 장치 제조 방법 KR100272394B1 (ko)

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US08/343,116 US5501993A (en) 1994-11-22 1994-11-22 Method of constructing CMOS vertically modulated wells (VMW) by clustered MeV BILLI (buried implanted layer for lateral isolation) implantation
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US94/343116 1994-11-22
PCT/US1995/014653 WO1996016439A1 (en) 1994-11-22 1995-11-09 CONSTRUCTING CMOS VERTICALLY MODULATED WELLS BY CLUSTERED MeV BURIED IMPLANTED LAYER FOR LATERAL ISOLATION

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