JPH10509281A - クラスタ化ｍｅｖ ｂｉｌｌｉ（ｂｕｒｉｅｄ ｉｍｐｌａｎｔｅｄ ｌａｙｅｒ ｆｏｒ ｌａｔｅｒａｌ ｉｓｏｌａｔｉｏｎ）注入によりｃｍｏｓ垂直調整ウエル（ｖｅｒｔｉｃａｌｌｙ ｍｏｄｕｌａｔｅｄ ｗｅｌｌｓ（ｖｍｗ））を構成する方法 - Google Patents

クラスタ化ｍｅｖ ｂｉｌｌｉ（ｂｕｒｉｅｄ ｉｍｐｌａｎｔｅｄ ｌａｙｅｒ ｆｏｒ ｌａｔｅｒａｌ ｉｓｏｌａｔｉｏｎ）注入によりｃｍｏｓ垂直調整ウエル（ｖｅｒｔｉｃａｌｌｙ ｍｏｄｕｌａｔｅｄ ｗｅｌｌｓ（ｖｍｗ））を構成する方法

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Abstract

(57)【要約】 縦方向に調整されたＣＭＯＳウエルはクラスタ化ＭｅＶイオン注入を用いて構成され、側面絶縁の埋め込み注入レイヤを有する構造を形成する。

Description

【発明の詳細な説明】 クラスタ化ＭＥＶ ＢＩＬＬＩ（ＢＵＲＩＥＤ ＩＭＰＬＡＮＴＥＤ ＬＡＹＥ Ｒ ＦＯＲ ＬＡＴＥＲＡＬ ＩＳＯＬＡＴＩＯＮ）注入によりＣＭＯＳ垂直調 整ウエル（ＶＥＲＴＩＣＡＬＬＹ ＭＯＤＵＬＡＴＥＤ ＷＥＬＬＳ （ＶＭＷ ））を構成する方法 発明の背景 １．発明の分野 この発明は相補型（ｃｏｍｐｌｅｍｅｎｔａｒｙ）半導体装置の製造工程に関 し、近年増々小型化し複雑化して行く工程を簡略化するものである。また本発明 はＣＭＯＳラッチ−アップ（ｌａｔｃｈ−ｕｐ）に対する増加抵抗（ｅｎｈａｎ ｃｅｄ ｒｅｓｉｓｔａｎｃｅ）を有する高密度半導体装置とウエルの構成（シ ングル、ツイン、トリプル）に関する。 ２．関連技術の説明 高ノイズマージンと低電力消費の要求の結果、ＶＳＬＩの分野でＣＭＯＳの重 要性が高まっている。しかし、小型化が進みつつある一方、迷走サイリスタ動作 （ｓｔｒａｙ ｔｈｙｒｉｓｔｏｒ ｏｐｅｒａｔｉｏｎ）を防止することにつ いて重大な問題が生じてきている。これは互いに近接するＮチャンネルＭＯＳＦ ＥＴとＰチャンネルＭＯＳＦＥＴとの間で起きるＣＭＯＳラッチアップ（ｌａｔ ｃｈ−ｕｐ）現象を引き起こす。また互いに近接するエレメントの耐電圧を十分 なレベルに維持することについても重大な問題が生じている。 上記問題を解決するために、種々のデバイス構造や製造方法が提案されている 。これら提案は、ウエルと埋め込まれた高集中レイヤ（ａ ｂｕｒｉｅｄ ｈｉ ｇｈ ｃｏｎｃｅｎｔｒａｔｉｏｎ ｌａｙｅｒ）の配列とウエル領域端部にお ける自己整列チャンネルストップ（ａ ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｈａｎｎ ｅｌ ｓｔｏｐ）の配列とを含む構成を使用するようになっている。 これらの種々の構造及び方法の概略が例えば米国特許5,160,996号のコラム１ ライン３４以降に記載されている。この技術の追加的な記載は“ＭｅＶ ｉｍｐ ｌａｎｔａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ： Ｎｅｘｔ−ｇｅｎｅｒａｔｉｏ ｎ ｍａｎｕｆａｃｔｕｒｉｎｇ ｗｉｔｈ ｃｕｒｒｅｎｔ−ｇｅｎｅｒａｔｉ ｏｎ ｅｑｕｉｐｍｅｎｔ” ｂｙ Ｂｏｒｌａｎｄ ａｎｄ Ｋｏｅｌｓｃｈ ｉｎ ｔｈｅ Ｄｅｃｅｍｂｅｒ １９９３ ｉｓｓｕｅ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ と称する記事に示されている。 発明の概要 この発明は次の問題を解決する。 １）１、２及び３ウエルＣＭＯＳ製法の簡略化 ａ）ステップの総数 ｂ）２−３マスクレベル ｃ）製造時間とコストの低減 ｄ）クラスタリング（ｃｌｕｓｔｅｒｉｎｇ）ウエル、アイソレーション、 チャンネルの注入及びＶｔの注入 ｅ）マスキングレイヤを通してのクラスタリング ２）ウエハハンドリングを減少するためのクラスタ化注入（ｃｌｕｓｔｅｒｅｄ ｉｍｐｌａｎｔ）、分子、プロセス簡略化 ３）ＣＭＯＳラッチアップ（ｌａｔｃｈ−ｕｐ）、ＳＥＲ、α−ｐａｒｔｉｃｌ ｅ、ＧＯＩ、及びＥＳＤ ４）水素侵食ゾーン（ｈｙｄｒｏｇｅｎ ｄｅｎｕｄｅｄ ｚｏｎｅ）によるバ ルクウエハ（ｂｕｌｋ ｗａｆｅｒ）の改善 ５）下記に対するＥｐｉの除去 ａ）ＣＭＯＳ ｂ）ＳＯＩウエハボンディング ｃ）ＣＣＤ ６）酸素関連の注入欠陥 前記問題は次の様に解決される １）１ステップで６までのクラスタ化注入 ２）ラッチアップ、シングル、ツイン、トリプルウエルのためのＢＩＬＬＩ構造 配列 ３）Ｃｚウエハ改善とｅｐｉ除去のための水素侵食（Ｈｙｄｒｏｇｅｎ ｄｅｎ ｕｄａｔｉｏｎ） 本発明は次の特徴を有する。 １）クラスタ化注入（ｃｌｕｓｔｅｒｅｄ ｉｍｐｌａｎｔｓ） ２）ツイン、トリプルウエル用のマスク、プロセスの減少 ３）ＣＭＯＳ、ＳＯＩ、ＣＣＤ等のｅｐｉリプレースメント（ｅｐｉ ｒｅｐｌ ａｃｅｍｅｎｔ） ４）ラッチアップフリー ５）水素受動化（ｈｙｄｒｏｇｅｎ ｐａｓｓｉｖａｔｉｏｎ） ６）酸素侵食化ゾーン（ｏｘｙｇｅｎ−ｄｅｎｕｄｅｄ−ｚｏｎｅ）フリー ７）ディフェクトフリー（ｄｅｆｅｃｔ ｆｒｅｅ） ８）注入関連ディフェクトフリー 本発明の特徴は次の様に要約できる。 １）ＣＭＯＳ半導体デバイス製造工程の簡略化とＮＭＯＳとＰＭＯＳトランジス タ製造のコスト低減 ａ）ｐ−又はｎ−サブストレイト上のシングルｎ又はｐウエル配列 ｂ）ｐ−又はｎ−サブストレイト上のツイン／ダブルｎ及びｐウエル配列 ｃ）ｐ−又はｎ−サブストレイト上のトリプルウエル配列、表面ｎ及びｐウ エルプラス埋め込み（ｂｕｒｉｅｄ）ｎ又はｐウエル ｄ）マスキングレイヤを通してのＶｔ注入 ｅ）クラスタ化注入（ｃｌｕｓｔｅｒｅｄ ｉｍｐｌａｎｔｓ）；深（ｄｅ ｅｐ）レトロ−ウエル（ｒｅｔｒｏ−ｗｅｌｌ）注入／チャンネルストップ注入 ／Ｖｔ注入 −深（ｄｅｅｐ）レトロｐ又はｎ−ウエル注入／チャンネルストップ 注入 −チャンネルストップ注入／Ｖｔ注入 −深レトロｐ又はｎ−ウエル注入／チャンネルストップ注入／Ｖｔ注 入 −深レトロｐ又はｎ−ウエル注入／チャンネルストップ注入／深レト ロｎ又はｐ−ウエル注入／チャンネルストップ注入 −ｐ又はｎ−ウエルチャンネルストップ注入／Ｖｔ注入／ｎ又はｐ− ウエルチャンネルストップ注入／Ｖｔ注入 −深レトロｐ又はｎ−ウエル注入／チャンネルストップ注入／Ｖｔ注 入／深レトロｎ又はｐ−ウエル注入／チャンネルストップ注入／Ｖｔ注入 ｆ）マスキングレイヤを通してクラスタ化注入；深レトロ−ウエル注入／チ ャンネルストップ注入／Ｖｔ注入 −深レトロｐ又はｎ−ウエル注入／チャンネルストップ注入 −チャンネルストップ注入／Ｖｔ注入 −深レトロｐ又はｎ−ウエル注入／チャンネルストップ注入／Ｖｔ注 入 −深レトロｐ又はｎ−ウエル注入／チャンネルストップ注入／深レト ロｎ又はｐ−ウエル注入／チャンネルストップ注入 −ｐ又はｎ−ウエルチャンネルストップ注入／Ｖｔ注入／ｎ又はｐ− ウエルチャンネルストップ注入／Ｖｔ注入 −深レトロｐ又はｎ−ウエル注入／チャンネルストップ注入／Ｖｔ注 入／深レトロｎ又はｐ−ウエル注入／チャンネルストップ注入／Ｖｔ注入。 ｇ）１〜４マスキングレイヤの除去 ｈ）４までの媒体流（ｍｅｄｉｕｍ ｃｕｒｒｅｎｔ）注入とそれに伴うイ ンプランタ（ｉｍｐｌａｎｔｅｒｓ）の除去 ｉ）高エネルギインプランタ利用の改善 ｊ）高エネルギインプランタ製造効率の２５％の向上 ｋ）２００ｍウエハ当り＄２５〜＄１４９のコスト低減 ｌ）高エネルギイオン注入に対し、マスキングレイヤの厚さの低減 ２）ＣＭＯＳラッチアップ抵抗（ｌａｔｃｈ−ｕｐ ｒｅｓｉｓｔａｎｃｅ）と デバイススケーリング／シュリンク（ｓｃａｌｉｎｇ／ｓｈｒｉｎｋ）の改善 ａ）側方電流（ｌａｔｅｒａｌ ｃｕｒｒｅｎｔ）ゲイン／側方ベータ（ｌ ａｔｅｒａｌ ｂｅｔａ）（ＢL）における低減 ｂ）垂直電流（ｖｅｒｔｉｃａｌ ｃｕｒｒｅｎｔ）ゲイン／垂直ベータ（ ｖｅｒｔｉｃａｌ ｂｅｔａ）（ＢU）における低減 ｃ）ウエル抵抗（ＲW）における低減 ｄ）サブストレイト抵抗（ＲS）における低減 ｅ）ｎ＋からｐ＋の間隔の改善 ３）Ｃz シリコンウエハ表面性状改善のための水素侵食（Ｈｙｄｒｏｇｅｎ ｄ ｅｎｕｄａｔｉｏｎ） ａ）デバイス性能の改善 −ゲート酸化物の完全性 −酸化物ＱＢＤ −ジャンクション漏れ −デバイスイールド（ｄｅｖｉｃｅ ｙｉｅｌｄ） ｂ）酸素拡散（ｏｘｙｇｅｎ ｏｕｔ ｄｉｆｆｕｓｉｏｎ）の改善 ｃ）下部表面酸素 ｄ）下部表面欠陥レベル ｅ）ｅｐｉウエハ表面品質と等価物 ｆ）表面自然酸化物（ｎａｔｉｖｅ ｏｘｉｄｅ）に対する抵抗の改善 ｇ）ウエハ表面荒さの改善 ｈ）高エネルギ注入デバイス工程に対する前工程（ｐｒｅ−ｐｒｏｃｅｓｓ ）固有ゲッタリング ４）ＢＩＬＬＩ構造プラスＨ2侵食＝ｅｐｉ代替（ｅｐｉ ｒｅｐｌａｃｅｍｅ ｎｔ） ａ）ＣＭＯＳテクノロジ ｂ）ＣＣＤテクノロジ 図面の簡単な説明 本発明は下記詳細な説明により最も良く理解されるであろう。該説明が参照す る添付図面において： 図１は本発明のＢＩＬＬＩ構造の概略図； 図２は２つのマスクとクラスタ化注入によりＢＩＬＬＩツイン−ウエル構造を 製造するためのステップの概略図； 図３は２つのマスクとクラスタ化注入によりＢＩＬＬＩトリプル−ウエル構造 を製造するためのステップの概略図； 図４は図３の工程に代る工程を示す概略図； 図５は図３の工程に代る他の工程を示す概略図； 図６は図２に類似の概略図であり、図２に示すステップの変形における第３の マスクの配置を示す。 図面を参照し、最初に図１について見れば、ここには本発明に係る低コストの ＭｅＶ構造が示されている。この製造過程でＰＭＯＳデバイスがレトログレード （ｒｅｔｒｏｇｒａｄｅ）ｎ−ウエル内に形成可能であり、またＮＭＯＳデバイ スをレトログレードｐ−ウエル内に形成可能である。この製造段階で、ＰＭＯＳ デバイスもＮＭＯＳデバイスも共に形成されていないが、図１においては続く次 の段階でこれらが何処に形成されるのかを示すために図示されている。絶縁エリ ア５は近接するＰＭＯＳデバイスを分離する。このＰＭＯＳデバイスはｐ−タイ プサブストレイト１０内に形成されたレトログレードｎ−ウエル内に注入可能で ある。ＰＭＯＳデバイス列に近接してｎ−ウエル内にレトログレードｐ−ウエル が形成されており、ここに続く次工程でＮＭＯＳデバイス列が注入される。 このレトログレードｎ−ウエルは上部レイヤ６を含み、ここにリンイオンが注 入されており、リン（ｎ）不純原子（ｐｈｏｓｐｈｏｒｕｓ （ｎ） ｉｍｐｕ ｒｉｔｙ ａｔｏｍｓ）を５Ｅ１２ｃｍ−２］により生成される密度で形成して いる。またレトログレードｎ−ウエルは下部レイヤ７を含み、ここにリンイオン が注入され、３Ｅ１３ｃｍ−２により生成される密度でリン（ｎ）不純原子（ｐ ｈｏｓｐｈｏｒｕｓ （ｎ） ｉｍｐｕｒｉｔｙ ａｔｏｍｓ）が形成されてい る。レトログレードｐ−ウエルは上部レイヤ８と下部レイヤ９を含む。上部レイ ヤ８においては、ボロンイオンが注入されボロン（ｐ）不純原子（ｂｏｒｏｎ（ ｐ） ｉｍｐｕｒｉｔｙ ａｔｏｍｓ）を５Ｅ１２ｃｍ−２］により生成される 密度で形成している。下部レイヤ９においては、ボロンイオンが注入され、３Ｅ １３ｃｍ−２により生成される密度でボロン（ｐ）不純原子（ｂｏｒｏｎ （ｐ ） ｉｍｐｕｒｉｔｙ ａｔｏｍｓ）が形成されている。ここで“上部レイヤ” とはサブストレイト１０のアクティブ面により近く、０．５μｍの深さのレイヤ を意味する。“下部レイヤ”とはサブストレイト１０のアクティブ面により遠く 、１．２μｍの深さのレイヤを意味する。不純原子密度はウエルの下部が上部よ りも高いため、これらはレトログレードウエルである。 ＢＩＬＬＩ構造は、厚いマスキングレイヤの下側に形成され、該深さから連続 するボロンレイヤにより形成される。たとえば、少なくとも２μｍで、それらが マスキングレイヤのない部分で形成される深さまでフォトレジストを含む。後者 の深さはレトログレードｎ−ウエルの下であり、上部レイヤ６及び下部レイヤ７ よりも深く、これら深さのレイヤは“埋め込み（ｂｕｒｉｅｄ）”と呼ばれる。 従ってこれらの深さのボロンレイヤは“側部絶縁のための埋め込み注入レイヤ（ ｂｕｒｉｅｄ ｉｍｐｌａｎｔｅｄ ｌａｙｅｒ ｆｏｒ ｌａｔｅｒａｌ ｉ ｓｏｌａｔｉｏｎ）”又は“ＢＩＬＬＩ”構造を形成する。これらはｎ−ウエル の側部及び底部周辺を囲むからである。このＢＩＬＬＩ構造はｅｐｉ−ウエハ上 においても最小ｎ＋からｐ＋スペーシングに対する最良のラッチアップ抵抗（ｌ ａｔｃｈ−ｕｐ ｒｅｓｉｓｔａｎｃｅ）を供給する。また、水素侵食（ｈｙｄ ｒｏｇｅｎ ｄｅｎｕｄａｔｉｏｎ）と組合せると、このＢＩＬＬＩ構造はバル クＣz ウエハ上でｅｐｉ−リプレースメント（ｅｐｉ−ｒｅｐｌａｃｅｍｅｎｔ ）に導くことが可能である。 図２は図１に関連して本発明のＢＩＬＬＩ構造を形成する方法を示すものであ る。この本発明方法は本発明のＢＩＬＬＩ構造配列を得るという利点と共に、方 法を簡略化し、またシングル、ツイン及びトリプルウエル配列のコスト低減をも たらす利点がある。本発明法の好適実施例は次のステップを含む。最初に絶縁エ リア１２がサブストレイト１０に形成される（又はかわりにアクティブエリア（ ａｃｔｉｖｅ ａｒｅａｓ）が形成される）。次にマスク１１、例えば２．０μ ｍ以上の厚さを有するフォトレジスト等のマスクが図示するように置かれ、最大 エネルギのリンイオンをブロックし、４〜６のクラスタ化連続注入（ｃｌｕｓｔ ｅｒｅｄ ｓｅｒｉｅｓ ｏｆ ｆｏｕｒ ｔｏ ｓｉｘ ｉｍｐｌａｎｔｓ） が実行される。４〜６のクラスタ化連続注入は次のように行えば良い。最初にボ ロンイオンが２．００ＭｅＶのエネルギでサブストレイト１０の上部表面に注が れ、これによりＰ−タイプ物質（深レトログレード（ｄｅｅｐ ｒｅｔｒｏｇｒ ａｄｅ）ｐ−ウエル）の下部レイヤ９が形成される。第２にボロンイオンの照射 が行われたバキュームチャンバからサブストレイト１０を動かさずに、イオン加 速機のパラメータをかえて、ボロンイオンを１．２５ＭｅＶのエネルギでサブス トレイト１０の上部表面に注ぎ、これによりｐ−タイプ物質（チャンネルストッ プ注入（ｃｈａｎｎｅｌ ｓｔｏｐ ｉｍｐｌａｎｔ））又は浅レトログレード （ｓｈａｌｌｏｗ ｒｅｔｒｏｇｒａｄｅ）ｐ−ウエル）の上部レイヤ８が形成 される。 次の第３ステップをオプションとして採用しても良い。即ちサブストレイト１ ０をボロンイオン照射が行われたバキュームチャンバから移動させることなく、 イオン加速機のパラメータを変え、ボロンイオンを７５０ＫｅＶのエネルギでサ ブストレイト１０の上部表面に注ぎ、これにより浅く、薄いスレッシュホールド 電圧レイヤＶｔ（ａ ｓｈａｌｌｏｗ，ｔｈｉｎ ｔｈｒｅｓｈｈｏｌｄ ｖｏ ｌｔａｇｅ ｌａｙｅｒ Ｖt）をレトログレードｐ−ウエル８、９の表面に形 成する。第４番目にサブストレイト１０をボロンイオン照射が行われたバキュー ムチャンバから移動させずにイオン加速機のパラメータを変えて、リンイオンを １ＭｅＶのエネルギでサブストレイト１０の上部表面に注ぎ、これによりｎ−タ イプ物質（深レトログレードｎ−ウエル）の下部レイヤ７を形成する。第５番目 にサブストレイト１０をボロンイオンとリンイオンの照射が行われたバキューム チャンバから移動させずにイオン加速機のパラメータを変え、リンイオンを４５ ０ＫｅＶのエネルギでサブストレイト１０の上部表面に注ぐ。これによりｎ−タ イプ物質（チャンネルストップ注入又は浅レトログレードｎ−ウエル（ｓｈａｌ ｌｏｗ ｒｅｔｒｏｇｒａｄｅ ｎ−ｗｅｌｌ）の上部レイヤ６を形成する。次 の第６のステップをオプションとして採用しても良い。サブストレイト１０をボ ロンイオンとリンイオンの照射が行われたバキュームチャンバから移動させずに イオン加速機のパラメータを変え、リンイオンを６０ＫｅＶのエネルギでサブス トレイト１０の上部表面に注ぐ。これにより浅く薄いスレッシュホールド電圧レ イヤＶｔをレトログレードｎ−ウエル６、７の表面に形成する。またこれの代り に、第６ステップとして３０ＫｅＶのエネルギでサブストレイト１０の上部表面 にボロンイオンを注ぐことによりこのスレッシュホールド電圧レイヤを形成して も良い。 図２の方法は前記２つのオプションのステップを省略することにより変形して も良い。その代りにＭ１ステップの後Ｍ２ステップの前に中間電流ブランケット （ｍｅｄｉｕｍ ｃｕｒｒｅｎｔ ｂｌａｎｋｅｔ）Ｖｔ注入を行う。また第６ ステップを省略して中間電流ブランケットＶｔ注入をＭ１ステップの後、Ｍ２ス テップの前に行うことも可能である。 図２の方法は既存の装置によりＢＩＬＬＩ構造の形成における本発明の利点を 得られるように変更しても良い。このような変更において、図２の第２ステップ は省略され、他のステップが実行された後にマスク１１が除去され、マスク（２ ．０μｍ以上の厚さを有するフォトレジストマスク等）が図６に示すように表面 上に置かれ、後段追加ステップのボロンイオンをブロックする。そして、ボロン イオンがサブストレイト１０の上表面上に７５０ｋｅＶ、３００ｋｅＶ及び２０ ｋｅＶのエネルギで連続注入において注がれる。 図３に示すように、図２の方法において行われたステップをｎ−タイプサブス トレイトに適用すれば、ＢＩＬＬＩトリプルウエル構造が形成される。かわりに ＢＩＰＰＩトリプルウエル構造は図４に示すクラスタ化注入（ｔｈｅ ｃｌｕｓ ｔｅｒｅｄ ｉｍｐｌａｎｔａｔｉｏｎ）によって形成しても良い。ここでは注 入ステップは下記する順にＰ−タイプサブストレイト上で行われる。 最初にリンイオンがサブストレイト１１０の上表面上に３．０ＭｅＶのエネル ギで注がれ、これによりｎ−タイプ物質の下部レイヤ１０９を形成する。第２に サブストレイト１１０をリンイオン照射の行われたバキュームチャンバから移動 させることなく、イオン加速機のパラメータを変えて、リンイオンが２．２５Ｍ ｅＶのエネルギでサブストレイト１１０上部表面上に注がれ、これによりｎ−タ イプ物質の上部レイヤ１０８が形成される。任意の第３ステップとしてサブスト レイト１０をリンイオン照射の行われたバキュームチャンバから移動させること なく、イオン加速機のパラメータを変えて、リンイオンが２．０ＭｅＶのエネル ギでサブストレイト１１０の上部表面に注がれ、これにより浅く、薄いスレッシ ョルド電圧レイヤＶtがレトログレードｎ−ウエル１０８、１０９の表面に形成 される。第４にサブストレイト１１０をリンイオン照射の行われたバキュームチ ャンバから移動させることなく、イオン加速機のパラメータを変えて、５００ｋ ｅＶのエネルギによりサブストレイト１１０の上表面上にボロンイオンが注がれ 、これによりＰ−タイプ物質の下部レイヤ１０７が形成される。第５にサブスト レイト１１０をリンイオンとボロンイオンの照射の行われたバキュームチャンバ から移動させることなく、イオン加速機のパラメータを変えて、２５０ｋｅＶの エネルギでサブストレイト１１０の上表面にボロンイオンを注ぎ、これによりｐ −タイプ物質の上部レイヤ１０６を形成する。任意の第６ステップとして、サブ ストレイト１１０をリンイオンとボロンイオン照射の行われたバキュームチャン バから移動させることなく、イオン加速機のパラメータを変え、３０ｋｅＶのエ ネルギでサブストレイト１１０の上表面上にボロンイオンが注がれ、これにより 浅く薄いスレッシュホルド電圧レイヤＶtがレトログレードｐ−ウエル１０６、 １０７の表面において形成される。 代わりにＢＩＬＬＩトリプルウエル構造を図５に示すクラスタ化注入により形 成しても良い。ここでボトム（ｂｏｔｔｏｍ）（“埋め込み”）ｎ−レイヤはク ラスタ化注入ステップに先立って、３．０ＭｅＶリンイオンを図５において“Ｍ ２”で示されるセパレートマスクを通して３〜５Ｅ１３電流において分離注入す ることにより形成される。残りのクラスタ化注入ステップは図５に“Ｍ３”で示 すセパレートマスクを通して、下記順で実行される。 最初にボロンイオンが２．０ＭｅＶのエネルギ及び .５〜１Ｅ１３線量（ｄｏ ｓｅ）でサブストレイト１１０の上表面上に注がれ、これによりｐ−タイプ物質 の下部レイヤ１０７がｐ−ウエル内に形成される。第２にサブストレイト１１０ をボロンイオン照射が行われたバキュームチャンバから移動することなく、イオ ン加速機のパラメータを変えて、ボロンイオンを１．２５ＭｅＶのエネルギでサ ブストレイト１１０の上表面に注ぎ、これによりｐ−ウエル内にｐ−タイプ物質 の上部レイヤ１０６を形成する。任意の第３ステップとして、サブストレイト１ １０をボロンイオン照射が行われたバキュームチャンバから移動することなく、 イオン加速機のパラメータを変えて、ボロンイオンを７５０ｋｅＶのエネルギで サブストレイト１１０の上表面に注ぎ、これにより浅く薄いスレッシュホールド 電圧レイヤＶtをレトログレードｐ−ウエル１０６、１０７の表面に形成する。 第４に、サブストレイト１１０をボロンイオン照射が行われたバキュームチャン バから移動することなく、イオン加速機のパラメータを変えて、リンイオンを１ ．０ＭｅＶのエネルギでサブストレイト１１０の上表面に注ぎ、これによりｎ− タイプ物質の下部レイヤ１０９を形成する。第５に、サブストレイト１１０をボ ロンイオン及びリンイオン照射が行われたバキュームチャンバから移動すること なく、イオン加速機のパラメータを変えて、リンイオンを４５０ｋｅＶのエネル ギでサブストレイト１１０の上表面に注ぎ、これによりｎ−タイプ物質の上部レ イヤ１０８を形成する。任意の第６ステップとして、サブストレイト１１０をボ ロンイオン及びリンイオン照射が行われたバキュームチャンバから移動すること なく、イオン加速機のパラメータを変えて、ボロンイオンを３０ｋｅＶのエネル ギでサブストレイト１１０の上表面に注ぎ、これにより浅く薄いスレッシュホー ルド電圧レイヤＶtをレトログレードｎ−ウェル１０６、１０７の表面に形成す る。代わりに第６ステップはリンイオンをサブストレイト１１０の上部表面に６ ０ｋｅＶのエネルギで注ぎ、このスレッシュホールド電圧レイヤを形成するよう にしても良い。 上記クラスタ化注入の記載において、一連のクラスタ化注入の工程は同一のイ オン加速機により行われる。しかし、同一設備内で多数のイオン加速機が使用可 能なら、一連のクラスタ化注入は本発明の骨子及び範囲を逸脱することなく、異 なるイオン加速機により分離して実行しても良い。但し、一連のクラスタ化注入 の工程を通じて同一のマスクを必ず使用する必要がある。 また上記クラスタ化注入の説明において、マスクの典型的な厚さ及び注入され るイオンの典型的なエネルギが示されている。しかし、本発明はこれらの厚さや エネルギに限定されるものではなく、本発明は一般的に使用されるマスクを通過 するのに不十分でマスクにブロックされるリン−イオンエネルギ及び使用される マスクを通過するのに十分なボロン−イオンエネルギも含むものである。 前記した注入及びマスキングステップが、水素アニーリング（ｈｙｄｒｏｇｅ ｎ ａｎｎｅａｌｉｎｇ）をその表面において受けたサブストレイト上で実行さ れるのであれば本発明の追加的な効果が得られる。結果的に水素侵食（ｈｙｄｒ ｏｇｅｎ ｄｅｎｕｄａｔｏｉｎ）が、優れたＣｚウエハを提供し、ｅｐｉを除 去可能である。ｅｐｉ代替（ｅｐｉ ｒｅｐｌａｃｅｍｅｎｔ）のための水素侵 食（ｈｙｄｒｏｇｅｎ ｄｅｎｕｄａｔｏｉｎ）とＢＩＬＬＩ構造を組合わせて 使用することによりｅｐｉ同等薄ゲート酸化品質（ｅｐｉ ｅｑｕｉｖａｌｅｎ ｔ ｔｈｉｎ ｇａｔｅ ｏｘｉｄｅ ｑｕａｌｉｔｙ）、優れたジャンクショ ンリーケージ（ｊｕｎｃｔｉｏｎ ｌｅａｋａｇｅ）、ＲＣＡウエットクリーン 関連の表面微細傷配列（ＲＣＡ ｗｅｔ ｃｌｅａｎ ｒｅｌａｔｅｄ ｓｕｒ ｆａｃｅ ｍｉｃｒｏ−ｄｅｆｅｃｔ）に対する抵抗の改善、表面円滑性の改善 、非常に低い表面酸素及びディフェクトレベル等を得られる。 上記記載では、本発明はボロンイオンとリンイオンについて記載されている。 しかし本発明はボロンイオンにかえてボロン以外のｐ−タイプドーパントの使用 を含む。また同じく、リンイオンにかえてリン以外のｎ−タイプドーパントの使 用を含むものである。 以上図示する実施例に共に本発明の本質を説明したが、ここに用いられている 特定の記載は、一般的且つ説明のために用いられているのであって限定の目的で はなく、本発明の範囲は次のクレームに記述されていると解されるべきである。 請求の範囲：
【手続補正書】 【提出日】１９９７年８月１９日 【補正内容】 【図６】
───────────────────────────────────────────────────── フロントページの続き (54)【発明の名称】 クラスタ化ＭＥＶ ＢＩＬＬＩ（ＢＵＲＩＥＤ ＩＭＰＬＡＮＴＥＤ ＬＡＹＥＲ ＦＯＲ Ｌ ＡＴＥＲＡＬ ＩＳＯＬＡＴＩＯＮ）注入によりＣＭＯＳ垂直調整ウエル（ＶＥＲＴＩＣＡＬＬ Ｙ ＭＯＤＵＬＡＴＥＤ ＷＥＬＬＳ（ＶＭＷ））を構成する方法

Claims (1)

  1. 【特許請求の範囲】 １． 下記ステップを含む半導体デバイスの製造方法： 第１のマスクを適用する 絶縁又はアクティブエリアを形成する 第１のマスクを取り除き第２のマスクを適用する 処理チャンバ内にウエハを置く 該処理チャンバ内にウエハがある時に、クラスタ化された連続照射のステ ップが実行され、そして該ウエハがそこから移動する前に各々は前記第２のマス クを通して伝導性タイプのイオンとエネルギにより前記ウエハを照射することを 含み、該イオンのエネルギはどの照射ステップにおいても他の照射ステップとは 異なり、そして前記照射ステップの中の１つにおいてイオンのエネルギは他の照 射ステップよりも高い。 ２．少なくとも前記照射ステップの中の１つが第１の伝導性タイプのイオンによ る照射を含み、少なくとも前記照射ステップの他の１つが第２の伝導性タイプの イオンによる照射を含む、 請求項１の方法。 ３．少なくとも前記照射ステップの中の２つが第１の伝導性タイプのイオンによ る照射を含む、 請求項２の方法。 ４．前記デバイスが第１の伝導性タイプのサブストレイトを有し、そして他の照 射ステップよりも高いエネルギのイオンを有する前記照射ステップのイオンが前 記第１の伝導性タイプであり、一方エネルギの低いイオンが反伝導性タイプであ り、これによりツイン−ウエル構造が形成される、 請求項２の方法。 ５．前記デバイスが第１の伝導性タイプのサブストレイトを有し、そして他の照 射ステップよりも高いエネルギのイオンを有する前記照射ステップのイオンが反 伝導性タイプであり、他方低エネルギイオンはサブストレイト伝導性タイプであ り、これによりトリプル−ウエル構造が形成され、ここでは２つの表面ツイン− ウエルの両方がサブストレイトから絶縁される、 請求項３の方法。 ６．下記ステップを含む半導体デバイスの製造方法： 絶縁エリア又はアクティブエリアをサブストレイトの表面に形成する、 前記表面にマスクを置く、そして ４〜６のクラスタ化連続注入を実行する、 該４〜６のクラスタ化連続注入は次のように行われる： 第１に、前記マスクを貫通するに十分なそして第１のレトログレードｐ− ウエルを形成するに十分な第１のエネルギによりｐ−タイプイオンを前記表面上 に注ぐ、 第２に、前記第１のエネルギよりも小さく、しかし前記マスクを貫通する に十分な、そしてチャンネルストップ注入又は第１のレトログレードｐ−ウエル よりも浅い第２のレトログレードｐ−ウエルを形成するに十分な、第２のエネル ギにより前記表面にｐ−タイプイオンを注ぐ、 第３に任意のステップとして、前記第２のエネルギよりも小さく、しかし 前記マスクを貫通するに十分な、そしてレトログレードｐ−ウエルの表面上にお いてスレッシュホールド電圧レイヤＶｔを形成するに十分な、第３のエネルギに より前記表面にｐ−タイプイオンを注ぐ、 第４に、前記マスクを貫通するに不十分な、しかし第１のレトログレード ｎ−ウエルを形成するに十分な、第４のエネルギにより前記表面にｎ−タイプイ オンを注ぐ、そして 第５に、前記第４のエネルギよりも小さく、しかしチャンネルストップ注 入又は第１のレトログレードｎ−ウエルよりも浅い第２のレトログレードｎ−ウ エルを形成するに十分な、第５のエネルギにより前記表面にｎ−タイプイオンを 注ぐ。 ７．第６のステップとして、前記第５のエネルギよりも小さく、しかしレトログ レードｎ−ウエルの表面上においてスレッシュホールド電圧レイヤＶｔを形成す るに十分な、エネルギにより前記表面にｎ−タイプイオンを注ぐ、ステップを含 む、 請求項６の方法。 ８．第６のステップとして、前記第５のエネルギよりも小さく、しかしレトログ レードｎ−ウエルの表面上においてスレッシュホールド電圧レイヤＶｔを形成す るに十分な、エネルギによりサブストレイトの上表面にｐ−タイプイオンを注ぐ 、ステップを含む、 請求項６の方法。 ９．下記ステップを含むｐ−サブストレイト上にツイン−ウエル構造を有する半 導体デバイスの製造方法： 絶縁エリア又はアクティブエリアをサブストレイトの表面内に形成する、 ブランケットＶｔ注入を実行する、 前記表面上にマスクを置く、そして ４〜６のクラスタ化連続注入を実行する、 該４〜６のクラスタ化連続注入は次のように行われる： 第１に、前記マスクを貫通するに十分なそして第１のレトログレードｐ− ウエルを形成するに十分な第１のエネルギによりｐ−タイプイオンを前記表面上 に注ぐ、 第２に、前記第１のエネルギよりも小さく、しかし前記マスクを貫通する に十分な、そしてチャンネルストップ注入又は第１のレトログレードｐ−ウエル よりも浅い第２のレトログレードｐ−ウエルを形成するに十分な、第２のエネル ギにより前記表面にｐ−タイプイオンを注ぐ、 第３に、前記マスクを貫通するに不十分な、しかし第１のレトログレード ｎ−ウエルを形成するに十分な、第３のエネルギにより前記表面にｎ−タイプイ オンを注ぐ、そして 第４に、前記第３のエネルギよりも小さく、しかしチャンネルストップ注 入又は第１のレトログレードｎ−ウエルよりも浅い第２のレトログレードｎ−ウ エルを形成するに十分な、第４のエネルギにより前記表面にｎ−タイプイオンを 注ぐ。 １０．前記任意の第３のステップが実行され、 前記表面に前記マスクを置く前で、前記絶縁エリア又はアクティブエリアを形 成するステップの後に、ブランケットＶｔ注入を実行するステップの実行がある 、 請求項７の方法。 １１．前記サブストレイトがｐ−タイプであり、ツイン−ウエル構造が形成され る、 請求項６の方法。 １２．前記サブストレイトがｎ−タイプであり、ツイン−ウエル構造が形成され る、 請求項６の方法。 １３．下記ステップを含むｎ−サブストレイト上にツイン−ウエル構造を有する 半導体デバイスの製造方法： 絶縁エリア又はアクティブエリアをｎ−タイプサブストレイト１１０の表 面内に形成する、 前記表面にマスクを置く、そして ４〜６のクラスタ化連続注入を実行する、 該４〜６のクラスタ化連続注入は次のように行われる： 第１に、前記マスクを貫通するに十分な、そしてｎ−タイプ物質の下部レ イヤ１０９を形成するに十分な、第１のエネルギによりｎ−タイプイオンを前記 表面上に注いで、レトログレードｎ−ウエル１０８，１０９を形成し、 第２に、前記第１のエネルギよりも小さく、しかし前記マスクを貫通する に十分な、そしてｎ−タイプ物質の上部レイヤ１０８を形成するに十分な第２の エネルギにより前記表面にｎ−タイプイオンを注いで、チャンネルストップを形 成し、 第３に任意のステップとして、前記第２のエネルギよりも小さく、しかし 前記マスクを貫通するに十分な、そしてレトログレードｎ−ウエル１０８，１０ ９の表面上においてスレッシュホールド電圧レイヤＶｔを形成するに十分な、第 ３のエネルギにより前記表面にｎ−タイプ又はｐ−タイプイオンを注ぐ、 第４に、前記マスクを貫通するに不十分な、しかしｐ−タイプ物質の下部 レイヤ１０７を形成するに十分な第４のエネルギにより前記表面にｐ−タイプイ オンを注いで、レトログレードｐ−ウエル１０６，１０７を形成する、 第５に、前記第４のエネルギよりも小さく、しかしｐ−タイプ物質の上部 レイヤ１０６をを形成するに十分な、第５のエネルギにより前記表面にｐ−タイ プイオンを注いで、チャンネルストップを形成し、そして 任意の第６のステップとして、前記第５のエネルギよりも小さく、しかし レトログレードｐ−ウエル１０６，１０７の表面においてスレッシュホールドレ イヤＶｔを形成するに十分な第６のエネルギにより前記表面にｐ−タイプイオン を注ぐ。 １４．下記ステップを含むトリプル−ウエル構造を有する半導体デバイスの製造 方法： 絶縁エリア又はアクティブエリアをｐ−タイプサブストレイト１１０の表 面内に形成する、 前記表面に少なくとも１つの開口を有する第１のマスクを置く、 前記第１のマスクを貫通するには不十分な、そして前記開口の下に[底]埋 め込まれたｎ−レイヤを形成するに十分な第１のエネルギによりｎ−タイプイオ ンを前記表面に注ぐ、 前記第１のマスクを除去し、第２（ｎ−ウエル）マスクを前記表面に置き 、前記マスクは少なくとも１のソリッド部を有し、そしてｎ−タイプイオンの最 大 エネルギをブロックするに十分な厚さを有し、該第２のマスクは前記ソリッド部 が前記埋め込まれたｎ−レイヤ上になるように置かれ、そして ４〜６のクラスタ化連続注入を実行する、 該４〜６のクラスタ化連続注入は次のように行われる： 第１に、前記第２マスクを貫通するに十分な、そしてｐ−タイプ物質の下 部レイヤ１０７を形成するに十分な、第２のエネルギによりｐ−タイプイオンを 前記表面上に注いで、レトログレードｐ−ウエルを形成し、しかし１回では埋め 込まれたｎ−レイヤを補償せず、 第２に、前記第２のエネルギよりも小さく、そしてｐ−タイプ物質の上部 レイヤ１０６を形成するに十分な第３のエネルギにより前記表面にｐ−タイプイ オンを注いで、ｐ−ウエル内にチャンネルストップを形成し、 第３に任意のステップとして、前記第３のエネルギよりも小さく、そして レトログレードｐ−ウエル１０６，１０７の表面上においてスレッシュホールド 電圧レイヤＶｔを形成するに十分な、第４のエネルギにより前記表面にｐ−タイ プイオンを注ぐ、 第４に、前記第２マスクを貫通するに不十分な、しかしｎ−タイプ物質の 下部レイヤ１０９を形成するに十分な第５のエネルギにより前記表面にｎ−タイ プイオンを注いで、レトログレードｎ−ウエルを形成する、そして 第５に、前記第２マスクを貫通するに不十分な、しかしｎ−タイプ物質の 上部レイヤ１０８を形成するに十分な、第６のエネルギにより前記表面にｎ−タ イプイオンを注いで、チャンネルストップを形成する。 １５．第６のステップとして、前記第５ステップのエネルギよりも小さく、しか しレトログレードｎ−ウエル１０８、１０９の表面上においてスレッシュホール ド電圧レイヤＶｔを形成するに十分な、エネルギにより前記表面にｐ−タイプイ オンを注ぐ、ステップがそこで実行される、 請求項１４の方法。 １６．第６のステップとして、前記第５のステップのエネルギよりも小さく、し かしレトログレードｎ−ウエル１０８、１０９の表面上においてスレッシュホー ルド電圧レイヤＶｔを形成するに十分な、エネルギによりスブストレイト１１０ の表面にｎ−タイプイオンを注ぐ、ステップがそこで実行される、 請求項１４の方法。 １７．前記形成ステップに先立って、前記表面部分から酸化物及び欠陥を除去す るために前記表面において不活性雰囲気アニーリング／浸食が行われる、 請求項６の方法。 １８．サブストレイトと、 そこに注入された少なくとも１のレトログレードｎ−ウエルと、 そこに注入され、レトログレードｎ−ウエルに隣接する、少なくとも１のレト ログレードｐ−ウエルと、 前記隣接するウエル間の境界を連続的に横切るように延出して前記レトログレ ードｎ−ウエルの下に延び、これにより側面絶縁のために埋め込まれた注入レイ ヤを形成するレトログレードｐ−ウエルを構成するレイヤと、 を有する構造。 １９．第１のマスクを除去するステップの後、第２のマスクを適用する前に、ブ ランケットＶｔ注入を実行することを含む、 請求項１の方法。 ２０．前記クラスタ化連続照射ステップの後に第２のマスクを除去し、その後ブ ランケットＶｔ注入を実行することを含む、 請求項１の方法。 ２１．下記ステップを含むｐ−サブストレイト上にツイン−ウエル構造を有する 半導体デバイスの製造方法。 絶縁エリア又はアクティブエリアをサブストレイトの表面内に形成する、 前記表面上にマスクを置く、そして ４〜６のクラスタ化連続注入を実行する、 該４〜６のクラスタ化連続注入は次のように行われる： 第１に、前記マスクを貫通するに十分なそして第１のレトログレードｐ− ウエルを形成するに十分な第１のエネルギによりｐ−タイプイオンを前記表面上 に注ぐ、 第２に、前記第１のエネルギよりも小さく、しかし前記マスクを貫通する に十分な、そしてチャンネルストップ注入又は第１のレトログレードｐ−ウエル よりも浅い第２のレトログレードｐ−ウエルを形成するに十分な、第２のエネル ギにより前記表面にｐ−タイプイオンを注ぐ、 第３に、前記マスクを貫通するに不十分な、しかし第１のレトログレード ｎ−ウエルを形成するに十分な、第３のエネルギにより前記表面にｎ−タイプイ オンを注ぐ、 第４に、前記第３のエネルギよりも小さく、しかしチャンネルストップ注 入又は第１のレトログレードｎ−ウエルよりも浅い第２のレトログレードｎ−ウ エルを形成するに十分な、第４のエネルギにより前記表面にｎ−タイプイオンを 注ぐ、そして 第５に、前記マスクを除去し、その後ブランケットＶｔ注入を実行する。 ２２．前記任意の第３ステップが実行され、そしてそこで第７のステップ及び第 ８のステップとして、それぞれ、前記マスクを除去するステップとブランケット Ｖｔ注入を実行するステップが実行される、 請求項７の方法。 ２３．下記ステップを含む半導体デバイスの製造方法： 絶縁エリア又はアクティブエリアをサブストレイトの表面内に形成する、 前記表面に第１のマスクを置く、 第１のクラスタ化連続注入を実行し、該第１のクラスタ化連続注入は次の ように行われる： 第１に、前記マスクを貫通するに十分なそして第１のレトログレードｐ− ウエルを形成するに十分な第１のエネルギによりｐ−タイプイオンを前記表面上 に注ぐ、 第２に、前記マスクを貫通するに不十分な、しかし第１のレトログレード ｎ−ウエルを形成するに十分な、第２のエネルギにより前記表面にｎ−タイプイ オンを注ぐ、 第３に、第２のエネルギよりも小さく、しかしチャンネルストップ注入又 は第１のレトログレードｎ−ウエルよりも浅い第２のレトログレードｎ−ウエル を形成するに十分な、第３のエネルギにより前記表面にｎ−タイプイオンを注ぐ 、 前記第１のマスクを前記表面から除去し、第２のマスクを前記表面に置く 、 第２のクラスタ化連続注入を実行し、該第２のクラスタ化連続注入は次の ように行われる： 第１に、前記第１のエネルギよりも小さく、前記第２のマスクを貫通する に不十分な、そしてチャンネルストップ注入又は第１のレトログレードｐ−ウエ ルよりも浅い第２のレトログレードｐ−ウエルを形成するに十分な、第４のエネ ルギによりｐ−タイプイオンを前記表面上に注ぐ、そして 第５に任意のステップとして、前記第４のエネルギよりも小さく、そして 前記マスクを貫通するに不十分な、そしてレトログレードｐ−ウエルの表面上に おいてスレッシュホールド電圧レイヤＶｔを形成するに十分な、第５のエネルギ により前記表面にｐ−タイプイオンを注ぐ。 ２４．下記ステップを含む半導体デバイスの製造方法： 絶縁エリア又はアクティブエリアをサブストレイトの表面内に形成する、 前記表面に第１のマスクを置く、 第１のクラスタ化連続注入を実行し、該第１のクラスタ化連続注入は次の ように行われる： 第１に、前記マスクを貫通するに十分な、そして側面絶縁のためのｐ−タ イプ埋め込み注入レイヤを形成するに十分な第１のエネルギによりｐ−タイプイ オンを前記表面上に注ぐ、 第２に、前記マスクを貫通するに不十分な、しかし第１のレトログレード ｎ−ウエルを形成するに十分な、第２のエネルギにより前記表面にｎ−タイプイ オンを注ぐ、 第３に、第２のエネルギよりも小さく、しかしチャンネルストップ注入又 は第１のレトログレードｎ−ウエルよりも浅い第２のレトログレードｎ−ウエル を形成するに十分な、第３のエネルギにより前記表面にｎ−タイプイオンを注ぐ 、 第４に、前記マスクを貫通するに不十分な、そして前記表面の前記第１の マスクに覆われていない部分においてスレッシュホールド電圧レイヤＶｔを形成 するにのみ十分な、第４のエネルギにより前記表面にｎ−又はｐ−タイプイオン を注ぐ、 前記第１のマスクを前記表面から除去し、第２のマスクを前記表面に置く 、 第２のクラスタ化連続注入を実行し、該第２のクラスタ化連続注入は次の ように行われる： 第１に、前記第１のエネルギよりも小さく、前記第２のマスクを貫通する に不十分な、そして第１のレトログレードｐ−ウエルを形成するに十分な、第５ のエネルギによりｐ−タイプイオンを前記表面上に注ぐ、 第２に、前記第５のエネルギよりも小さく、そしてチャンネルストップ注 入又は第１のレトログレードｐ−ウエルよりも浅い第２のレトログレードｐ−ウ エルを形成するに十分な、第６のエネルギによりｐ−タイプイオンを前記表面上 に注ぐ、そして 任意の第７ステップとして、前記第６のエネルギよりも小さく、そして前 記マスクを貫通するに不十分な、そしてレトログレードｐ−ウエルの表面上にお いてスレッシュホールド電圧レイヤＶｔを形成するに十分な、第７のエネルギに より前記表面にｐ−タイプイオンを注ぐ。
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