KR100564262B1 - Mev billi(측방향 절연용 매립 주입층) 및 매립층 주입에 의한 cmos 래치업(latch-up) 개선을 위한 방법 - Google Patents
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Abstract
CMOS의 수직으로 조정된 웰(p-웰, n-웰)은, 블랭킷 주입을 이용하여 블랭킷 매립층(p+ 블랭킷 매립층)을 형성한 후, 클러스터된 MeV 이온 주입을 이용하여, 측방향 절연용 매립 주입층(BILLI)을 상기 블랭킷 매립층에 부가시킨 구조를 형성함으로써 구성된다.
Description
본 발명은, 점차 소형화되고 복잡화되는 상보형 반도체 장치의 제조 프로세스의 단순화, CMOS 래치업에 대해 증가된 저항(enhanced resisance)을 갖는 높은 부품 밀도의 반도체 장치, 및 웰(well) 형성(단일, 2중, 3중)에 관한 것이다.
높은 노이즈 마진(noise margin) 및 저전력 소비에 대한 요구로 인해, VLSI 분야에서 CMOS 기술의 중요성이 증대되어 왔다. 그러나, 소형화의 진행에 따라, n채널 MOSFET와 p채널 MOSFET의 서로 인접한 부분 사이에서 발생하는 CMOS 래치업 현상을 초래하는 표유 사이리스터(stray thyristor) 동작을 방지하는 것과 관련하여 중대한 문제가 생기고 있으며 또한 서로 인접한 부재들 사이의 내전압을 충분한 레벨로 유지하는 것과 관련하여 심각한 문제가 발생한다.
상기 문제를 극복하기 위해, 여러 가지 형태의 장치 구성 및 제조 프로세스가 제안되어 왔다. 이들 제안에는, 웰을 포함하는 구성, 매립 고농도층의 형성, 및 웰 영역의 가장자리에서의 자기 정렬 채널 스톱(self-aligned channel stop)의 형성을 사용하는 것이 포함된다.
상기 여러 가지 구조 및 방법의 개요가, 예컨대 미국 특허 제 5,160,996 호의 제 1 칼럼의 34 행 이하에 기재되어 있다. 또한, 이러한 기술은 볼랜드(Borland)와 코엘슈(Koelsch)가 저술한, 솔리드 스테이트 테크놀로지(Solid State Technology) 1993년 12월판의 "MeV 이온주입 기술: 현재의 장비를 이용한 차세대 제조 (MeV implantation technology: Next-generation manufacturing with current-generation equipment)" 라는 제목의 기사에도 기재되어 있다.
도 3은, MeV 역행 웰이 MeV 블랭킷 매립층 및 소위 "PAB 수직 MeV 분리(isolation) 이온주입과 결합하는 종래 기술의 제안을 도시하고 있다. 이러한 구조를 형성하기 위해서는 4개의 마스크가 필요하고, 게이트까지 62개의 프로세스 단계가 존재한다. 또한 8개의 이온주입부가 있다. Epi 대체(Epi replacement)가 달성되며, 래치업 방지(Bv×BL)는 매우 양호하지만, n+에서 p+까지의 간격은 추가 마스크 때문에 제한된다. 포토레지스트 두께는 3.5 마이크론 이상이다. 절감되는 비용은 150 미국 달러이다. 2차례의 부가적인 고도즈(high-dose)의 이온 주입이 필요한데; 포토레지스트 아웃개싱(outgassing)이 존재하며; 이온주입된 물질에 결함이 발생한다. 고온 어닐 공정의 사용에는 디누딩(denuding)이 요구된다. 이러한 제안은, 볼랜드 및 코엘슈에 의한 상기 기사의 참고문헌(1)에서 언급된 츠가모토(Tsukamoto)의 제시에 개시되어 있다. 상기 제안은 미쯔비시(Mitsubishi)에 의해 이하의 방식으로 개발되었다.
CMOS 기술에서 NMOS와 PMOS 트랜지스터 사이의 측방향 분리를 개선하기 위해, 미쯔비시는 "PAB" (p+ layer around the barrier)라 부르는 구조를 개발하였다. 그들은, 분리 효과의 특성을 나타내기 위해, 래치업 보유 전류를 n+에서 p+까지의 간격 및 수직 pnp와 측방향 npn 고유 바이폴라 트랜지스터로부터의 기생 바이폴라 이득의 함수로서 측정함으로써 테스트 구조에 래치업 분석을 사용하였다. 그들은 여러 가지 트윈 웰(twin well) 기술 및 웨이퍼 기판을 비교하였는데: 1) 벌크 웨이퍼상의 확산 웰, 2) 벌크 웨이퍼상의 MeV 역행 트윈 웰, 3) 5마이크론 두께의 p/p+ epi 웨이퍼상의 MeV 역행 트윈 웰, 4) 벌크 웨이퍼상의, MeV 역행 트윈 웰과 1E15/㎠ 의 고도즈의 MeV 블랭킷 p+ 붕소 매립층, 및 5) 벌크 웨이퍼상의, MeV 역행 트윈 웰과, 1E15/㎠ 의 고도즈의 MeV 블랭킷 p+ 붕소 매립층, 및 역행 n-웰과 p-웰 사이의 LOCOS 필드 분리 산화막 하부의 1E15/㎠ 의 고도즈의 부가적으로 패터닝된 MeV p+ 붕소 주입을 포함하는 PAB 구조.
상기 기생 바이폴라 이득 분석의 결과로부터, 수직 pnp가 n-웰 수직 베이스폭(WB) 깊이 및 n-웰 재결합 라이프타임에 의해 제어되므로 예상되는 바와 같이, 상기 여러 가지 구조는 수직 pnp 전류 이득면에서는 그다지 차이가 없음을 알 수 있다. 반면, 측방향 npn 전류 이득은, 산화막 하부의 트윈 웰 사이의 고도즈의 PAB 측방향 p+ 구조로 인한 p-웰 측방향 베이스 폭(WB)의 증가 및 p-웰 재결합 라이프타임의 감소로 인해, PAB 구조에 대해 100분의 1로 현저히 감소한 것으로 측정되었다.
상기 래치업 보유 전류 분석의 결과로부터, MeV PAB 이온주입 구조를 추가하면 측방향 npn 전류 이득의 감소로 인해 보유 전류를 현저히 개선시키고, 보유 전류가 1/(p-웰 저항) 및 1/(베타곱(beta product) - 1)의 강변화 함수(strong function)이므로, p-웰 저항을 감소시킴을 알 수 있다. 그러나, 상기 MeV PAB 구조와 관련된 3가지 주요 문제점이 있다: 1) 추가 마스크로 인해, 상기 PAB 구조는 n+에서 p+까지의 분리 간격을 > 3 마이크론으로 제한하고, 2) 상기 MeV 이온주입은 > 4 마이크론의 두꺼운 포토레지스트를 필요로 하며, 3) 고도즈의 붕소 주입은 MeV 이온주입장치에 의해서는 곤란하므로 접합 누설 전류를 열화시키는 등의 여러 가지 결점들을 초래한다.
오다나카(Odanaka)의 미국 특허 제 5,160,996호에는, 그 가장자리가 분리 영역과 일치하는 마스크를 통한 단일 이온주입에 의해 수직 고농도 영역이 생성되는 종래 기술의 제안이 나타나 있다. 필드 산화막의 효과와 관련하여 마스크 가장자리에 의해 발생하는, 마스크 하부의 가장 얕은 이온주입으로부터 개구부 하부의 깊은 이온 주입으로의 천이는, 측방향 분리를 위한 바람직한 수직 영역을 생성한다. 그러나, 상기 특허의 농도 다이어그램에 도시된 바와 같이, 필드 산화막 하부 표면 근처의 도즈가 높으므로, 이온주입된 물질에 손상이 초래된다.
1996년 3월 18일에 출원된 본출원인의 미국 특허 출원 제 08/617,293 호의 BILLI 구조 및 본출원인의 미국 특허 제 5,501,993호의 방법(그 개시내용들은 참고문헌으로 본 명세서에 합체된다)은, 표면 영역 부근의 고도즈 주입을 피하기 위해 충분히 높은 주입 에너지를 사용함으로써, 상기 PAB 기술의 추가 단계들을 피하고, 상기 오다나카 특허 기술의 주입물 손상을 방지한다.
도 1은, 본 출원인의 미국특허출원 제 08/617,293 호(미국특허 제5,814,866호로 특허되었음)의 BILLI 구조를 도시하고 있다. 도1에 도시된 바와 같이 p-웰(203)이 n-웰(204)의 아래쪽에 BILLI 층(205)과 마찬가지로 뻗어있다. 가장 깊은 부분에서 상기 n-웰(204) 아래쪽에 위치한 p-웰(203)의 부분에는, 3개의 농도 피크가 존재한다. 가장 깊은 피크(206)는 2.9 마이크론 깊이에 위치하고, 약 1E18(1018) atoms/㎤ 의 피크 농도를 갖는다. 중간 피크(207)는 2.0 마이크론 깊이에 위치하고, 약 2E17 atoms/㎤ 의 피크 농도를 갖는다. 가장 얕은 피크(208)는 1.4 마이크론 깊이에 위치하고, 약 4E16 atoms/㎤ 의 피크 농도를 갖는다. 상기 가장 깊은 피크(206)는 3e13 도즈의 2 MeV 붕소 이온 주입에 의해 생성되고, 사기 중간 피크(207)는 5e12 도즈의 1.25 MeV 붕소 이온 주입에 의해 생성되며, 상기 가장 얕은 피크(208)는 1e12 도즈의 750 keV 붕소 이온 주입에 의해 생성된다. 상기 본 출원인의 미국특허출원 제 08/617,293 호의 경우, 2.9 마이크론 깊이에서의 피크 농도보다 얕은 층의 농도에 대한 2 MeV 붕소 주입의 영향은 무시할 수 있다. 다른 붕소 이온주입에 대해서도 동일하다. 실리콘 기판(웨이퍼)의 도펀트 농도는 1E15/㎤ 정도임에 주목하여야 한다. 만약 피크들이 너무 멀리 떨어져 있다면, 디커플링(decoupling) 결과 및 본 발명의 BILLI 층의 이점은 충분히 달성되지 않는다.
상기 본 출원인의 미국특허출원 제 08/617,293 호는 3 마이크론 깊이에서의 고농도에도 불구하고, 1마이크론 깊이까지의 농도는 실리콘의 농도에 필적하는 것을 알 수 있다.
본 명세서 및 청구범위를 통해, "p-" 라는 용어는 1014/㎤ 이하의 p형 불순물 농도를 의미하고, "p" 라는 용어는 1015/㎤ 와 1016/㎤ 사이의 p형 불순물 농도를 의미하고, "p+" 라는 용어는 1017/㎤ 와 1019/㎤ 사이의 p형 불순물 농도를 의미하며, "p++" 라는 용어는 1019/㎤ 이상의 p형 불순물 농도를 의미한다.
다음의 첨부도면 및 아래의 상세한 설명으로부터 본 발명을 잘 이해할 수 있을 것이다.
도 1은, 미국 특허 제 5,501,993 호 및 1996년 3월 18일자로 출원된 미국특허출원 제 08/617,293호에 의해 형성된 MeV BILLI 역행 웰(retrograde well)을 도시하는 BILLI 구조의 개략도이다.
도 2는, 도 1과 유사한 개략도로서, MeV 역행 웰과 더불어, 종래 기술에 의해 형성된 MeV 블랭킷 매립층을 나타낸다.
도 3은, 1996년 3월 18일에 출원된 본 출원인의 미국특허출원 제 08/617,293 호의 도 13과 유사한 도면이다.
도 4는, 도 1과 유사한 개략도로서, 본 발명에 의해 형성된 MeV 블랭킷 매립층과 MeV BILLI 역행 웰을 나타낸다.
좁은 간격으로 배치된 액티브 소자들을 갖는 일부 VLSI 회로들은 더 멀리 떨어진 액티브 소자들도 가지고 있으며, 그러한 모든 액티브 소자들은 단일 프로세스에 의해 이온이 주입된 단일 웨이퍼상에 배치되어 있다. 본 발명은, 단일 칩 내부에서 상이한 소자간격을 갖는 경우에 특히 유용하다.
본 발명의 목적은, 액티브 소자들이 멀리 떨어져 있더라도 복잡한 제조공정을 추가하지 않고도 높은 소자밀도의 반도체 장치의 CMOS 래치업을 방지하기 위한 개선된 BILLI 구조를 제공하는데 있다.
이를 위한 본 발명의 구성으로서, 본 발명의 반도체 장치는, 1015/cc 의 불순물 농도를 가지며 그리고 적어도 1개의 필드 산화 영역을 갖는 표면을 포함하는 p형 기판과, 1 마이크론 깊이와 2 마이크론 깊이 사이에서 뻗어 있는 약 1018/cc의 농도를 갖는 고농도 부분을 가지며, 또한 상기 필드 산화 영역 하부의 한 지점으로부터 제 1 방향으로 상기 표면에 평행하게 뻗어 있는 역행 n형 웰과, 약 3 마이크론 깊이에서 상기 n형 웰의 하부에 매우 깊은 수평부를 가지며, 그리고 1 마이크론 깊이와 1.5 마이크론 깊이 사이에서 뻗어있고 또한 상기 지점으로부터 상기 제 1 방향과 반대인 제 2 방향으로 상기 표면에 평행하게 뻗어 있으며 상기 n형 웰에 인접하는 깊은 역행 p형 웰을 형성하는 깊은 수평부를 가지며, 그리고 상기 매우 깊은 수평부를 상기 깊은 수평부에 접속하는 수직부를 가지는, 약 1018/cc의 농도의 BILLI p+ 층과, 상기 매우 깊은 수평부에 중첩되고 약 1018/cc 내지 1019/cc 의 농도를 갖는 블랭킷 p+ 층을 구비하고, 상기 표면은 상기 필드 산화 영역에 의해 분리되는 액티브 영역을 가지며, 상기 필드 산화 영역 하부의 상기 수직부는 상기 수직부가 측방향 베타를 소멸시키는 특성의 수직으로 조정된 농도를 갖고, 상기 필드 산화 영역은 3 마이크론 이하에서 상기 제 1 및 제 2 방향으로 상기 표면을 따라 뻗어 있으며, 상기 필드 산화 영역 하부의 영역에는 손상이 없다. 또한, 본 발명의 반도체 장치의 제조방법은, 제 1 마스크를 1015/cc 의 불순물 농도를 갖는 기판의 표면에 적용하는 단계와, 분리 영역 또는 액티브 영역을 형성하는 단계와, 상기 제 1 마스크를 제거하는 단계와, 상기 표면을 통한 이온 주입에 의해, 상기 표면 하부의 약 3 마이크론의 깊이에서 약 1018/cc 내지 1019/cc의 농도를 갖는 블랭킷 층을 상기 기판에 형성하는 단계와, 제 2 마스크를 적용하는 단계와, 처리실에 상기 웨이퍼를 배치하는 단계와, 상기 웨이퍼가 상기 처리실로부터 제거되기 전에 그 곳에 남아있는 동안, 각각 상기 제 2 마스크를 통해 어느 도전형 및 에너지의 이온으로 상기 웨이퍼를 조사하는 것을 포함하는 클러스터화된 일련의 조사(irradiation) 공정을 실행하되, 임의의 조사 단계의 이온 에너지는 다른 조사 단계의 이온 에너지와 상이하고, 상기 조사 단계 중 하나의 이온 에너지는 다른 조사 단계의 이온 에너지보다 높고, 상기 블랭킷 층과 중첩되는 그의 최심부에 층을 형성하는 클러스화된 일련의 조사 공정 실행단계를 포함한다.
본 발명은, 부가 단계, 즉 바람직하게는 BILLI 이온주입의 최심층과 동일한 깊이의 블랭킷 이온주입을 추가함으로써 종래의 BILLI 프로세스를 개량한다.
도 4는 본 발명에 따른 블랭킷 매립층을 구비한 개선된 BILLI 구조를 나타내는 도면이다. 도 4를 참조하면, 기판(401)은, 그 표면의 분리층(402)과, 적어도 1개의 p-웰(403) 및 그에 인접한 적어도 1개의 n-웰(404)을 포함하고 있다. 상기 p-웰(403)은, BILLI 층(405)과 마찬가지로 상기 n-웰(404)의 아래쪽으로 뻗어 있다. 가장 깊은 부분에서 상기 n-웰(404) 아래쪽에 위치한 p-웰(403)의 부분에는, 도4에 도시된 바와 같이 3개의 농도 피크가 존재한다. 가장 깊은 피크(406)는 2.9 마이크론 깊이에 위치하고, 약 1E18(1018) atoms/㎤ 의 피크 농도를 갖는다. 중간 피크(407)는 2.0 마이크론 깊이에 위치하고, 약 2E17 atoms/㎤ 의 피크 농도를 갖는다. 가장 얕은 피크(408)는 1.4 마이크론 깊이에 위치하고, 약 4E16 atoms/㎤ 의 피크 농도를 갖는다. 상기 가장 깊은 피크(406)는 3e13 도즈의 2 MeV 붕소 이온 주입에 의해 생성되고, 상기 중간 피크(407)는 5e12 도즈의 1.25 MeV 붕소 이온 주입에 의해 생성되며, 상기 가장 얕은 피크(408)는 1e12 도즈의 750 keV 붕소 이온 주입에 의해 생성된다.
n웰(404)에는, 도 4에 도시한 바와 같이, 3개의 농도 피크가 존재한다. 가장 깊은 피크(409)는 1.3 마이크론 깊이에 위치하고, 약 1E18(1018) atoms/㎤ 의 피크 농도를 갖는다. 중간 피크(410)는 0.8 마이크론 깊이에 위치하고, 약 2E17 atoms/㎤ 의 피크 농도를 갖는다. 가장 얕은 피크(411)는 0.1 마이크론 깊이에 위치하고, 약 1E17 atoms/㎤ 의 피크 농도를 갖는다. 상기 가장 깊은 피크(409)는 3.0E13 atoms/㎤ 도즈의 1 MeV 인(phosphorus) 이온 주입에 의해 생성되고, 상기 중간 피크(410)는 5E12 atoms/㎤ 도즈의 600 keV 인 이온 주입에 의해 생성되며, 상기 가장 얕은 피크(411)는 3E12 atoms/㎤ 도즈의 60 KeV 인 이온 주입에 의해 생성된다. 상기 피크 농도는 붕소 이온주입의 경우에 필적하며, 따라서 상기 n-웰에 인접하여 위치한 p-웰(403) 고유의 깊이 방향의 농도 분포는 n-웰(404)의 경우에 필적함을 알 수 있다.
도 4를 다시 참조하면, 본 발명에 따른 개선된 BILLI 구조는 블랭킷 매립층(420)을 포함한다. 이 블랭킷 매립층(420)은 3E13~3E14 ions/㎠ 도즈의 2 MeV 붕소이온주입에 의해 생성된다. 블랭킷 매립층(420)은 BILLI(405)의 가장 깊은 층과 동일한 깊이로 형성하는 것이 바람직하다.
이하, 본 발명에 따른 개선된 BILLI 구조를 제조하는 방법에 대하여 설명한다.
본 발명의 방법에 의한 제 1 단계는, 분리영역(402)이 형성되어 있는 기판(401)에 마스크를 사용하지 않고, 3E13~3E14 ions/㎠ 의 도즈로, 2 MeV의 붕소 이온을 이온주입하여 블랭킷 매립층(420)을 형성한다. 그 후, 다른 마스크를 사용하여, P+ BILLI 층(405), n-웰(404) 및 p-웰(403)을 형성하는 클러스화된 일련의 이온주입 공정을 수행하는데, 이 일련의 이온주입공정에 관한 자세한 내용은 본원 명세서에 참고문헌으로서 합체되는 본 출원인의 미국특허출원 제08/617,293호(현재 미국특허 제5,814,866호로 특허됨)에 기재되어 있다. 상기로부터 알 수 있는 바와 같이, BILLI(405) 구조의 가장 깊은 피크는 3e13 ions/㎠의 도즈로 2MeV 붕소 이온을 주입함으로써 생성되므로, 블랭킷 주입부는 상기 가장 깊은 피크와 중첩된다.
본 발명의 방법에 의한 본 발명품의 제조에 적절한 장치가, 터너(Turner)의 미국특허 제 4,745,287호, 오코너(O'Connor) 등의 미국특허 제 4,980,556호, 토코로(Tokoro) 등의 미국특허 제 5,162,699호, 토코로의 미국특허 제 5,300,891호, 오코너의 미국특허 제 5,306,922호, 및 오코너 등의 미국특허 제 5,486,702호에 기재되어 있다.
상술한 본 발명에 따르면, 블랭킷 매립층이 BILLI의 가장 깊은 층과 동일한 깊이로 형성되므로, 액티브 소자들이 멀리 떨어져 있더라도 어떠한 마스크 공정을 추가하지 않고도 높은 소자밀도의 반도체 장치의 CMOS 래치업을 방지하기 위한 개선된 BILLI 구조를 제공할 수 있다.
본 명세서에 기술된 구체적인 실시예 또는 실시형태는 어디까지나 본 발명의 기술 내용을 개시한 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석되는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허청구의 범위내에서 여러가지로 변경하여 실시할 수 있다.
Claims (2)
1015/cc 의 불순물 농도를 가지며 그리고 적어도 1개의 필드 산화 영역을 갖는 표면을 포함하는 p형 기판과,
1 마이크론 깊이와 2 마이크론 깊이 사이에서 뻗어 있는 약 1018/cc의 농도를 갖는 고농도 부분을 가지며, 또한 상기 필드 산화 영역 하부의 한 지점으로부터 제 1 방향으로 상기 ㅍ면에 평행하게 뻗어 있는 역행 n형 웰과,
약 3 마이크론 깊이에서 상기 n형 웰의 하부에 매우 깊은 수평부를 가지며, 그리고 1 마이크론 깊이와 1.5 마이크론 깊이 사이에서 뻗어있고 또한 상기 지점으로부터 상기 제 1 방향과 반대인 제 2 방향으로 상기 표면에 평행하게 뻗어 있으며 상기 n형 웰에 인접하는 깊은 역행 p형 웰을 형성하는 깊은 수평부를 가지며, 그리고 상기 매우 깊은 수평부를 상기 깊은 수평부에 접속하는 수직부를 가지는, 약 1018/cc의 농도의 BILLI p+ 층과,
상기 매우 깊은 수평부에 중첩되고 약 1018/cc 내지 1019/cc 의 농도를 갖는 블랭킷 p+ 층을 구비하고,
상기 표면은 상기 필드 산화 영역에 의해 분리되는 액티브 영역을 가지며,
상기 필드 산화 영역 하부의 상기 수직부는 상기 수직부가 측방향 베타를 소멸시키는 특성의 수직으로 조정된 농도를 갖고,
상기 필드 산화 영역은 3 마이크론 이하에서 상기 제 1 및 제 2 방향으로 상기 표면을 따라 뻗어 있으며,
상기 필드 산화 영역 하부의 영역에는 손상이 없는 반도체 장치.
제 1 마스크를 1015/cc 의 불순물 농도를 갖는 기판의 표면에 적용하는 단계;
분리 영역 또는 액티브 영역을 형성하는 단계;
상기 제 1 마스크를 제거하는 단계;
상기 표면을 통한 이온 주입에 의해, 상기 표면 하부의 약 3 마이크론의 깊이에서 약 1018/cc 내지 1019/cc의 농도를 갖는 블랭킷 층을 상기 기판에 형성하는 단계;
제 2 마스크를 적용하는 단계;
처리실에 상기 웨이퍼를 배치하는 단계; 및
상기 웨이퍼가 상기 처리실로부터 제거되기 전에 그 곳에 남아있는 동안, 각각 상기 제 2 마스크를 통해 어느 도전형 및 에너지의 이온으로 상기 웨이퍼를 조사하는 것을 포함하는 클러스터화된 일련의 조사(irradiation) 고정을 실행하되, 임의의 조사 단계의 이온 에너지는 다른 조사 단계의 이온 에너지와 상이하고, 상기 조사 단계 중 하나의 이온 에너지는 다른 조사 단계의 이온 에너지보다 높고, 상기 블랭킷 층과 중첩되는 그의 최심부에 층을 형성하는 클러스화된 일련의 조사공정 실행단계를 포함하는 반도체 장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980709307A KR100564262B1 (ko) | 1997-03-19 | 1998-03-11 | Mev billi(측방향 절연용 매립 주입층) 및 매립층 주입에 의한 cmos 래치업(latch-up) 개선을 위한 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/822,537 | 1997-03-19 | ||
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Publications (2)
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| KR20000011147A KR20000011147A (ko) | 2000-02-25 |
| KR100564262B1 true KR100564262B1 (ko) | 2006-12-05 |
Family
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Family Applications (1)
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100564262B1 (ko) |
-
1998
- 1998-03-11 KR KR1019980709307A patent/KR100564262B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR20000011147A (ko) | 2000-02-25 |
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