KR20000011147A - Mev billi(측방향 절연용 매립 주입층) 및 매립층 주입에 의한 cmos 래치업(latch-up) 개선을 위한 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 11
- 238000002513 implantation Methods 0.000 title abstract description 10
- 238000005468 ion implantation Methods 0.000 claims abstract description 9
- 150000002500 ions Chemical class 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000008569 process Effects 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims 5
- 238000007254 oxidation reaction Methods 0.000 claims 5
- 230000001678 irradiating effect Effects 0.000 claims 1
- 238000005516 engineering process Methods 0.000 abstract description 8
- 239000007943 implant Substances 0.000 abstract description 7
- 238000002955 isolation Methods 0.000 abstract description 4
- 229910052796 boron Inorganic materials 0.000 description 12
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 10
- 235000012431 wafers Nutrition 0.000 description 8
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- UUTKICFRNVKFRG-WDSKDSINSA-N (4R)-3-[oxo-[(2S)-5-oxo-2-pyrrolidinyl]methyl]-4-thiazolidinecarboxylic acid Chemical compound OC(=O)[C@@H]1CSCN1C(=O)[C@H]1NC(=O)CC1 UUTKICFRNVKFRG-WDSKDSINSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- Engineering & Computer Science (AREA)
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Abstract
CMOS의 수직으로 조정된 웰(p-웰, n-웰)은, 블랭킷 주입을 이용하여 블랭킷 매립층(p+ 블랭킷 매립층)을 형성한 후, 클러스터된 MeV 이온 주입을 이용하여, 측방향 절연용 매립 주입층(BILLI)을 상기 블랭킷 매립층에 부가시킨 구조를 형성함으로써 구성된다.
Description
높은 잡음 여유도 및 저전력 소비에 대한 요구로 인해, VLSI 영역에서 CMOS 기술의 중요성이 증대되어 왔다. 그러나, 소형화의 진행에 따라, n채널 MOSFET와 p채널 MOSFET의 서로 인접한 부분 사이에서 발생하는 CMOS 래치업 현상을 초래하는 공전(stray) 사이리스터 동작의 방지, 및 서로 인접한 요소들 사이의 내전압의 충분한 레벨의 유지에 관한 심각한 문제가 발생한다.
상기 문제를 극복하기 위해, 여러 가지 형태의 장치 구성 및 제조 프로세스가 제안되어 왔다. 이들 제안에는, 웰을 포함하는 구성의 이용, 매립 고농도층의 형성, 및 웰 영역의 가장자리에서의 자기 정렬 채널 단부 (self-aligned channel stop)의 형성이 포함된다.
상기 여러 가지 구조 및 방법의 개요가, 예컨대 미국 특허 제 5,160,996 호의 제 1 칼럼의 34 행 이하에 기재되어 있다. 또한, "솔리드 스테이트(Solid State)"의 1993년 12월판의 상기 기술에 관한 볼랜드(Borland)와 코엘슈(Koelsch)에 의한 "MeV 구현 기술: 전류 발생 장치에 의한 차세대 제조 (MeV implantation technology: Next-generation manufacturing with current-generation equipment)"라는 제목의 기사에 기재되어 있다.
본 명세서 및 청구범위를 통해, "p-"라는 용어는, 1014/㎤ 이하의 p-형 불순물 농도를 의미한다; "p" 라는 용어는, 1015/㎤ 와 1016/㎤ 사이의 p-형 불순물 농도; "p+" 라는 용어는, 1017/㎤ 와 1018/㎤ 사이의 p-형 불순물 농도; 및 "p++" 라는 용어는 1019/㎤ 이상의 p-형 불순물 농도를 의미한다.
본 발명은, 점차 소형화되고 복잡화되는 상보적인 반도체 장치의 제조 프로세스의 단순화, CMOS 래치업에 대해 강화된 내성을 갖는 높은 부품 밀도의 반도체 장치, 및 웰(well) 형성(단일, 2중, 3중)에 관한 것이다.
도 1은, 상기 미국 특허 제 5,501,993 호 및 상기 미국 특허 출원 제 08/617,293호에 의해 형성된 MeV BILLI 역행 웰(retrograde well)을 도시하는 BILLI 구조의 개략도이다.
도 2는, 도 1과 유사하지만, MeV 역행 웰과 더불어, 종래 기술에 의해 형성된 MeV 블랭킷 매립층을 도시하는 개략도이다.
도 3은, 1996년 3월 18일에 출원되어 계류중인 본 출원인의 미국 특허 출원 제 08/617,293 호의 도 13과 유사한 도면이다.
도 4는, 도 1과 유사하지만, MeV BILLI 역행 웰과 더불어, 본 발명에 의해 형성된 MeV 블랭킷 매립층을 도시하는 개략도이다.
본 출원인의 미국 특허 제 5,501,993호 및 1996년 3월 18일에 출원되어 계류중인 본 출원인의 미국 특허 출원 제 08/617,293호에 개시 및 청구된 방법 및 구조는, 액티브 소자가 서로 매우 조밀한 경우 매우 성공적인 것으로 판명되었다. 그러나, 상기 방법 및 구조는, 액티브 요소가 일정한 간격을 두어 배치된 경우에는 덜 만족스럽다. 좁은 간격으로 배치된 액티브 요소를 갖는 몇몇 VLSI 회로들도 보다 넓은 간격으로 배치된 액티브 요소를 가지며, 그러한 모든 액티브 요소들은 단일 프로세스에 의해 이온이 주입된 단일 웨이퍼상에 배치되어 있다. 본 발명은, 단일 칩 내부에 일정한 간격을 두어 배치된 별개의 소자에 특히 유용하다.
본 발명은, 부가적인 단계, 즉, 바람직하게는 BILLI 주입의 최심층과 동일한 깊이의 블랭킷 주입을 추가함으로써 종래의 BILLI 프로세스를 수정한다.
상기 도면들 중 우선 도 1을 참조하면, 도 1은, 상기 1996년 3월 18일에 출원된 미국 특허 출원 제 08/617,293 호의 BILLI 구조를 도시하고 있다. 기판(201)은, 그 표면의 절연층(202)과, 그에 인접한 적어도 1개의 p-웰(203) 및 적어도 1개의 n-웰(204)을 포함하고 있다. 상기 p-웰(203)은, BILLI 층(205)을 제공하는 방식으로, 상기 n-웰(204)의 하부로 뻗어 있다. 상기 p-웰(203)의 최심부로서 상기 n-웰(204) 하부에 위치한 부분에는, 상기 1996년 3월 18일에 출원된 미국 특허 출원 제 08/617,293 호의 도 4 및 도 10에 도시한 바와 같이, 3개의 농도 피크가 존재한다. 가장 깊은 피크(206)는 2.9 마이크론 깊이에 위치하고, 약 1E18(1018) atoms/㎤ 의 피크 농도를 갖는다. 중간 피크(207)는 2.0 마이크론 깊이에 위치하고, 약 2E17 atoms/㎤ 의 피크 농도를 갖는다. 가장 얕은 피크(208)는 1.4 마이크론 깊이에 위치하고, 약 4E16 atoms/㎤ 의 피크 농도를 갖는다. 상기 가장 깊은 피크(206)는 3e13 도즈의 2 MeV 붕소 이온 주입에 의해 생성되고, 상기 중간 피크(207)는 5e12 도즈의 1.25 MeV 붕소 이온 주입에 의해 생성되며, 상기 가장 얕은 피크(208)는 1e12 도즈의 750 keV 붕소 이온 주입에 의해 생성된다. 상기 1996년 3월 18일에 출원된 미국 특허 출원 제 08/617,293 호의 도 11은, 2 MeV 붕소 주입만에 의해 생성된 깊이 방향의 농도 분포를 도시하며, 이로부터, 2.9 마이크론 깊이에서의 피크 농도보다 얕은 층의 농도에 대한 상기 주입의 영향은 무시할 수 있음을 알 수 있다. 다른 붕소 주입에 대해서도 동일하다. 상기 실리콘 기판(웨이퍼)의 도펀트 농도는 E15/㎤ 정도이다. 상기 피크들 사이의 거리가 너무 멀면, 감결합(decoupling) 결과 및 본 발명의 BILLI 층의 이점이 충분히 달성되지 않는다.
n웰(204)에는, 상기 1996년 3월 18일에 출원된 미국 특허 출원 제 08/617,293 호의 도 4 및 도 12에 도시한 바와 같이, 3개의 농도 피크가 존재한다. 가장 깊은 피크(209)는 1.3 마이크론 깊이에 위치하고, 약 1E18(1018) atoms/㎤ 의 피크 농도를 갖는다. 중간 피크(210)는 0.8 마이크론 깊이에 위치하고, 약 2E17 atoms/㎤ 의 피크 농도를 갖는다. 가장 얕은 피크(211)는 0.1 마이크론 깊이에 위치하고, 약 1E17 atoms/㎤ 의 피크 농도를 갖는다. 상기 가장 깊은 피크(209)는 3.0 E13 atoms/㎠ 도즈의 1 MeV 인 이온 주입에 의해 생성되고, 상기 중간 피크(210)는 5 E12 atoms/㎠ 도즈의 600 keV 인 이온 주입에 의해 생성되며, 상기 가장 얕은 피크(211)는 3 E12 atoms/㎠ 도즈의 60 keV 인 이온 주입에 의해 생성된다. 상기 피크 농도는 붕소 주입의 경우와 유사하고, 상기 n-웰에 인접하여 위치한 p-웰(203)의 깊이 방향의 농도 분포는 n-웰의 경우와 유사하다.
상기 1996년 3월 18일에 출원된 미국 특허 출원 제 08/617,293 호의 도 10에 도시한 바와 같이, 3마이크론 깊이에서는 고농도이지만, 1마이크론 깊이까지의 농도는 실리콘의 경우와 유사하다.
도 3은, MeV 역행 웰이 MeV 블랭킷 매립층 및 소위 "PAB" 수직 MeV 절연 주입과 결합하는 종래 기술의 제안을 도시하고 있다. 이러한 구조의 형성에는 4개의 마스크가 필요하고, 게이트까지 62개의 프로세스 단계가 존재하며, 8차례의 주입이 행해진다. Epi 치환이 달성되고, 래치업 방지(BV×BL)가 매우 양호하나, n+에서 p+까지의 간격은 부가된 마스크로 인해 제한된다. 포토레지스트 두께는 3.5 마이크론 이상이다. 절감되는 비용은 150 미국 달러이다. 2차례의 부가적인 고도즈(high-dose)의 이온 주입이 필요하다; 주입되는 물질에 결점이 발생한다. 고온 아닐의 사용은 노출을 필요로 한다. 상기 제안은, 볼랜드 및 코엘슈에 의한 상기 기사의 참고문헌(1)에 언급된 츠가모토(Tsukamoto) 프레젠테이션에 개시되어 있다. 상기 제안은 미쯔비시(Mitsubishi)에 의해 이하의 방식으로 개발되었다.
NMOS와 PMOS 트랜지스터 사이의 CMOS 기술의 측방향 절연성을 향상시키기 위해, 미쯔비시는 "PAB"(p+ layer around the barrier)라 부르는 구조를 개발하였다. 그들은, 절연 효과의 특성을 나타내기 위해, 래치업 보유 전류를 n+에서 p+까지의 간격 및 수직 pnp와 측방향 npn 고유 바이폴라 트랜지스터로부터의 기생 바이폴라 이득의 함수로서 측정함으로써 테스트 구조에 래치업 분석을 사용하였다. 그들은 여러 가지 트윈 웰(twin well) 기술 및 웨이퍼 기판을 비교하였다: 1) 벌크 웨이퍼상의 확산 웰, 2) 벌크 웨이퍼상의 MeV 역행 트윈 웰, 3) 5마이크론 두께의 p/p+ epi 웨이퍼상의 MeV 역행 트윈 웰, 4) 벌크 웨이퍼상의, MeV 역행 트윈 웰과 E15/㎠ 의 고도즈의 MeV 블랭킷 p+ 붕소 매립층, 및 5) 벌크 웨이퍼상의, MeV 역행 트윈 웰과, E15/㎠ 의 고도즈의 MeV 블랭킷 p+ 붕소 매립층, 및 역행 n-웰과 p-웰 사이의 LOCOS 필드 절연 산화막 하부의 E15/㎠ 의 고도즈의 부가적으로 패터닝된 MeV p+ 붕소 주입을 포함하는 PAB 구조.
상기 기생 바이폴라 이득 분석의 결과로부터, 수직 pnp가 n-웰 수직 베이스 폭(WB) 깊이 및 n-웰 재결합 라이프타임에 의해 제어되므로 예상되는 바와 같이, 상기 여러 가지 구조는 수직 pnp 전류 이득면에서는 그다지 차이가 없음을 알 수 있다. 반면, 측방향 npn 전류 이득은, 산화막 하부의 트윈 웰 사이의 고도즈의 PAB 측방향 p+ 구조로 인한 p-웰 측방향 베이스 폭(WB)의 증가 및 p-웰 재결합 라이프타임의 감소로 인해, PAB 구조에 대해 100분의 1로 현저히 감소한 것으로 측정된다.
상기 래치업 보유 전류 분석의 결과로부터, MeV PAB 주입 구조의 부가는, 측방향 npn 전류 이득의 감소로 인해 보유 전류를 현저히 향상시키고, 보유 전류가 1/(p-웰 저항) 및 1/(베타곱(beta product) - 1)의 강변화 함수(strong function)이므로, p-웰 저항을 감소시킴을 알 수 있다. 그러나, 상기 MeV PAB 구조와 관련된 3가지 주요 문제점이 있다: 1) 부가적인 마스크로 인해, 상기 PAB 구조는 n+에서 p+까지의 절연 간격을 > 3 마이크론으로 제한하고, 2) 상기 MeV 주입은 > 4 마이크론의 두꺼운 포토레지스트를 필요로 하며, 3) 고도즈의 붕소 주입이 MeV 임플랜터(implanters)상에서는 곤란하므로, 접합 누설 전류를 열화시키는 등의 여러 가지 결점들을 초래한다.
상기 오다나카(Odanaka)의 미국 특허 제 5,160,996호에는, 가장자리가 절연 영역과 일치하는 마스크를 통한 단일 주입에 의해 수직 고농도 영역이 생성되는 종래 기술의 제안이 나타나 있다. 필드 산화막의 효과와 관련하여 마스크 가장자리에 의해 발생하는, 마스크 하부의 가장 얕은 주입으로부터 개구부 하부의 깊은 주입으로의 변화는, 측방향 절연을 위해 바람직한 수직 영역을 생성한다. 그러나, 상기 특허의 농도 다이어그램에 도시된 바와 같이, 필드 산화막 하부 표면 근처의 도즈가 높으므로, 주입물에 손상이 초래된다.
상기 1996년 3월 18일에 출원된 미국 특허 출원 제 08/617,293 호의 BILLI 구조 및 상기 미국 특허 제 5,501,993호의 방법은, 표면 영역 부근의 고도즈 주입을 피하기 위해 충분히 높은 주입 에너지를 사용함으로써, 상기 PAB 기술의 부가적인 단계들을 피하고, 상기 오다나카 기술의 주입물 손상을 방지한다.
이하, 도 4를 참조하면, 본 발명의 방법에 의한 제 1 단계는, 마스크를 사용하지 않고, 3E13∼3E14 ions/㎠ 의 도즈로, 기판으로의 2 MeV의 붕소 이온의 블랭킷 주입을 행하는 것이다. 그 후, 도 1과 관련된 상기 단계를 실행한다. 상기로부터 알 수 있는 바와 같이, 도 1의 BILLI 구조의 가장 깊은 피크는 3e13 ions/㎠의 도즈로 2MeV 붕소 이온을 주입함으로써 생성되어, 블랭킷 주입이 상기 가장 깊은 피크와 중첩된다.
본 발명의 방법에 의한 본 발명의 제품의 제조에 적절한 장치가, 터너(Turner)의 미국 특허 제 4,745,287호, 오코너(O'Connor) 등의 제 4,980,556호, 토코로(Tokoro) 등의 제 5,162,699호, 토코로의 제 5,300,891호, 오코너의 제 5,306,922호, 및 오코너 등의 제 5,486,702호 에 기재되어 있다.
본 명세서에 기술된 구체적인 실시예 또는 실시형태는 어디까지나 본 발명의 기술 내용을 개시한 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석되는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허청구의 범위내에서 여러가지로 변경하여 실시할 수 있다.
Claims (2)
1015/cc 의 불순물 농도를 갖는 p-기판 및 적어도 1개의 필드 산화 영역을 갖는 표면을 포함하며,
역행 n-웰은, 1 마이크론 깊이와 2 마이크론 깊이 사이에서 상기 필드 산화 영역 하부의 한 지점으로부터 제 1 방향으로 상기 표면에 평행하게 뻗어 있는 약 1018/cc의 농도를 갖는 고농도 부분을 갖고,
BILLI p+ 층은 약 1018/cc의 농도를 갖는 반도체 장치에 있어서,
약 3 마이크론 깊이의 상기 n-웰의 하부의 매우 깊은 수평부,
상기 n-웰에 인접하여, 1 마이크론 깊이와 1.5 마이크론 깊이 사이에서 상기 지점으로부터 상기 제 1 방향과 반대인 제 2 방향으로 상기 표면에 평행하게 뻗어 있는 깊은 역행 p-웰을 형성하는 깊은 수평부, 및
상기 매우 깊은 수평부를 상기 깊은 수평부에 접속하는 수직부를 가지며,
블랭킷 p+ 층은, 약 1018/cc 내지 1019/cc 의 농도를 가지며, 상기 매우 깊은 수평부에 중첩되고,
상기 표면은 상기 필드 산화 영역에 의해 분리되는 액티브 영역을 가지며,
상기 필드 산화 영역 하부의 상기 수직부는, 상기 수직부가 측방향 베타를 소멸시키는 특성의 수직으로 조정된 농도를 갖고,
상기 필드 산화 영역은, 3 마이크론 이하의 상기 제 1 및 제 2 방향으로 상기 표면을 따라 뻗어 있으며,
상기 필드 산화 영역 하부의 영역에 손상이 없는 반도체 장치.
제 1 마스크를 1015/cc 의 불순물 농도를 갖는 기판의 표면에 부착하는 단계;
절연 영역 또는 액티브 영역을 형성하는 단계;
상기 제 1 마스크를 제거하는 단계;
상기 기판에 블랭킷층을 형성하며, 상기 블랭킷층은, 상기 표면 하부의 약 3 마이크론의 깊이에서 약 1018/cc 내지 1019/cc의 농도를 갖고, 상기 표면을 통한 이온 주입에 의해 형성되는 단계;
제 2 마스크를 부착하는 단계;
처리실에 상기 웨이퍼를 배치하는 단계; 및
상기 웨이퍼가 상기 처리실로부터 제거되기 전에 그곳에 남아있는 동안, 상기 제 2 마스크를 통해 도전형 이온 및 에너지로 상기 웨이퍼를 조사하는 단계를 각각 포함하는 클러스터된 일련의 조사 단계를 실행하며, 임의의 조사 단계의 이온 에너지는 다른 조사 단계의 이온 에너지와 상이하고, 상기 조사 단계 중 하나의 이온 에너지는 다른 조사 단계의 이온 에너지보다 높고, 상기 블랭킷층과 중첩되는 그의 최심부에 층을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980709307A KR100564262B1 (ko) | 1997-03-19 | 1998-03-11 | Mev billi(측방향 절연용 매립 주입층) 및 매립층 주입에 의한 cmos 래치업(latch-up) 개선을 위한 방법 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/822,537 | 1997-03-19 | ||
| KR1019980709307A KR100564262B1 (ko) | 1997-03-19 | 1998-03-11 | Mev billi(측방향 절연용 매립 주입층) 및 매립층 주입에 의한 cmos 래치업(latch-up) 개선을 위한 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000011147A true KR20000011147A (ko) | 2000-02-25 |
| KR100564262B1 KR100564262B1 (ko) | 2006-12-05 |
Family
ID=41744121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980709307A KR100564262B1 (ko) | 1997-03-19 | 1998-03-11 | Mev billi(측방향 절연용 매립 주입층) 및 매립층 주입에 의한 cmos 래치업(latch-up) 개선을 위한 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100564262B1 (ko) |
-
1998
- 1998-03-11 KR KR1019980709307A patent/KR100564262B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100564262B1 (ko) | 2006-12-05 |
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