KR19980079503A - 접속 주입부를 사용한 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 P-에피택셜 층(epitaxial layer)이 P++기판 상부에 위치되는 반도체 장치 및 그 제조 방법을 개시한다. P++매립층 주입부(buried layer implant)는 장치 내에서 P++기판과 P-에피택셜 층 사이에 위치된다. P+접속 주입부(connecting implant)는 매립된 P++블랭킷 주입부(blanket implant) 상부에 있는 에피택셜 층 내에 위치된다. 한 예시적인 실시예에서는 상기 장치가 P+접속 주입부와 함께 얕은 P-웰(shallow P-well)을 포함하는데, 여기서 P+접속 주입부는 얕은 P-웰과 P++블랭킷 주입층을 접속시키는 에피택셜 층 내에 위치된다.

Description

접속 주입부를 사용한 반도체 장치 및 그 제조 방법
본 발명은 반도체 장치에 관한 것으로, 특히 CMOS 반도체 장치 및 VLSI 반도체 칩을 제조하기 위한 개선된 반도체 구조 및 그 제조 방법에 관한 것이다.
새로운 세대의 반도체들이 등장함에 따라 속도 및 집적도를 개선시키기 위해 CMOS 회로 내의 MOSFET 회로들의 기하학적 크기(geometric dimension)가 비례 축소(scaling down)되어 왔다. 기하학적으로 유사한 외관(geometric similitude)을 유지하기 위하여, MOSFET 채널 길이, 채널 폭, 게이트 유전체(gate dielectric), 접합 깊이(junction depth), 살리사이드 두께(salicide thickness), 웰 깊이 및 에피택셜 층(epi) 두께와 같은 모든 크기들이 일정한 파라메타(parameter)만큼 비례 축소된다. MOSFET의 신뢰성 있는 동작을 보장하기 위하여는 MOSFET 내의 전기장(electric field)의 세기가 비례 축소되지는 않는다.
또한, 전기적 성능 및 전력 수용력(power capability)도 역시 MOSFET의 크기가 비례 축소됨에 따라 영향받게 된다. 상기와 같은 크기의 비례 축소(dimensional scaling)는 MOSFET 전류 및 전력 소모를 감소시킨다. 또한, 비례 축소는 보다 빠른 속도로 작동할 수 있도록 한다. 비례 축소시의 제한(constraint)에 따라, 웰(well), 에피택셜층(epi) 및 소스/드레인 도핑 농도(doping concentration)가 비례 축소되면서 게이트 및 드레인 전압들의 크기가 비례 축소된다. 이상적인 공식(ideal formulation)이 적용되는 경우, 소스/드레인, 웰 및 에피택셜 층의 쉬트 저항(sheet resistance)이 일관성 있게 비례 축소된다.
CMOS 기술에 따른 장치의 크기가 매우 작아짐에 따라, 웰 및 에피택셜 층의 수직 크기(vertical dimension)가 측면 크기(lateral dimension)와 같은 비율로 작아졌다. 에피택셜 층 두께 및 N-웰 주입부는 MOSFET 장치의 성능 및 다른 설계 기준(design criteria)을 유지하기 위해 퇴행 웰 주입부(retrograde well implant) 등을 위한 공간을 허용하도록 비례 축소시 유지되어야 한다. 에피택셜 층 및 웰 주입부를 적절히 비례 축소하지 않는다면, 비례 축소 기술에 따라 래치업(latchup)이 쉽게 발생할 수 있게 된다.
웰 및 에피택셜 층 영역을 비례 축소하는 것은 CMOS 래치업 면역성(latchup immunity), 정전기 방전(electrostatic discharge: ESD) 보호, 웰 쉬트 저항(well sheet resistance) 및 커패시턴스(capacitance), 노이즈 면역성(noise immunity), 소프트 에러 비율 감도(soft error rate sensitivity), MOSFET 스냅백(snapback), MOSFET 커패시턴스, 다이오드 직렬 저항(diode series resistance), 및 다른 소자 설계 파라메타들에 영향을 준다. 트렌치 DRAM 셀(trench DRAM cell)을 위한 에피택셜 층 두께는 노출 영역 요구(denuded zone requirement), 가열 프로세스(hot process), 및 N-웰 보상 효과(compensation effect)에 의해 정해(drive)진다. 에피택셜 층 두께는 트렌치 저장 노드 커패시턴스(trench storage node capacitance), N-웰-대-기판 커패시턴스(N-well-to-substrate capacitance), 및 트렌치-게이트 유도형 다이오드 누설(trench-gate induced diode leakage: TGIDL) 전류 메카니즘(current mechanism) 요구에 의해 제한된다. 에피택셜 층의 최적화 다음으로는 퇴행 N-웰 최적화가 행해지는데, 이들 양자 모두는 DRAM 및 로직을 형성하는 과정과 양립(compatible)될 수 있다. 이는 N-웰 및 P-웰 설계시 DRAM 및 셀의 전하 보유력(retention)을 개선하기 위해서 DRAM 저장 노드 어레이 누설 메카니즘을 감소시키고, 기생(parasitic) pnp 바이폴라 전류 이득(bipolar current gain)을 감소시키며, 또 P+MOSFET 접합 커패시턴스(junction capacitance)에 영향을 주지 않으면서 N-웰 쉬트 저항 요구 사항을 만족시킬 것을 요구한다.
CMOS 래치업은 기생 pnpn 영역을 형성하는 기생 pnp 트랜지스터 및 기생 npn 트랜지스터에 의해 개시(initiate)되는 기생 효과(parasitic effect)이다. 레치업은 pnpn 양극(anode)으로부터 음극(cathode)으로 큰 전류가 흐를 때 발생한다. pnpn 장치가 트리거(trigger)되는 경우, pnpn 영역은 작은 전류, 높은 전압 상태로부터 낮은 전압, 큰 전류 상태로 전이(transition)된다. 어떤 경우는 낮은 전압 큰 전류 상태가 pnpn 기생 소자 형성에 관여된 소자의 열적 탈주(thermal runaway) 및 파괴를 초래할 수 있다. CMOS 래치업이 발생할 수 있다는 사실을 고려하여, CMOS의 비례 축소에 따라 레치업이 발생하기 어렵도록 측방향 간격(lateral spacing)들이 감소된다. 제조 기술에 의해 비례 축소가 행해짐에 따라, 격리부 깊이(isolation depth)도 역시 비례 축소된다. 또한 격리부를 비례 축소하게 되면 기술에 따른 래치업 면역성이 역시 감소된다. 레치업 기생 이득은 웰 설계 및 P+/N+간격의 함수이다. 웰 프로파일 설계(well profile design), 주입 횟수, 도우즈(doses) 및 사용 에너지 등은 제조 기술의 래치업 면역성을 크게 변경시킬 수 있다. 측방향 및 수직방향 프로파일은 측방향 및 수직방향 기생 트랜지스터의 기생 바이폴라 이득에 대해 각각 영향을 끼칠 수 있다. 또한, 래치업은 pnp 및 npn 트랜지스터 양자 모두의 에미터와 베이스 사이의 저항 분로(分路)(resistance shunt)의 함수이다. pnp 트랜지스터의 에미터와 베이스 사이의 저항 경로의 저항값을 작게 만들기 위하여는 높은 농도의 도우즈가 주입된 N-웰 형식의 퇴행 웰 구조가 사용되어 왔다. 또한, npn 트랜지스터의 에미터와 베이스 사이의 저항 경로의 저항값을 작게 만들기 위하여는 높은 농도의 도우즈가 주입된 P-웰 형식의 퇴행 웰 구조가 사용되어 왔다. 그러나, 수직방향의 비례 축소보다 측방향 크기가 더 빠른 속도로 비례 축소되기 때문에 일정한 비율의 비례 축소가 유지되지는 않는다. 그 결과, 퇴행 N-웰 및 P-웰 구조를 구비하면서 CMOS 기술에 따라 크기가 비례 축소되는 경우에도 웰 구조, 베이스 기판 및 에피택셜 층 웨이퍼 사이에는 큰 저항이 형성된다.
P-웰 및 N-웰 구조를 포함하여, P++기판이 기생 npn 트랜지스터의 에미터와 베이스 사이의 작은 저항 경로를 감소시키기 위해 사용된다. 에피택셜 막(epitaxial film)이 CMOS 장치를 형성하기 위해 P++기판 상에 위치된다. 가열 공정에 의해 P++기판의 도펀트(dopant)가 에피택셜 층으로 확산되므로써, 에피택셜 평탄 영역(epitaxial flat zone)이 형성되고 또 P++도펀트 영역으로의 도펀트 변화가 매끄럽게 된다. CMOS 기술의 비례 축소가 계속됨에 따라 이러한 에피택셜 막의 두께가 감소된다. 에피택셜 막의 크기가 계속 감소되어감에 따라, 에피택셜 막 두께를 제어하는 것이 중요한 문제가 되었다. 에피택셜 막이 너무 두꺼우면, 도펀트들은 P-에피 영역 내로 충분한 깊이로 확산되지 않으며, 그 결과 에피택셜 저항이 너무 크고 또 N-웰 커패시턴스가 크게 감소된다. 에피택셜 막이 너무 얇으면, P++도펀트들이 N-웰을 보상하게 되므로써, 그 결과 N-웰 쉬트 저항값이 가변적이게 된다. 에피택셜 막 두께를 제어할 수 있다면, N-웰 및 P-웰 쉬트 저항 및 커패시턴스를 유지하는 것이 가능하며 또 레치업, SER 및 ESD의 문제가 해소되는 공정이 가능해진다.
또한, ESD 회로 응답(circuit response)도 역시 에피택셜 두께 및 N-웰 설계에 좌우된다. P+기판 상의 에피택셜 영역들은 각각의 기술 세대(technology generation)에 따른 CMOS 기술에 의해 비례 축소된다. 큰 N-웰 쉬트 저항을 사용하는 기술의 경우, 에피택셜 두께를 감소시키는 것은 P+다이오드, 웰, 및 P+기판에 의해 형성된 수직방향 pnp의 수직 바이폴라 이득을 증가시킨다. 따라서, 수직 바이폴라 이득이 개선됨에 따라 ESD 면역성도 역시 개선된다. 작은 N-웰 쉬트 저항을 사용하는 경우는 수직 바이폴라 pnp 소자 대신에 다이오드에 의해 ESD가 보호된다. 에피택셜 층을 비례 축소하는 것은 비록 수직 바이폴라 이득을 개선시킨다고 하더라도 ESD 보호를 더 열악하게 만든다. 이는 ESD 면역성이 다이오드가 턴-온(turn-on)되어 전력 레일(power rail)로 방전할 수 있는 능력에 의해 조절되기 때문이다. 고정된 웰 주입 도우즈에 대해 에피택셜 두께가 비례 축소되는 경우에는 웰 깊이가 1계 차수(first order) 정도로 한정된다. 에피택셜 두께를 변화시키는 것은 웰 주입 도우즈가 증가된 경우보다 웰 프로파일을 다르게 변경시킨다. CMOS 기술에 따라 비례 축소가 행해진 퇴행 또는 작은 쉬트 저항을 사용하는 경우, 공정시 저항이 더 작아지고, ESD 면역성은 더 양호해진다고 알려져 있다. 중요한 ESD 파라메타는 진성 온도(intrinsic temperature)이다. 진성 온도는 진성 캐리어 농도(intrinsic carrier concentration)가 도펀트 농도를 초과하는 온도를 말한다. 도핑 농도를 증가시킴에 따라 진성 온도가 증가하게 되며, 이에 따라 열적 탈주를 피할 수 있게 된다. 따라서, ESD 네트워크의 능동 영역(active region) 내의 도펀트 농도를 증가시킴으로써, 보다 양호한 ESD 면역 기술이 가능할 수 있다.
전리 입자(ionizing particle)에 기인한 소프트 에러율(soft error rate: SER)은 알파 입자(alpha particle) 및 우주선(cosmic ray)에 의한 결과이다. 에피택셜 층 두께, 웰 도핑 농도, 및 프로파일링(profiling)은 전리 방사(ionizing radiation)에 의해 생성된 전자-홀 쌍(electron-hole pair)의 확산에 영향을 줄 수 있다. P+웨이퍼인 경우에는 반도체 칩 내에서의 SER이 개선된다. 에피택셜 웨이퍼(epitaxial wafer)의 경우, 에피택셜 막(epitaxial film) 내로 도펀트가 확산되는 영역에서는 도핑 농도가 더 작으며, 도핑 경사(doping gradient)가 존재한다. 작은 도펀트 농도 및 빌트-인 전기장(built-in electric field)으로 인하여, 전리 방사에 의해 생성된 소수 캐리어(ionized radiation-generated minority carrier)들이 장치 표면 근처의 능동 회로(active circuit)로 확산될 수 있다. 따라서, N-도핑형 MOSFET 확산부 아래의 P-에피택셜 및 P+기판 내에서 도펀트 경사 영역(gradient dopant region)을 줄이는 해결책이 필요하다.
또한, 번인 전압 스트레스(burnin voltage stress) 및 ESD 보호가 개선된 CMOS에서는 MOSFET 스냅백(snapback)이 역시 고려되어야 한다. MOSFET 스냅백은 드레인과 기판간의 금속 접합(drain-substrate metallurgical junction) 상에서 애벌런치 브레이크다운(avalanche breakdown)이 발생하도록 드레인에 큰 전압이 인가된 때 발생한다. 애벌런치 전류(avalanche current)는 MOSFET과 전기적 콘택(electrical contact) 사이에 전압 강하를 발생시키므로써 MOSFET 소스에 대해 순방향 바이어싱(forward biasing)을 형성하게 한다. 그 결과 트랜지스터는 낮은 전압, 큰 전류 상태로 전이하게 된다. MOSFET 채널 길이가 비례 축소됨에 따라, 스냅백 전압이 감소된다. 그 결과 최대 인가 전압은 번인 인가(burnin application) 동안 MOSFET 스냅백을 회피할 수 있도록 감소되어야 한다. 에피택셜 층 두께를 감소시키지 않으면서 MOSFET이 비례 축소되기 때문에, MOSFET 스냅백은 전력 공급 전압 및 채널 길이에 따라 비례 축소되지 않는다. 따라서, 비례 축소 이론에 따라 전력 공급 및 채널 길이에 비례하여 MOSFET 스냅백을 적절히 비례 축소시킬 수 있는 해결책을 제공할 필요가 있다.
터브 저항(tub resistor) 소자를 응용하여 사용하는 경우, N-웰 저항들이 I/O 드라이버 설계시 임피던스 정합(impedance matching) 및 ESD 보호용으로 사용된다. 허용 오차(tolerance)에 기인한 가변 에피택셜 층 두께, P++기판 및 퇴행 N-웰을 사용하는 경우, 상기 회로 소자들의 허용 오차가 양호하지 않게 된다. 따라서, 얇은 P-에피택셜 막 및 P++웨이퍼 내의 N-웰에 대한 N-웰 쉬트 저항의 충분한 허용 오차를 제공하고 또 양호한 제어가 가능하도록 하는 반도체 구조 및 제조 방법이 요구된다.
또한, 터브 커패시터 소자면에서 고려해보면, N-웰은 DRAM 어레이 내의 노이즈 바운스(noise bounce) 감소용 및 Vdd 커패시턴스용 커패시터 구조로서 사용된다. 별도의 Vdd 커패시턴스 소자를 사용하는 것은 기능성 및 ESD 보호를 더 양호하게 만든다. 허용 오차에 기인한 가변 에피택셜 층 두께, P++기판 및 퇴행 N-웰을 사용하는 경우, N-웰 커패시턴스를 양호하게 제어할 수 없게 된다. 따라서, 얇은 P-에피택셜 막 및 P++웨이퍼 내의 N-웰에 대한 N-웰 커패시턴스의 충분한 허용 오차를 제공하고 또 양호한 제어가 가능하도록 하는 반도체 구조 및 제조 방법이 요구된다.
또다른 고려 사항은 터브 브레이크다운 소자(tub breakdown element)를 사용하는 것과 관련된다. N-웰은 제조 공정 동안 충전(charging)될 수 있어서 얇은 유전체 MOSFET 구조가 파괴될 수 있다. 또한, N-웰은 N-채널 MOSFET 구조가 충전되는 것을 방지하기 위한 부동(浮動) 게이트 타이-다운(floating gate tie-down)으로서도 사용될 수 있다. 가변 에피택셜 층 두께, P++기판 및 퇴행 N-웰을 사용하는 경우, N-웰 브레이크 전압을 양호하게 제어할 수 없게 된다. 따라서, 얇은 P-에피택셜 막 및 P++웨이퍼 내의 N-웰에 대한 N-웰 브레이크다운 전압의 충분한 허용 오차를 제공하고 또 양호한 제어가 가능하도록 하는 반도체 구조 및 제조 방법이 요구된다.
다른 고려 사항은 제로 임계 전압 MOSFET(Zero threshold voltage MOSFET) 형성과 관련된다. 제로 VT MOSFET 트랜지스터는 P-웰 터브를 사용하지 않을 수 있도록 하며, 또 표준 MOSFET가 원래의(native) P-에피막 내에 위치될 수 있도록 한다. 이는 제로 VT 장치의 임계 전압을 감소시킨다. 따라서, 제로 VT 장치는 전류를 훨씬 누설하기 쉬우며 또 낮은 MOSFET 스냅백 전압을 가진다.
또다른 고려 사항은 상이한 CMOS 기술에 대해 동일한 기준 웨이퍼(base wafer)를 사용하는 경우에 제조 환경(manufacturing environment)에서 발생하는 문제와 관련된다. 이러한 경우, 낮은 전력 설계 포인트(design point), 고성능 설계 포인트 및 고밀도 설계 포인트들과 같은 상이한 장치 설계 포인트가 정해져야 한다. 몇몇 기술에서는 적어도 2개의 목표(objective)를 추구하는 것이 바람직할 수 있으나 3개의 목표를 모두 추구할 수는 없다. 또한, 동일한 기준 웨이퍼(base wafer)가 상이한 세대의 기술에 사용될 수 있다. 예를 들어, 0.5 마이크론, 0.35 마이크론 및 0.25 마이크론 기술에 의한 장치들은 현재 동일한 제조 장비(fabricator)로 제조될 수 있다. 동일한 웨이퍼를 기준으로하여 제조하는 것은 반도체 제조 프로세스 과정 동안(midstream) 제품 배합(product mix) 및 생성물 배합(generation mix)의 재조정(re-adjustment)이 가능하도록 한다. 에픽택셜 웨이퍼가 아닌 P-웨이퍼를 사용하는 경우에는 상기 사항은 고려되지 않는다. 그러나, 에피택셜 막이 있는 P++웨이퍼인 경우는 설계 목표대로 장치를 설계하거나 또는 동일 P++웨이퍼 및 고정 두께의 에피택셜 막을 사용하는데 있어서 큰 문제가 있다. 따라서, 비례 축소 기술이 지속적으로 발전할 수 있도록 동일한 두께의 에피택셜 막과 P++웨이퍼를 사용할 수 있도록 하는 수단이 요구된다.
P++매립층(buried layer)이 에피택셜 성장을 방지하고 또 P++기판 웨이퍼의 사용을 피하기 위해 P-웨이퍼 내에 구현된다. 상기와 같은 응용은 에픽택셜 막 성장 및 P++웨이퍼의 추가 비용 지출(added cost and expense)이 발생하지 않도록 하는 것이 목적이다. 상기 프로세스에서는 P++매립된 주입부를 사용함으로써 P++웨이퍼를 대체하는 장점이 있으나, 상기 프로세스 구현과 관련하여 몇 가지 문제가 있다. 첫 번째 문제로, P++매립층을 사용하는 경우 P++기판을 사용하는 경우보다 저항이 크며, 따라서 P++기판을 제거하는 것이 고무(incentive)되지 않는다는 점이다. 두 번째로, 상기 프로세스에서는 노출 영역이 존재하지 않는다는 점이다. 이는 VLSI 회로의 수율(yield) 및 그 누설(leakage) 양자 모두에 대해 큰 영향을 준다. 그 결과, 게이트 산화물 완전성(gate oxide integrity: GOI)이 DRAM을 형성하기에 불충분해지며, 또 누설 전류로 인하여 전력 소모량이 작은 응용 로직 소자들이 동작할 수 없다. 따라서, 상기와 같은 부적절한 문제들을 해결하고 개선할 수 있는 반도체 구조 및 제조 방법을 제공하는 것이 요구된다.
트렌치(trench) DRAM 구조에 대해서 상세히 고찰해 보면, 에픽택셜 변동(epitaxial variation)이 역시 트렌치-게이트 유도형 다이오드 누설(trench-gate induced diode leakage: GIDL 또는 TGIDL) 메카니즘에 역시 영향을 준다는 사실에 주목해야 한다. 트렌치 게이트 유도형 다이오드 누설 전류는 많은 기판 플레이트형(substrate plate type) 트렌치 DRAM 셀에서 관찰된다. 실험 및 모델링(modeling) 결과는 상기와 같은 현상이 낮은 전기장 환경(regime)에서는 전기장-증진형 열적 생성(electric field-enhanced thermal generation)(트랩-상태 배리어 하강(trap-state barrier lowering) 및 트랩-대-밴드 터널링(trap-to-band tunneling))에 기인하며 또 높은 전기장 환경에서는 트랙-대-밴드 터널링에 기인한다는 사실을 알려준다. 소수 캐리어 생성(minority carrier generation)은 N-웰-대-기판 접합으로 한정되는(local to) P+기판 내에서의 전기장에 좌우되기 때문에, TGIDL 전류는 기판 도핑 밀도 프로파일에 의해 영향받는다. 에픽택셜 변동이 발생함에 따라, 저장 노드의 트렌치 커패시턴스가 변화된다. 에픽택셜 막이 두꺼울수록, 트렌치 DRAM 저장 노드 커패시턴스가 작아진다. 전기장에 따른 TGIDL 전류 증가 관계를 기판 도핑 농도 프로파일의 함수로서 알아보기 위하여, TGIDL 전류는 3.4 볼트 및 0.0 볼트인 트렌치-대-기판 DC 바이어스에서의 트렌치 커패시턴스 비율에 대하여 플롯(plot)될 수 있다. 또한, TGIDL 전류 대 N-웰 브레이크다운 전압의 에피택셜층 설계 도면(plot)도 에피택셜 변화에 기인하여 N-웰 브레이크다운 전압이 증가함에 따라 TGIDL 전류가 증가한다는 사실을 역시 나타낸다(N-웰 브레이크다운 전압은 N-웰이 변화하는 경우 에피택셜 두께가 증가함에 따라 선형적으로 증가함). 에피택셜 두께가 증가함에 따라 TGIDL 전류가 증가하는 것으로 인하여 설계 포인트가 제한되는데, 이는 얕은 칼라 트렌치 셀(shallow collar trench cell) 내에서의 TGIDL 전류의 증가 및 저장 노드 커패시턴스의 감소에 기인한다. 기판 플레이트형 트렌치 DRAM 셀의 N-웰 아래의 접속 P++주입층을 사용하는 경우, 트렌치 측벽(sidewall)을 따르는 도핑 프로파일은 트렌치 GIDL 메카니즘의 에피택셜 변화를 방지한다. 또한, 에피택셜 영역 두께가 증가함에 따라, 공핍 영역(depletion region)이 트렌치 측벽을 따라 증가한다. 도핑 농도가 작아짐에 따라, P++/n-웰 접합부에 집중되는(collected) 트렌치 측벽을 따른 누설이 더 많이 발생한다. 따라서, 트렌치 GIDL 메카니즘에서 에피택셜 변화를 방지할 수 있는 반도체 구조 및 제조 방법을 제공하는 것이 요구된다.
본 발명에서는 P++기판 상에 P-에피택셜층을 포함하는 반도체 장치가 개시된다. 한 실시예에서는 P++기판과 P-에피택셜층 사이의 장치 내에 P++접속 매립층 주입부가 위치된다. P+접속 주입부가 매립된 P++블랭킷층 주입부 상부의 에피택셜층 내에 위치된다. 다른 구성예에서는, 기판과 에피택셜층 사이에 형성된 P++매립층 주입부가 장치의 표면 아래 균일한 깊이에 위치된다. 또다른 구성예에서는 기판과 에피택셜층 사이에 형성된 P++블랭킷 주입층이 장치의 표면 아래 균일하지 않은 깊이에 위치된다. 다른 구성예에서는 P+접속 주입부가 장치의 N 단자(N terminal) 아래에 위치되며, 또 다른 구성예에서는 장치가 에피택셜층의 소정 위치 내에 P+접속 주입부와 함께 얕은 P-웰을 포함하므로써 상기 P+접속 주입부가 얕은 P-웰과 매립된 P++블랭킷 주입층을 접속시키게 된다. 다른 구성예에서는 장치가 트렌치 영역에 입접되도록 형성되는데, 여기서 트렌치 영역은 유전층(dielectric layer)에 의해 상기 반도체 장치로부터 분리된다.
본 발명에서 개시되는 반도체 장치 제조 방법은 P++기판 상에 P-에피택셜층을 제공하는 단계를 포함한다. 한 실시예에서는 P++접속 매립층 주입부가 P++기판과 P-에피택셜층 사이의 장치 내에 위치된다. P+접속 주입부가 매립된 P++블랭킷층 주입부 상부의 에피택셜층 내에 위치된다. 다른 방법에서는 기판과 에피택셜층 사이에 형성된 P++매립층 주입부가 장치의 표면 아래 균일한 깊이에 위치된다. 역시 다른 방법에서는 기판과 에피택셜층 사이에 형성된 P++블랭킷 주입층이 장치의 표면 아래 균일하지 않은 깊이에 위치된다. 다른 방법에서는 P+접속 주입부가 장치의 N 단자(N terminal) 아래에 위치되며, 또 다른 방법에서는 얕은 P-웰과 매립된 P++블랭킷 주입층을 접속시키는 에피택셜층 내에 P+접속 주입부가 위치되도록 얕은 P-웰이 형성된다. 다른 방법에서는 장치가 트렌치 영역에 입접되도록 형성되는데, 여기서 트렌치 영역은 유전층에 의해 상기 반도체 장치로부터 분리된다.
첨부된 도면과 관련하여 본 발명에 대한 다음의 상세한 설명으로부터 본 발명이 보다 잘 이해될 수 있을 것이다.
도 1은 개시된 본 발명의 제조 방법에 따라 P-웰 및 균일한 P++블랭킷 매립층(uniform blanket P++buried layer)을 포함하도록 제조된 반도체 구조에 대한 한 실시예의 단면도.
도 2는 개시된 본 발명의 제조 방법에 따라 P-웰 및 균일하지 않은(non-uniform) P++매립층을 포함하도록 제조된 반도체 구조에 대한 다른 실시예의 단면도.
도 3은 개시된 본 발명의 제조 방법에 따라 P-웰은 포함하지 않으면서도 균일한 P++블랭킷 매립층은 포함하도록 제조된 반도체 구조에 대한 다른 실시예의 단면도.
도 4는 개시된 본 발명의 제조 방법에 따라 P-웰은 포함하지 않으면서도 균일하지 않은 P++매립층은 포함하도록 제조된 반도체 구조에 대한 다른 실시예의 단면도.
도 5는 잘 알려진 기본적인 하이 레벨(high-level) CMOS 반도체 제조 방법을 도시하는 플로우 차트(flow chart).
도 6은 개시된 본 발명에 따른 CMOS 반도체 제조 공정에서의 개선된 단계를 도시하는 간략한 플로우 차트.
도 7은 개시된 본 발명에 따른 반도체 제조 공정의 대안적인 방법을 도시하는 간략한 플로우 차트.
도 8은 개시된 본 발명에 따른 반도체 제조 공정의 다른 대안적인 방법을 도시하는 간략한 플로우 차트.
도 9는 개시된 본 발명에 따른 반도체 제조 공정의 또다른 대안적인 방법을 도시하는 간략한 플로우 차트.
도 10은 개시된 제조 방법에 따라 폴리실리콘 트렌치 구조(polysilicon trench structure) 및 평탄한(planar) P++접속 매립층(connecting buried layer)의 조합을 포함하도록 제조된 반도체 구조에 대한 한 실시예의 단면도.
도 11은 개시된 제조 방법에 따라 폴리실리콘 트렌치 구조 및 비평탄(non-planar) P++접속 매립층의 조합을 포함하도록 제조된 반도체 구조에 대한 다른 실시예의 단면도.
도 12는 개시된 제조 방법에 따라 폴리실리콘 트렌치 구조, 평탄한 P++접속 주입형(connecting implanted) 매립층 및 P+주입형 셀 구조(cell structure)의 조합을 포함하도록 제조된 반도체 구조에 대한 다른 실시예의 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : P++기판 103 : P++매립층
105 : P-에피택셜층 107 : P+접속 주입부
109 : N-웰 111 : P-웰
113, 117, 121, 125 : 절연부 115 : P+단자
119, 123 : N+단자 1001 : 폴리실리콘 트렌치 영역
1003, 1005 : 유전체부
도 1은 주입된 P++매립층 (103) 아래에 P++기판 (101)을 도시한다. P-에피택셜층 (105)는 P++매립층 (103) 상부에 위치된다. P+접속 주입부 (107)은 얕은 P-웰 (111) 아래의 에피택셜층 (105) 내에 포함된다. 비교적으로 깊은 N-웰 (109)가 에피택셜층 (105) 위쪽에 놓여져 비교적으로 얕은 P-웰 (111)의 반대편에 위치된다. 도 1에 도시된 단면도의 상단 표면은 일련의 절연부(insulating section) (113), (117), (121) 및 (125)를 포함한다. N+단자들은 절연부 (117)과 (121) 사이에, 그리고 절연부 (121)과 (125) 사이에 위치된다. P+단자 (115)는 절연부 (113)과 (117) 사이에 위치된다.
도 2는 주입된 P++매립층 (203) 아래에 P++기판 (201)을 도시한다. P-에피택셜층 (205)는 P++매립층 (203) 상부에 위치된다. P+접속 주입부 (207)은 에피택셜층 (205) 내의 얕은 P-웰 (211) 아래에 포함된다. 비교적 깊은 N-웰 (209)는 에피택셜층 (205) 위쪽에 놓여져 비교적 얕은 P-웰 (211)의 반대편에 위치된다. 도 2에 도시된 단면도의 상단 표면은 일련의 절연부 (213), (217), (221) 및 (225)를 포함한다. N+단자들은 절연부 (217)과 (221) 사이에, 그리고 절연부 (221)과 (225) 사이에 위치된다. P+단자 (215)는 절연부 (213)과 (217) 사이에 위치된다.
도 2에 도시된 반도체 장치의 단면도는 주입된 매립형 P++블랭킷층 (203)이 평탄하지 않은 방식(non-planar manner)으로 위치되므로써 블랭킷 (203)의 한쪽 부분이 얕은 P-웰 (211) 아래에서 장치 표면에 더 근접되고 또 블랭킷 (203)의 다른 쪽 부분은 N-웰 (209) 아래에서 장치 표면으로부터 멀리 위치된 것으로 도시된다는 점을 제외하고는, 도 1에 도시된 단면도와 기본적으로 유사하다.
도 3은 약간 다른 구성을 가지는 반도체 장치의 단면도이다. 도 3은 주입된 P++매립층 (303) 아래에 P++기판 (301)을 도시한다. P-에피택셜층 (305)는 P++매립층 (303) 상부에 위치된다. P+접속 주입부 (307)은 에피택셜층 (305) 내에 포함되고 또 N+장치 단자 (323)으로부터 이격되어 그 아래에 위치된다. 비교적 깊은 N-웰 (309)는 에피택셜층 (305) 상부에 놓여져 P+장치 단자 (315) 및 N+장치 단자 (319) 아래에 위치된다. 도 3에 도시된 단면도의 상단 표면은 일련의 절연부 (313), (317), (321) 및 (325)를 포함한다. N+단자들은 절연부 (317)과 (321) 사이에, 그리고 절연부 (321)과 (325) 사이에 위치된다. P+단자 (315)는 절연부 (313)과 (317) 사이에 위치된다.
도 3에 도시된 반도체 장치의 단면도는 얕은 P-웰을 포함하지 않는다는 점을 제외하고는 도 1에 도시된 단면도와 기본적으로 유사하다. 그 대신에, P+주입부 (307)이 에피택셜층 (305) 내에서 N+단자 (323) 아래에 위치된다. 또한, 도 3의 구성예는 장치의 표면으로부터 균일한 거리만큼 떨어져 위치된 균일하게 매립된 P++블랭킷층 (303)을 역시 포함한다.
도 4는 약간 다른 구성을 가지는 반도체 장치의 단면도이다. 도 4는 주입된 P++매립층 (403) 아래에 P++기판 (401)을 도시한다. P-에피택셜층 (405)는 P++매립층 (403) 상부에 위치된다. P+접속 주입부 (407)은 에피택셜층 (405) 내에 포함되는데, N+장치 단자 (423)으로부터 이격되어 그 아래에 위치된다. 비교적 깊은 N-웰 (409)는 에피택셜층 (405) 상부에 놓여지는데, P+장치 단자 (415) 및 N+장치 단자 (419) 아래에 위치된다. 도 4에 도시된 단면도의 상단 표면은 일련의 절연부 (413), (417), (421) 및 (425)를 포함한다. N+단자들은 절연부 (417)과 (421) 사이에, 그리고 절연부 (421)과 (425) 사이에 위치된다. P+단자 (415)는 절연부 (413)과 (417) 사이에 위치된다.
도 4에 도시된 반도체 장치의 단면도는 평탄하지 않은 방식으로 위치되므로써 블랭킷 (403)의 한쪽 부분이 단자 (423) 아래에서 장치 표면에 더 근접되고 또 블랭킷 (403)의 다른 쪽 부분은 N-웰 (409) 아래에서 장치 표면으로부터 더 멀리 위치된 것으로 도시되는 비균일(non-uniform) P++매립 블랭킷층 (403)을 포함한다는 점을 제외하고는 도 3에 도시된 단면도와 기본적으로 유사하다.
도 5는 공지된 CMOS 장치의 하이 레벨(high level) 제조 방법(methodology)을 도시한다. 시작 단계에서 반도체 기판(대체로, 실리콘)이 제공되며(단계 501), 붕소(boron)와 같은 P-형 재료로 도핑된다. 그 다음으로, 통상적인 마스크 및 에칭 공정을 사용하여 PMOS 채널 웰이 정해지며(단계 503), 또 통상의 주입 또는 확산 기술을 사용하여 인(phosphorus)과 같은 불순물(impurity)이 소정 영역 아래로 깊숙이 유입된다. 그 다음으로, NMOS 채널 웰이 형성되고(단계 505), 또 NMOS 및 PMOS 장치들이 형성되는 능동 소자 영역(active area)이 정해진다(단계 507). 그 다음으로, 게이트 산화물이 성장되며(단계 509), 또 폴리실리콘 게이트가 형성된다(단계 511). NMOS 소스 및 드레인이 형성되며(단계 513), 또한 PMOS 소스 및 드레인이 형성된다(단계 515). 마지막으로, 콘택들이 완성되고 또 부식 방지층(passivation layer)이 도포(apply)된다(단계 517).
도 6은 도 1에 도시된 장치를 제조하는데 사용되는 주요 공정 단계를 도시한다. 시작 단계에서 P++기판이 제공되며(단계 601), 또 P-에피택셜 영역을 형성하도록 P-에피택셜층이 성장된다(단계 603). 그 다음으로, 한 실시예에서 얕은 P-웰이 형성되며(단계 605), 또 균일한 P++블랭킷층이 에피택셜층과 기판 사이에 주입된다(단계 607). 그 다음으로, P+접속 주입부가 에피택셜층 내에서 얕은 P-웰과 균일한 블랭킷 주입층 사이에 위치된다. 종래의 방법에 따라 장치 제조가 완료된다.
도 7의 제조 단계는 블랭킷층 (203)이 평탄하지 않다는 점을 제외하고는 도 6의 제조 단계와 유사하다. 이 방법에서는 시작 단계에서 P++기판이 제공되며(단계 701), 그 다음으로 P-에피택셜 영역이 형성된 후(단계 703), 얕은 P-웰이 형성된다. 그 다음으로, 균일한 비평탄 P++블랭킷층 (203)이 주입된다(단계 707). 그 다음으로, P+접속 주입부가 얕은 P-웰과 균일한 블랭킷층 (203) 사이에 위치된다. 그 다음, 종래의 방법에 따라 장치 제조가 완료된다.
도 8은, P-웰이 없다는 점을 제외하고는 도 2에 도시된 구조와 유사한 도 3에 도시된 구조를 제조하는 구현 단계를 도시한다. P++기판 영역이 제공되고(단계 801) 또 P-에피택셜 영역이 형성된 후(단계 803), 균일한 P++평탄 블랭킷층 (303)이 주입되며(단계 805) 또 P+접속 주입부가 에피택셜층 (305) 내에서 균일한 블랭킷층 (303)의 상부 및 N+단자 (323) 아래에 형성된다(단계 807).
도 9는 도 3에 도시된 실질적으로 평탄한 층 대신에 도 4에 도시된 평탄하지 않은 P++매립층 (403)을 형성하기 위한 방법을 도시한다. 역시, P++기판 영역이 형성되며(단계 901) 또 P-에피택셜 영역이 형성된다(단계 903). 그 다음으로, P++비평탄 매립층 (403)이 주입되며(단계 905), 또 P+접속 주입부가 에피택셜 영역 (405) 내에서 P++매립층 (403) 상부 및 N+단자 (423) 아래에 형성된다(단계 907).
도 10은 폴리실리콘 트렌치 영역 (1001)에 인접 배치된 평탄한 P++접속 매립층 주입부 (1017)을 가지는 반도체 PMOS 트랜지스터에 대한 한 예를 도시한다. 유전체부 (1003) 및 (1005)들은 P+단자 (1007), 게이트 (1009), P+단자 (1001) 및 디바이더부(divider section)를 포함하는 PMOS 트랜지스터 구조로부터 폴리실리콘 트렌치 영역을 분리시키도록 배치된다. 또한, 상기 구조는 장치 표면과 P++접속 매립층 주입부 (1017) 사이에 위치된 P-에피택셜층 (1015)를 포함하는데, 상기 P++접속 매립층 주입부 (1017)은 P++기판 (1019) 상에 배치된다. P-에피택셜층 (1015)의 위쪽에는 N-웰 구조 (1016)이 포함된다.
도 11은 비평탄 P++접속 매립층 주입부 (1117)을 포함하는 구조를 도시한다는 점을 제외하고는 도 10과 유사하다. 도 11에서, 폴리실리콘 트렌치 영역 (1101)이 유전체부 (1103) 및 (1105)에 인접되게 배치된다. 유전체부 (1105)는 P+단자 (1107), 게이트 단자 (1109) 및 다른 P+단자 (1111)을 포함하는 PMOS 트랜지스터 구조로부터 폴리실리콘 트렌치 영역 (1101)을 분리시킨다. 디바이더부 (1113)은 P+단자를 에피택셜층 (1115)로부터 분리시킨다. N-웰 (1116)이 P+단자 (1107) 및 (1111) 아래에 배치된다. 비평탄 P++접속 매립층 주입부 (1117)은 P++기판 영역 (1119) 상부 및 에피택셜층 (1115) 아래에 배치된다.
도 12는 에피택셜층 (1219) 내에 주입된 P+셀(cell) (1220)을 포함한다는 점을 제외하고는 도 10에 도시된 구조와 유사한 구조를 도시한다. 도 12에 도시된 바와 같이, 상기 도면은 폴리실리콘 트렌치 영역 (1201)에 근접되게 배치된 평탄한 P++접속 매립층 주입부 (1221)을 가지는 반도체 PMOS 트랜지스터에 대한 한 예를 도시한다. 유전체부 (1203)과 (1205)는 P+단자 (1207), 게이트 (1209), P+단자 (1211) 및 디바이더부 (1213)을 포함하는 PMOS 트랜지스터 구조로부터 폴리실리콘 트렌치 영역 (1201)을 분리시키도록 배치된다. 또한, 상기 구조는 장치 표면과 P++접속 매립층 주입부 (1221) 사이에 위치된 P-에피택셜층 (1219)를 역시 포함하는데, 상기 P++접속 매립층 주입부 (1221)은 P++기판 (1223) 위에 배치된다. P-에피택셜층 (1219)의 위쪽에는 N-웰 구조 (1218)이 위치되며 또 P+접속 셀 (1220)이 주입된다. P+접속 셀 (1220)은 N+단자 (1215)와 디바이더 (1217) 아래에 배치된다.
본 명세서에서 개시된 방법은, 동작시에 에피택셜 막 두께의 변화에 덜 민감하고 또 래치업 및 쉬트 저항 제어 문제를 크게 경감시키는 반도체 구조를 제공한다. 이는 P++접속 매립층 주입부와 P+에피택셜 접속 주입부들이 고 에너지(high energy) 주입기(implanter)를 사용하여 정해진 투입량(dosage) 및 에너지양 만큼씩 부가되기 때문에 얻을 수 있는 결과이다. P++기판 도핑 농도가 최대 배경 도핑 농도(background doping concentration)보다 작은 영역 내에 평탄 또는 비평탄 P++블랭킷 주입부가 위치된다. 평탄/비평탄 P++매립층 주입부 및 P+접속 주입부 양자 모두를 에피택셜 영역 내에 부가하므로써, 저항값이 작은 분로(shunt)가 P++기판과 P-웰 사이에 성립되고 또 양호하게 경계를 이루는(well defined) 금속 접합이 N-웰과 P++기판 사이에 형성된다. 이러한 방식으로, 작은 저항 분로가 P-웰과 P++기판 사이에 성립된다.
또한, N-웰 쉬트 저항 및 커패시턴스 허용 오차가 엄격하게 제어된다. 많은 양의 도펀트 주입 동작은 P++매립 접속 블랭킷 및 P+에피택셜 접속 주입부에 기인한 베이스 영역에서의 재결합 결과 기생 npn 트랜지스터의 바이폴라 전류 이득이 감소될 수 있도록 한다. 래치업에 대해서는 래치업 트리거 전압(latchup trigger voltage)이 증가한 결과 래치업 면역성(latch immunity)이 개선된다. ESD에 대해서는 국부 진성 온도(local intrinsic temperature)가 증가, 양호한 열적 저항 감소 및 P++기판으로의 작은 임피던스 경로가 성립된 결과 ESD 면역성이 개선된다.
SER에 대해서는 에피택셜 영역 내에서의 전자-홀 쌍의 재결합 증가 및 P++기판의 도펀트 양이 작은 부분의 감소 결과 SER 강도(robustness)가 개선된다. 또한, 알파 입자 집중 형상(funnel)도 크게 감소되며, 이에 따라 알파 입자 SER 면역성이 개선된다. MOSFET 스냅백에 대해서는 P++기판과 MOSFET 트랜지스터 사이의 에피택셜 영역 내에서의 전압 강하가 감소된 결과 스냅백 홀딩 전압(snapback holding voltage)이 개선된다. TGIDL에 대해서는 에피택셜 영역 및 P++기판의 도펀트의 양이 적은 부분 내에서의 공핍 영역 통과가 감소되므로써 트렌치 측벽의 공핍 영역을 따른 소수 캐리어 생성이 감소된 결과 트렌치 저장 노드 누설이 개선된다.
본 발명의 방법 및 장치를 본 명세서에서 개시된 바람직한 실시예와 관련하여 설명되었다. 비록 본 발명의 실시예가 본 명세서에서 특정 변형 실시예와 함께 상세하게 도시 및 설명되었지만, 본 발명의 교시(teaching)를 구현하는 많은 다른 변형 실시예들이 본 기술의 당업자들에 의해 쉽게 행해질 수 있다. 따라서, 본 발명은 본 명세서에서 설명된 특정 형식에 제한되지 않으며, 본 발명의 정신 및 범위 내에 타당하게 포함될 수 있는 대안적인 실시예, 변형 및 균등한 실시예(equivalents)들은 본 발명의 범위에 속한다.

Claims (48)

  1. 반도체 장치를 제조하는 방법에 있어서,
    a) 제 1 유형의 반도체 재료로 형성된 기판 영역을 제공하는 단계,
    b) 상기 기판 영역 상부에 상기 제 1 유형의 반도체 재료로 형성되는 에피택 셜 영역(epitaxial region)을 형성하는 단계 및
    c) 상기 기판 영역과 반도체 장치의 상단 표면 사이에 상기 제 1 유형의 반 도체 재료로 형성되는 접속 주입부(connecting implant)를 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서, 상기 반도체 장치는 트렌치 영역(trench region)에 인접하여 형성되며, 상기 트렌치 영역은 유전층(dielectric layer)에 의해 상기 반도체 장치로부터 분리되는 반도체 장치 제조 방법.
  3. 제 1항에 있어서, 상기 접속 주입부가 매립층(buried layer)인 반도체 장치 제조 방법.
  4. 제 3항에 있어서, 상기 매립층이 반도체 장치의 상단 표면으로부터 비교적 균일한 깊이에 위치되는 반도체 장치 제조 방법.
  5. 제 3항에 있어서, 상기 매립층이 반도체 장치의 상단 표면으로부터 균일하지 않은 깊이에 위치되는 반도체 장치 제조 방법.
  6. 제 1항에 있어서, 상기 접속 주입부가 셀 주입부(cell implant)인 반도체 장치 제조 방법.
  7. 제 6항에 있어서, 상기 접속 주입부가 상기 에피택셜 영역 내에 위치되는 반도체 장치 제조 방법.
  8. 제 6항에 있어서, 상기 기판 영역과 상기 에피택셜 영역 사이에 위치되는 매립층을 포함하는 제 2 접속 주입부를 형성하는 단계를 추가적으로 포함하는 반도체 장치 제조 방법.
  9. 제 8항에 있어서, 상기 매립층이 반도체 장치의 상단 표면으로부터 비교적 균일한 깊이에 위치되는 반도체 장치 제조 방법.
  10. 제 8항에 있어서, 상기 매립층이 반도체 장치의 상단 표면으로부터 균일하지 않은 깊이에 위치되는 반도체 장치 제조 방법.
  11. 제 2항에 있어서, 상기 접속 주입부가 매립층(buried layer)인 반도체 장치 제조 방법.
  12. 제 11항에 있어서, 상기 매립층이 반도체 장치의 상단 표면으로부터 비교적 균일한 깊이에 위치되는 반도체 장치 제조 방법.
  13. 제 11항에 있어서, 상기 매립층이 반도체 장치의 상단 표면으로부터 균일하지 않은 깊이에 위치되는 반도체 장치 제조 방법.
  14. 제 2항에 있어서, 상기 접속 주입부가 셀 주입부(cell implant)인 반도체 장치 제조 방법.
  15. 제 14항에 있어서, 상기 접속 주입부가 상기 에피택셜 영역 내에 위치되는 반도체 장치 제조 방법.
  16. 제 14항에 있어서, 상기 기판 영역과 상기 에피택셜 영역 사이에 위치되는 매립층을 포함하는 제 2 접속 주입부를 형성하는 단계를 추가적으로 포함하는 반도체 장치 제조 방법.
  17. 제 16항에 있어서, 상기 매립층이 반도체 장치의 상단 표면으로부터 비교적 균일한 깊이에 위치되는 반도체 장치 제조 방법.
  18. 제 16항에 있어서, 상기 매립층이 반도체 장치의 상단 표면으로부터 균일하지 않은 깊이에 위치되는 반도체 장치 제조 방법.
  19. 제 1항에 있어서, 상기 접속 주입부 상부에 위치되며 반도체 장치의 제 1 접속 단자에 접속되도록 상기 에피택셜 영역 내에 상기 제 1 유형의 반도체 재료로 형성되는 제 1 웰(well)을 형성하는 단계를 추가적으로 포함하는 반도체 장치 제조 방법.
  20. 제 19항에 있어서, 반도체 장치의 제 2 및 제 3 접속 단자에 접속되도록 제 2 유형의 반도체 재료로 형성되는 제 2 웰을 형성하는 단계를 추가적으로 포함하는 반도체 장치 제조 방법.
  21. 제 20항에 있어서, 상기 제 1 웰이 상기 제 2 웰에 비해 상대적으로 얕은(shallow) 반도체 장치 제조 방법.
  22. 제 21항에 있어서, 상기 제 1 접속 단자가 상기 제 2 유형의 반도체 재료로 형성되는 반도체 장치 제조 방법.
  23. 제 22항에 있어서, 상기 제 2 및 제 3 접속 단자들이 상기 제 1 및 제 2 유형의 반도체 재료로 각각 형성되는 반도체 장치 제조 방법.
  24. 제 23항에 있어서, 상기 제 1 유형의 반도체 재료는 P-형 재료이고 상기 제 2 유형의 반도체 재료는 N-형 재료인 반도체 장치 제조 방법.
  25. 반도체 장치에 있어서,
    a) 제 1 유형의 반도체 재료로 형성된 기판 영역,
    b) 상기 제 1 유형의 반도체 재료로 형성되며 상기 기판 영역 상부에 위치되 는 에피택셜 영역 및
    c) 상기 제 1 유형의 반도체 재료로 형성되며 상기 기판 영역과 반도체 장치 의 상단 표면 사이에 위치된 접속 주입부를 포함하는 반도체 장치.
  26. 제 25항에 있어서, 상기 반도체 장치는 트렌치 영역(trench region)에 인접하여 형성되며, 상기 트렌치 영역은 유전층(dielectric layer)에 의해 상기 반도체 장치로부터 분리되는 반도체 장치.
  27. 제 25항에 있어서, 상기 접속 주입부가 매립층(buried layer)인 반도체 장치.
  28. 제 27항에 있어서, 상기 매립층이 반도체 장치의 상단 표면으로부터 비교적 균일한 깊이에 위치되는 반도체 장치.
  29. 제 27항에 있어서, 상기 매립층이 반도체 장치의 상단 표면으로부터 균일하지 않은 깊이에 위치되는 반도체 장치.
  30. 제 25항에 있어서, 상기 접속 주입부가 셀 주입부(cell implant)인 반도체 장치.
  31. 제 30항에 있어서, 상기 접속 주입부가 상기 에피택셜 영역 내에 위치되는 반도체 장치.
  32. 제 30항에 있어서, 상기 기판 영역과 상기 에피택셜 영역 사이에 위치되는 매립층을 포함하는 제 2 접속 주입부를 추가적으로 포함하는 반도체 장치.
  33. 제 32항에 있어서, 상기 매립층이 반도체 장치의 상단 표면으로부터 비교적 균일한 깊이에 위치되는 반도체 장치.
  34. 제 32항에 있어서, 상기 매립층이 반도체 장치의 상단 표면으로부터 균일하지 않은 깊이에 위치되는 반도체 장치.
  35. 제 26항에 있어서, 상기 접속 주입부가 매립층(buried layer)인 반도체 장치.
  36. 제 35항에 있어서, 상기 매립층이 반도체 장치의 상단 표면으로부터 비교적 균일한 깊이에 위치되는 반도체 장치.
  37. 제 35항에 있어서, 상기 매립층이 반도체 장치의 상단 표면으로부터 균일하지 않은 깊이에 위치되는 반도체 장치.
  38. 제 26항에 있어서, 상기 접속 주입부가 셀 주입부(cell implant)인 반도체 장치.
  39. 제 38항에 있어서, 상기 접속 주입부가 상기 에피택셜 영역 내에 위치되는 반도체 장치.
  40. 제 38항에 있어서, 상기 기판 영역과 상기 에피택셜 영역 사이에 위치되는 매립층을 포함하는 제 2 접속 주입부를 추가적으로 포함하는 반도체 장치.
  41. 제 40항에 있어서, 상기 매립층이 반도체 장치의 상단 표면으로부터 비교적 균일한 깊이에 위치되는 반도체 장치.
  42. 제 40항에 있어서, 상기 매립층이 반도체 장치의 상단 표면으로부터 균일하지 않은 깊이에 위치되는 반도체 장치.
  43. 제 25항에 있어서, 상기 접속 주입부 상부에 위치되며 반도체 장치의 제 1 접속 단자에 접속되도록 상기 에피택셜 영역 내에 상기 제 1 유형의 반도체 재료로 형성되는 제 1 웰(well)을 추가적으로 포함하는 반도체 장치.
  44. 제 43항에 있어서, 반도체 장치의 제 2 및 제 3 접속 단자에 접속되도록 제 2 유형의 반도체 재료로 형성되는 제 2 웰을 추가적으로 포함하는 반도체 장치.
  45. 제 44항에 있어서, 상기 제 1 웰이 상기 제 2 웰에 비해 상대적으로 얕은(shallow) 반도체 장치.
  46. 제 45항에 있어서, 상기 제 1 접속 단자가 상기 제 2 유형의 반도체 재료로 형성되는 반도체 장치.
  47. 제 46항에 있어서, 상기 제 2 및 제 3 접속 단자들이 상기 제 1 및 제 2 유형의 반도체 재료로 각각 형성되는 반도체 장치.
  48. 제 47항에 있어서, 상기 제 1 유형의 반도체 재료는 P-형 재료이고 상기 제 2 유형의 반도체 재료는 N-형 재료인 반도체 장치.
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