KR980006271A - 앤티퓨즈 제조방법 - Google Patents
앤티퓨즈 제조방법 Download PDFInfo
- Publication number
- KR980006271A KR980006271A KR1019960022105A KR19960022105A KR980006271A KR 980006271 A KR980006271 A KR 980006271A KR 1019960022105 A KR1019960022105 A KR 1019960022105A KR 19960022105 A KR19960022105 A KR 19960022105A KR 980006271 A KR980006271 A KR 980006271A
- Authority
- KR
- South Korea
- Prior art keywords
- conductive layer
- forming
- antifuse
- insulating
- insulating film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Fuses (AREA)
Abstract
본 발명은 종래의 앤티퓨즈의 문제점을 해결하기 위해 안출한 것으로 앤티퓨즈의 단차를 개선하여 소자의 신뢰도를 향상시킨 앤티퓨즈 제조방법을 제공하는데 그 목적이 있다. 상기와 같은 목적을 달성하기 위하여 본 발명에 다른 앤티퓨즈 제조방법은 절연기판상에 제1전도층을 형성하는 단계; 상기 제1전도층상에 부분적으로 제2전도층 패턴을 형성하는 단계; 상기 제2전도층 전면에 앤티퓨즈를 형성하는 단계; 상기 앤티퓨즈를 포함한 제1전도층상에 제1절연막, 제2절연막 및 제3절연막을 차례로 형성하는 단계; 상기 제3절연막, 제2절연막 및 제1절연막을 선택적으로 패터닝하여 앤티퓨즈가 부분적으로 노출되는 콘택홀을 형성하는 단계; 상기 콘택홀을 통해서 앤티퓨즈와 접촉하는 제2전도층을 선택적으로 형성하는 단계를 포함한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2도(a)내지 (e)는 본 발명에 다른 앤티퓨즈 제조공정 단면도
Claims (3)
- 절연기판상에 제1전도층을 형성하는 단계; 상기 제1전도층상에 부분적으로 제2전도층 패턴을 형성하는 단계; 상기 제2전도층 전면에 앤티퓨즈를 형성하는 단계; 상기 앤티퓨즈를 포함한 제1전도층상에 제1절연막, 제2절연막 및 제3절연막을 차례로 형성하는 단계; 상기 제3절연막, 제2절연막 및 제1절연막을 선택적으로 패터닝하여 앤티퓨즈가 부분적으로 노출되는 콘택홀을 형성하는 단계; 상기 콘택홀을 통해서 앤티퓨즈와 접촉하는 제2전도층을 선택적으로 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 엔티퓨즈 제조방법
- 제1항에 있어서,상기 제2전도층 패턴은 제1전도층 패턴은 제1전도층 및 제3전도층과 동일물질로 형성함을 특징으로 하는 앤티퓨즈 제조방법
- 제1항 또는 제2항에 있어서, 상기 제2전도층 패턴은 알류미늄으로 형성함을 특징으로 하는 애티퓨즈 제조방법
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960022105A KR100186499B1 (ko) | 1996-06-18 | 1996-06-18 | 앤티퓨즈 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960022105A KR100186499B1 (ko) | 1996-06-18 | 1996-06-18 | 앤티퓨즈 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980006271A true KR980006271A (ko) | 1998-03-30 |
| KR100186499B1 KR100186499B1 (ko) | 1999-03-20 |
Family
ID=19462361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960022105A KR100186499B1 (ko) | 1996-06-18 | 1996-06-18 | 앤티퓨즈 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100186499B1 (ko) |
-
1996
- 1996-06-18 KR KR1019960022105A patent/KR100186499B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100186499B1 (ko) | 1999-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920017258A (ko) | 집적 회로 제조 방법 | |
| KR920005304A (ko) | 반도체집적회로장치의 배선접속구조 및 그 제조방법 | |
| KR970030682A (ko) | 반도체장치 및 그 제조방법 | |
| KR890007387A (ko) | 반도체 장치의 제조공정 및 전도성 레벨간의 상호 접속방법 | |
| KR970072325A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR940022801A (ko) | 반도체소자의 콘택 형성방법 | |
| KR900002321A (ko) | 고저항층을 가지는 반도체장치 | |
| KR980006271A (ko) | 앤티퓨즈 제조방법 | |
| KR970024275A (ko) | 안전 동작 영역을 증가시킨 트랜지스터 및 그 제조 방법 | |
| KR980005912A (ko) | 반도체 장치의 금속콘택구조 및 그 제조방법 | |
| KR920003532A (ko) | 마스터 슬라이스 방식에 있어서의 반도체집적회로의 제조방법 | |
| KR910001901A (ko) | 접촉창 형성 방법 | |
| KR970052391A (ko) | 반도체 장치의 콘택홀 형성 방법 | |
| KR950034526A (ko) | 고부하저항 제조방법 | |
| KR970054004A (ko) | 반도체장치의 비트라인 형성방법 | |
| KR960019701A (ko) | 집적 회로 및 그 제조 방법 | |
| KR910013461A (ko) | 다층배선시 콘택트부 형성방법 | |
| KR880010473A (ko) | 반도체장치의 제조방법 | |
| KR950027946A (ko) | 반도체 소자의 금속배선 콘택 제조방법 | |
| KR960019511A (ko) | 반도체장치의 제조방법 | |
| KR960035853A (ko) | 미세 패턴의 형성방법 | |
| KR920005311A (ko) | 플레이팅 전극 배선을 갖는 반도체 장치 및 그 제조방법 | |
| KR960036059A (ko) | 반도체 메모리장치의 금속배선 및 그 제조방법 | |
| KR960039356A (ko) | 반도체 소자의 전하저장전극 제조방법 | |
| KR930014793A (ko) | 반도체 장치의 금속공정 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20051118 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |