KR970018684A - 엘디디(ldd) 구조 모오스(mos) 트랜지스터 제조방법 - Google Patents

엘디디(ldd) 구조 모오스(mos) 트랜지스터 제조방법 Download PDF

Info

Publication number
KR970018684A
KR970018684A KR1019950031655A KR19950031655A KR970018684A KR 970018684 A KR970018684 A KR 970018684A KR 1019950031655 A KR1019950031655 A KR 1019950031655A KR 19950031655 A KR19950031655 A KR 19950031655A KR 970018684 A KR970018684 A KR 970018684A
Authority
KR
South Korea
Prior art keywords
gate
forming
oxide film
substrate
side well
Prior art date
Application number
KR1019950031655A
Other languages
English (en)
Other versions
KR0166850B1 (ko
Inventor
임근
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019950031655A priority Critical patent/KR0166850B1/ko
Priority to DE19543389A priority patent/DE19543389C2/de
Priority to JP8044101A priority patent/JP2847490B2/ja
Priority to US08/655,240 priority patent/US5817563A/en
Publication of KR970018684A publication Critical patent/KR970018684A/ko
Application granted granted Critical
Publication of KR0166850B1 publication Critical patent/KR0166850B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66575Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 LDD(Lightly Doped Drain) 구조를 갖는 MOS 트랜지스터에 관한 것으로, 특히 단채널 효과(Short Channel Effect) 및 GIDL(Gate Indnced Drain Leakage)을 개선하여 초고집적 회로에 적용하기 용이하도록 한 LDD구조 MOS트랜지스터 제조방법에 관한 것이다.
본 발명은 기판을 제공하는 공정; 기판에 필드 산화막들을 일정간격을 주도록 형성하는 공정; 필드 산화막들 사이에 게이트를 형성하는 공정; 전표면상에 산화막을 형성하고, 그 산화막상에 질화막을 형성하는 공정; 그 질화막을 에치백하여 그 게이트의 옆에 사이드 웰을 형성하는 공정; 그 질화막을 사이드 웰 마스크로 하여 게이트 사이드 웰 산화막을 그 게이트 양측면에 형성하는 공정; 그 질화막을 식각하여 제거하는 공정; 고농도 불순물을 기판내에 주입하는 공정; 그 게이트 사이드 웰 산화막을 게이트 양측면에 I 자 모양으로 형성하는 공정; 저농도 불순물을 기판내에 주입하는 공정을 특징으로 하는 LDD구조 MOS트랜지스터 제조방법이다.

Description

엘디디(LDD) 구조 모오스(MOS) 트랜지스터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 LDD구조 MOS트랜지스터 제조공정 단면도들,
제3도는 본 발명의 LDD구조 MOS트랜지스터 특성관련 단면도

Claims (11)

  1. 기판을 제공하는 공정; 기판에 필드산화막들을 일정 간격을 주도록 형성하는 공정; 필드산화막들 사이에 게이트를 형성하는 공정; 전표면상에 산화막을 형성하고, 그 산화막상에 질화막을 형성하는 공정; 그 질화막을 에치백하여 그 게이트의 옆에 사이드 웰을 형성하는 공정; 그 질화막을 사이드 웰 마스크로 하여 게이트 사이드 웰 산화막을 그 게이트 양측면에 형성하는 공정; 그 질화막을 식각하여 제거하는 공정; 고농도 불순물을 기판내에 주입하는 공정; 그 게이트 사이드 웰 산화막을 게이트 양측면에 I 자 모양으로 형성하는 공정; 저농도 불순물을 기판내에 주입하는 공정을 특징으로 하는 LDD구조 MOS트랜지스터 제조방법.
  2. 제1항에 있어서, 기판은 실리콘 기판을 사용함을 특징으로 하는 LDD구조 MOS트랜지스터 제조방법.
  3. 제1항에 있어서, 게이트는 기판상에 산화막을 형성하고, 산화막상에 실리콘을 형성하고, 그 실리콘상에 게이트 산화막을 형성하는 것을 특징으로 하는 LDD구조 MOS트랜지스터 제조방법.
  4. 제3항에 있어서, 게이트는 필드 산호막쌍들 사이에 소오스와 드레인 영역을 만들 수 있는 공간을 남겨놓고 감광제 도포후 일직선상의 기둥으로 형성하는 것을 특징으로 하는 LDD구조 MOS트랜지스터 제조방법.
  5. 제1항에 있어서, 필드산화막 형성후에 필드 산화막들상에 감광제를 도포하고 문턱전압 조절용 채널이온 주입을 함으로 특징으로 하는 LDD구조 MOS트랜지스터 제조방법.
  6. 제1에 있어서, 게이트 사이드 웰 산화막들은 게이트 양측면에 L자 모양으로 형성함으로 특징으로 하는 LDD구조 MOS트랜지스터 제조방법.
  7. 제6항에 있어서, 게이트 사이드 웰 산화막을 게이트 양측면에 L자 모양으로 형성하는 아랫부분의 산화막 확장된 부위 밑까지만 고농도 불순물 n형 이온이 확산되도록 함을 특징으로 하는 LDD구조 MOS트랜지스터 제조방법.
  8. 제1항에 있어서, 게이트 사이드 웰 산화막을 게이트 양측면에 I자 모양으로 형성하는 공정을 실행한후 저농도 불순물 n형 이온주입한후 불순물이 게이트 측면까지만 확산되도록 함을 특징으로 하는 LDD구조 MOS트랜지스터 제조방법.
  9. 제1항에 있어서, 게이트 형성후 필드 산화막들상에 감광제를 단한번 도포하여 공정이 끝난후 제거함을 특징으로 하는 LDD구조 MOS트랜지스터 제조방법.
  10. 제1항에 있어서, 고농도 불순물 10+15ions/㎤의 n형 이온으로 이루어지는 것을 특징으로 하는 LDD 구조 MOS트랜지스터 제조방법.
  11. 제1항에 있어서, 저농도 불순물은 10+13ions/㎤의 n형 이온으로 이루어지는 것을 특징으로 하는 LDD 구조 MOS트랜지스터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950031655A 1995-09-25 1995-09-25 트랜지스터 제조방법 KR0166850B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019950031655A KR0166850B1 (ko) 1995-09-25 1995-09-25 트랜지스터 제조방법
DE19543389A DE19543389C2 (de) 1995-09-25 1995-11-21 Verfahren zur Herstellung eines Transistors
JP8044101A JP2847490B2 (ja) 1995-09-25 1996-02-07 トランジスタの製造方法
US08/655,240 US5817563A (en) 1995-09-25 1996-06-05 Method for fabricating an LDD transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950031655A KR0166850B1 (ko) 1995-09-25 1995-09-25 트랜지스터 제조방법

Publications (2)

Publication Number Publication Date
KR970018684A true KR970018684A (ko) 1997-04-30
KR0166850B1 KR0166850B1 (ko) 1999-01-15

Family

ID=19427748

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950031655A KR0166850B1 (ko) 1995-09-25 1995-09-25 트랜지스터 제조방법

Country Status (4)

Country Link
US (1) US5817563A (ko)
JP (1) JP2847490B2 (ko)
KR (1) KR0166850B1 (ko)
DE (1) DE19543389C2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396895B1 (ko) * 2001-08-02 2003-09-02 삼성전자주식회사 L자형 스페이서를 채용한 반도체 소자의 제조 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6057604A (en) * 1993-12-17 2000-05-02 Stmicroelectronics, Inc. Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure
US5989964A (en) * 1997-03-17 1999-11-23 Advanced Micro Devices, Inc. Post-spacer LDD implant for shallow LDD transistor
US5942782A (en) * 1997-05-21 1999-08-24 United Microelectronics Corp. Electrostatic protection component
JPH1187703A (ja) * 1997-09-10 1999-03-30 Toshiba Corp 半導体装置の製造方法
US6187645B1 (en) * 1999-01-19 2001-02-13 United Microelectronics Corp. Method for manufacturing semiconductor device capable of preventing gate-to-drain capacitance and eliminating birds beak formation
JP3307372B2 (ja) 1999-07-28 2002-07-24 日本電気株式会社 半導体装置およびその製造方法
US6235597B1 (en) * 1999-08-06 2001-05-22 International Business Machines Corporation Semiconductor structure having reduced silicide resistance between closely spaced gates and method of fabrication
JP2001358233A (ja) * 2000-06-15 2001-12-26 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
KR20020007848A (ko) 2000-07-19 2002-01-29 박종섭 반도체 소자 및 그의 제조 방법
DE10148794B4 (de) * 2001-10-02 2005-11-17 Infineon Technologies Ag Verfahren zum Herstellen eines MOS-Transistors und MOS-Transistor
US7429524B2 (en) * 2005-09-14 2008-09-30 Texas Instruments Incorporated Transistor design self-aligned to contact
CN102637600B (zh) * 2011-02-10 2014-04-30 上海宏力半导体制造有限公司 Mos器件制备方法
KR102065973B1 (ko) 2013-07-12 2020-01-15 삼성전자 주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4366613A (en) * 1980-12-17 1983-01-04 Ibm Corporation Method of fabricating an MOS dynamic RAM with lightly doped drain
US4728617A (en) * 1986-11-04 1988-03-01 Intel Corporation Method of fabricating a MOSFET with graded source and drain regions
US4818714A (en) * 1987-12-02 1989-04-04 Advanced Micro Devices, Inc. Method of making a high performance MOS device having LDD regions with graded junctions
US4908326A (en) * 1988-01-19 1990-03-13 Standard Microsystems Corporation Process for fabricating self-aligned silicide lightly doped drain MOS devices
KR940002404B1 (ko) * 1991-06-13 1994-03-24 금성일렉트론 주식회사 Gldd 모스패트 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396895B1 (ko) * 2001-08-02 2003-09-02 삼성전자주식회사 L자형 스페이서를 채용한 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
DE19543389A1 (de) 1997-03-27
JP2847490B2 (ja) 1999-01-20
JPH0992830A (ja) 1997-04-04
KR0166850B1 (ko) 1999-01-15
US5817563A (en) 1998-10-06
DE19543389C2 (de) 2003-04-24

Similar Documents

Publication Publication Date Title
US5548143A (en) Metal oxide semiconductor transistor and a method for manufacturing the same
KR970018684A (ko) 엘디디(ldd) 구조 모오스(mos) 트랜지스터 제조방법
US5557129A (en) Semiconductor MOSFET device having a shallow nitrogen implanted channel region
KR100238699B1 (ko) Soimos트랜지스터
KR950021786A (ko) 모스펫(mosfet) 및 그 제조방법
US6153910A (en) Semiconductor device with nitrogen implanted channel region
KR970023872A (ko) 모스 트랜지스터의 제조방법
KR19990025085A (ko) 트랜지스터 제조방법
KR100239420B1 (ko) 반도체 소자 및 그의 제조 방법
KR100406591B1 (ko) 반도체소자의제조방법
KR100252842B1 (ko) 반도체 소자 및 그 제조방법
KR100192539B1 (ko) 씨모스 트랜지스터 제조방법
KR100192536B1 (ko) 모스 트랜지스터 제조방법
KR100223994B1 (ko) 고집적 엔형 전계효과 금속산화물반도체 구조 및 그 제조방법
KR930008897B1 (ko) Mosfet 제조방법
KR100265851B1 (ko) 반도체장치의전계효과트랜지스터제조방법
KR100327419B1 (ko) 반도체소자제조방법
KR100214535B1 (ko) 엘디디 구조 모스 트랜지스터 제조방법
KR100537272B1 (ko) 반도체 소자의 제조 방법
KR970003940A (ko) 반도체 소자의 트랜지스터 제조방법
KR950021269A (ko) 반도체 소자의 소오스/드레인 형성 방법
KR960009066A (ko) 반도체 소자의 트랜지스터 제조방법
KR960026972A (ko) 저도핑 드레인(ldd) 구조의 박막 트랜지스터 및 그 제조 방법
KR970008585A (ko) 시모스 반도체 장치의 제조방법
KR950024330A (ko) 모스펫(mosfet) 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090828

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee