KR950034843A - 절연 게이트 전계효과 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 소스 및 드레인 영역에 대한 측방향 및 수직방향 도펀트 프로파일을 설정하기 위하여 독립적인 공정 단계를 수행한 절연 게이트 전계효과 트랜지스터(10, 70)에 관한 것이다. 단방향 트랜지스터(10)에 있어서, 소스 영역의 부분(48, 50, 51, 55)은 헤일로 영역(34, 41)내에 포함되는 반면에 드레인 영역의 부분(49, 47, 52, 64)은 헤일로 여역내에 포함되지 않는다. 소스 영역(60,65)은 채널 길이를 설정하기 위한 제1부분(48, 51)과, 강복 전압 및 소스/드레인 용량을 설정하기 위한 제2부분(50, 55)을 가진다. 제2부분(50, 55)은 제1부분(48, 51)보다 헤일로 영역 안으로 더 연장한다. 양방향 트랜지스터(70)에 있어서, 드레인 영역(72, 77)의 부분(84, 89, 80, 91)은 헤일로 영역(75, 79)내에 포함된다.

Description

절연 게이트 전계효과 트랜지스터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제4도는 본 발명의 제1실시예 및 제2실시예에 다른 초기 제도 단계중 절연 게이트 전계효과 트랜지스터의 일부분에 대한 확대 단면도.

Claims (5)

  1. 절연 게이트 전계효과 트랜지스터(10) 제조 방법에 있어서, 주표면(12)을 갖고 있는 제1형 전도율의 반도체 기판(11)을 준비하는 단계와; 상기 주표면(12)의 일부분상에 제1측부와 제2측부를 갖고 있는 게이트 구조체(29′)를 형성하는 단계와, 상기 제1형 전도율의 제1도펀트 영역(34)을 게이트 구조체(29′)의 제1측부에 정렬하고 주표면(12)으로부터 반도체 기판(11)안으로 제1거리만큼 수직방향 연장하면서 게이트 구조체(29′)의 제1측부로부터 게이트 구조체(29′) 아래의 제1위치로 제2거리만큼 측방향 연장하도록 상기 반도체 기판(11)에 형성하는 단계와; 제2형 전도율의 제2도펀트 영역(48)을 게이트 구조체(29′)의 상기 제1측부에 정렬하고 상기 주표면(12)으로부터 상기 제1도펀트 영역(34)안으로 제3거리만큼 수직 방향 연장하면서 상기 게이트 구조체(29′)의 제1측부로부터 게이트 구조체(29′) 아래의 제2위치로 제4거리만큼 측방향 연장하도록 상기 제1도펀트 영역(34)내에 형성하는 단계와; 상기 제2형 전도율의 제3도펀트 영역(50)을 상기 제1도펀트 영역(34)의 일부분 안으로 제5거리만큼 수직방향 연장하고 상기 게이트 구조체(29′)의 제1측부로부터 측방향으로 이격하도록 상기 제1도펀트 영역(34)내에 형성하는 단계와; 상기 제2형 전도율의 제4도펀트 영역(49)을 주표면(12)으로부터 반도체 기판(11) 안으로 제7거리만큼 수직방향 연장하도록 상기 게이트 구조체(29′)의 제2측부쪽 반도체 기판(11)의 일부분내에 형성하는 단계와; 상기 제3도펀트 영역(50)의 일부분과 접촉하는 제1전극(56)을 형성하는 단계와; 상기 제4도펀트 영역(49)의 일부분과 접촉하는 제2전극(57)을 형성하는 단계와; 상기 게이트 구조체(29′)의 일부분과 접촉하는 제3전극(61)을 형성하는 단계를 포함하는 것을 특징으로 하는 절연 게이트 전계효과 트랜지스터 제조 방법.
  2. 적어도 강복 전압과 기생 전압을 향상시키는 절연 게이트 전계효과 트랜지스터 제조방법에 있어서, 제1형 전도율의 제1도펀트 웰(13)을 가지며 주표면(12)을 구비하는 반도체 재료(11)를 준비하는 단계와; 상기 제1도펀트 웰(13)의 일부분상에 제1측부와 제2측부를 가지는 제1게이트 구조체(29′)를 형성하는 단계와; 상기 제1게이트 구조체(29′)의 제1측부에 정렬하고 상기 제1게이트 구조체(29′)아래에 측방향 연장하도록 제1도펀트 웰(13)의 제1부분(34)을 상기 제1형 전도율의 불순물 재료로 도핑하는 단계와; 상기 제1게이트 구조체(29′)의 아래에 축방향 연장 하도록 상기 제1도펀트 웰(13)의 제1부분(34)의 제1하위부분(48)을 제2형 전도율의 불순물 재료로 도핑하는 단계와 제1하위부분(48)을 지나 수직 방향 연장하고 상기 제1하위부분(48)내에 측방향으로 포함되도록 상기 제1도펀트 웰(13)의 제1부분(34)의 제2하위부분(50)을 상기 제2형 전도율의 불순물 재료로 도핑하는 단계와; 상기 제1게이트 구조체의 제2측부에 정렬되도록 상기 제1도펀트 웰(13)의 제2부분(49)을 제2형 전도율의 불순물 재료로 도핑하는 단계와; 상기 제2하위부분(50)과 접촉하는 제1전극(56)과 상기 제1도펀트 웰(13)의 제2부분(49)과 접촉하는 제2전극(57)을 형성하는 단계와; 상기 제1게이트 구조체(29′)와 접촉하는 제3전극(61)을 형성하는 단계를 포함하는 것을 특징으로 하는 절연 게이트 전계효과 트랜지스터 제조 방법.
  3. 절연 게이트 반도체 장치(10)제조 방법에 있어서, 제1형 전도율의 반도체 기판(11)의 제1부분상에 제1측부와 제2측부를 가지고 있는 게이트 구조체(29′)를 형성하는 단계와; 제1형 전도율의 제1헤일로 영역(34)을 반도체 기판(11)내의 상기 게이트 구조체(29′)를 제1측부상에 형성하는 단계와; 상기 제1헤일로 영역(34)내에제2형 전도율을 갖는 소스 영역(60)의 제1부분(48)을 형성하는 단계와; 상기 제1헤일로 영역(34)내에 제2형 전도율을 갖는 소스 영역(60)의 제2부분(50)을 상기 소스 영역(60)의 제1부분(48)을 지나 수직방향으로 연장하고 상기 소스 영역(60)의 제1부분(48)내에 측방향으로 포함되도록 형성하는 단계와; 반도체 기판(11)내의 상기 게이트 구조체(29′)의 제2측부상에 제2형 전도율의 드레인 영역(66)을 형성하는 단계와; 상기 소스 영역(60)의 제2부분(50)의 일부분과 접촉하는 소스 전극(56)을 형성하는 단계와; 상기 드레인 영역(66)와 접촉하는 드레인 전극(57)을 형성하는 단계와; 상기 게이트 구조체(29′)와 접촉하는 게이트 전극(61)을 형성하는 단계를 포함하는 것을 특징으로 하는 절연 게이트 반도체 장치 제조 방법.
  4. 절연 게이트 반도체 장치(10)에 있어서, 제1형 전도율의 반도체 기판(11)과; 상기 반도체 기판(11)의 제1부분상에 배치되고 제1측부와 제2측부를 가지고 있는 게이트 구조체(29′)와; 반도체 기판(11)내에서 상기 게이트 구조체(29′)의 제1측부상에 있도록 배치되고 상기 게이트 구조체(29′)의 아래에 연장하는 부분을 가지고 있는 제1형 전도율의 제1도펀트 영역(34)과; 상기 제1도펀트 영역(34)내에 포함된 제2형 전도율의 제2도펀트 영역(48)과; 상기 제2도펀트 영역(48)을 지나 수직방향 연장하고 상기 제2도펀트 영역(48)내에 측방향으로 포함되는 제2형 전도율의 제3도펀트 영역(50)과; 상기 게이트 구조체(29′)의 제2측부에 인접한 제2형 전도율의 제4도펀트 영역(49)과; 상기 제3도펀트 영역(50)의 일부분과 접촉하는 제1전극(56)과; 상기 제4도펀트 영역(49)의 일부분과 접촉하는 제2전극(57)과; 상기 게이트 구조체(29′)와 접촉하는 제3전극(61)을 포함하는 것을 특징으로 하는 절연 게이트 반도체 장치.
  5. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650340A (en) * 1994-08-18 1997-07-22 Sun Microsystems, Inc. Method of making asymmetric low power MOS devices
US5545575A (en) * 1994-10-24 1996-08-13 Motorola, Inc. Method for manufacturing an insulated gate semiconductor device
US5605855A (en) * 1995-02-28 1997-02-25 Motorola Inc. Process for fabricating a graded-channel MOS device
US5541132A (en) * 1995-03-21 1996-07-30 Motorola, Inc. Insulated gate semiconductor device and method of manufacture
US5612244A (en) * 1995-03-21 1997-03-18 Motorola, Inc. Insulated gate semiconductor device having a cavity under a portion of a gate structure and method of manufacture
US5744372A (en) * 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
KR960042942A (ko) * 1995-05-04 1996-12-21 빈센트 비.인그라시아 반도체 디바이스 형성 방법
CN1157480A (zh) * 1995-08-30 1997-08-20 摩托罗拉公司 用栅电极易处置隔层形成单边缓变沟道半导体器件的方法
US5716866A (en) * 1995-08-30 1998-02-10 Motorola, Inc. Method of forming a semiconductor device
US6127700A (en) * 1995-09-12 2000-10-03 National Semiconductor Corporation Field-effect transistor having local threshold-adjust doping
US5679588A (en) * 1995-10-05 1997-10-21 Integrated Device Technology, Inc. Method for fabricating P-wells and N-wells having optimized field and active regions
US5573961A (en) * 1995-11-09 1996-11-12 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contact for a MOSFET device fabricated in an SOI layer
US5736440A (en) * 1995-11-27 1998-04-07 Micron Technology, Inc. Semiconductor processing method of forming complementary NMOS and PMOS field effect transistors on a substrate
US5793088A (en) * 1996-06-18 1998-08-11 Integrated Device Technology, Inc. Structure for controlling threshold voltage of MOSFET
US5668024A (en) * 1996-07-17 1997-09-16 Taiwan Semiconductor Manufacturing Company CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process
US5977569A (en) * 1996-09-24 1999-11-02 Allen-Bradley Company, Llc Bidirectional lateral insulated gate bipolar transistor having increased voltage blocking capability
US5811341A (en) * 1996-12-09 1998-09-22 Motorola, Inc. Differential amplifier having unilateral field effect transistors and process of fabricating
US5834355A (en) * 1996-12-31 1998-11-10 Intel Corporation Method for implanting halo structures using removable spacer
US6306763B1 (en) * 1997-07-18 2001-10-23 Advanced Micro Devices, Inc. Enhanced salicidation technique
US5956584A (en) * 1998-03-30 1999-09-21 Texas Instruments - Acer Incorporated Method of making self-aligned silicide CMOS transistors
KR100272176B1 (ko) * 1998-09-30 2000-12-01 김덕중 Bicdmos 소자의 제조방법
US6774001B2 (en) * 1998-10-13 2004-08-10 Stmicroelectronics, Inc. Self-aligned gate and method
JP2004111479A (ja) * 2002-09-13 2004-04-08 Toshiba Corp 半導体装置及びその製造方法
KR100953332B1 (ko) * 2002-12-31 2010-04-20 동부일렉트로닉스 주식회사 반도체 장치의 제조 방법
US8530977B1 (en) * 2003-06-27 2013-09-10 Spansion Llc Apparatus and method for a metal oxide semiconductor field effect transistor with source side punch-through protection implant
JP2005026464A (ja) * 2003-07-02 2005-01-27 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100547934B1 (ko) * 2004-08-20 2006-01-31 삼성전자주식회사 트랜지스터 및 그의 제조 방법
JP5203558B2 (ja) * 2004-08-20 2013-06-05 三星電子株式会社 トランジスタ及びこれの製造方法
KR100724577B1 (ko) * 2006-07-28 2007-06-04 삼성전자주식회사 높은 출력저항을 갖는 반도체소자 및 그 형성방법
US7572706B2 (en) * 2007-02-28 2009-08-11 Freescale Semiconductor, Inc. Source/drain stressor and method therefor
DE102007046843B4 (de) * 2007-09-29 2010-08-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren und Halbleiterbauelement mit erhöhter Zuverlässigkeit für eine Kontaktstruktur zur Verbindung eines aktiven Gebiets mit einer Polysiliziumleitung
JP5423269B2 (ja) * 2009-09-15 2014-02-19 富士通セミコンダクター株式会社 半導体装置とその製造方法
US9716155B2 (en) 2015-12-09 2017-07-25 International Business Machines Corporation Vertical field-effect-transistors having multiple threshold voltages
US10068896B1 (en) * 2017-03-01 2018-09-04 United Microelectronics Corp. Electrostatic discharge protection device and manufacturing method thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4062699A (en) * 1976-02-20 1977-12-13 Western Digital Corporation Method for fabricating diffusion self-aligned short channel MOS device
US4385947A (en) * 1981-07-29 1983-05-31 Harris Corporation Method for fabricating CMOS in P substrate with single guard ring using local oxidation
IT1223571B (it) * 1987-12-21 1990-09-19 Sgs Thomson Microelectronics Procedimento per la fabbricazione di dispositivi integrati cmos con lunghezze di porta ridotte
JP2666403B2 (ja) * 1988-01-06 1997-10-22 セイコーエプソン株式会社 Ｍｉｓ型半導体装置の製造方法
US4949136A (en) * 1988-06-09 1990-08-14 University Of Connecticut Submicron lightly doped field effect transistors
US5258635A (en) * 1988-09-06 1993-11-02 Kabushiki Kaisha Toshiba MOS-type semiconductor integrated circuit device
US4898835A (en) * 1988-10-12 1990-02-06 Sgs-Thomson Microelectronics, Inc. Single mask totally self-aligned power MOSFET cell fabrication process
USH986H (en) * 1989-06-09 1991-11-05 International Business Machines Corporation Field effect-transistor with asymmetrical structure
KR940010930B1 (ko) * 1990-03-13 1994-11-19 가부시키가이샤 도시바 반도체장치의 제조방법
US5202276A (en) * 1990-08-20 1993-04-13 Texas Instruments Incorporated Method of forming a low on-resistance DMOS vertical transistor structure
US5166087A (en) * 1991-01-16 1992-11-24 Sharp Kabushiki Kaisha Method of fabricating semiconductor element having lightly doped drain (ldd) without using sidewalls
US5162884A (en) * 1991-03-27 1992-11-10 Sgs-Thomson Microelectronics, Inc. Insulated gate field-effect transistor with gate-drain overlap and method of making the same
US5171700A (en) * 1991-04-01 1992-12-15 Sgs-Thomson Microelectronics, Inc. Field effect transistor structure and method
US5182619A (en) * 1991-09-03 1993-01-26 Motorola, Inc. Semiconductor device having an MOS transistor with overlapped and elevated source and drain
US5248627A (en) * 1992-03-20 1993-09-28 Siliconix Incorporated Threshold adjustment in fabricating vertical dmos devices
US5395773A (en) * 1994-03-31 1995-03-07 Vlsi Technology, Inc. MOSFET with gate-penetrating halo implant

Also Published As

Publication number Publication date
US5427964A (en) 1995-06-27
EP0676810A3 (en) 1996-12-11
JPH0888284A (ja) 1996-04-02
EP0676810A2 (en) 1995-10-11

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