KR950001952A - 반도체 소자의 다층 금속배선 형성 방법 - Google Patents

반도체 소자의 다층 금속배선 형성 방법 Download PDF

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Abstract

본 발명은 제1금속배선(5´)을 형성하는 제 1 단계, 제 1 유기계수지(11) 및 산화막(12)를 증착하고 소정의 패턴을 갖는 제 2 유기계수지(13)를 형성하는 제2단계, 상기 산화막(12) 및 제 1 유기계수지(11)를 소정의 크기로 식각하는 제 3단계, 제2금속층(10,10´)을 증착하되 상기 접촉창 내에 형성되는 제 2 금속층(10´)의 단차는 상기 산화막(12)보다 낮지 않게 증착하고 제3유지계수지(14)를 도포하는 제4단계, 상기 산화막(12)를 식각 정지층으로 에치백한 후, 제 3 금속층(15)을 접속하는 제 5단계를 포함하여 이루어지는 반도체 소자의 다층 금속배선 형성 방법에 관한 것으로, 공정이 수월하고, 유기계수지에 의한 완전 평탄화된 금속배선을 실현할 수 있으므로 반도체 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자의 다층 금속배선 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 다층 금속배선 형성 공정도이다.

Claims (3)

  1. 반도체 소자의 다층 금속배선 형성 방법에 있어서, 전도층(3´)상에 소정의 패턴을 갖는 제1금속배선(5´)을 콘택시키는 제1단계, 제 1 유기계수지(11) 및 산화막(12)을 차례로 증착하고 후에 형성되는 제 2 금속배선의 접촉창 형성을 위한 소정의 패턴을 갖는 제 2 유기계수지(13)를 형성하는 제2단계, 상기 제 2 유기계수지(13)를 마스크로 하여 상기 제 1 금속배선(5´)이 드러나도록 상기 산화막(12) 및 제 1 유기계수지(11)를 소정의 크기로 식각하여 접촉창을 형성하는 제3단계, 제2금속층(10,10´)을 증착하되 상기 접촉창 내에 형성되는 제 2금속층(10´)의 단차는 상기 산화막(12)보다 낮지 않게 증착하고 제 3 유지계수지(14)를 도포하는 제4단계, 상기 접촉창 내부의 제2금속층(10´)이 드러나도록 제2 및 제3 유기계수지(13, 14)와 제2금속층(10)간의 식각속도를 동일하게 에치백한 후, 제3금속층(15)을 증착하여 접촉상 내의 상기 제2금속층(10´)과 접속시키는 제5단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성 방법.
  2. 제1항에 있어서, 상기 유기계수지(11,13,14)는 폴리이미드수지 또는 감광수지중 어느 하나인 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성 방법.
  3. 제1항에 있어서, 상기 산화막(12)은 저온 산화막 또는 플라즈마 보조산화막중 어느 하나인 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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