KR930005210A - 디램셀의 구조 및 제조방법 - Google Patents
디램셀의 구조 및 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 완성도.
Claims (2)
- P+기판(1)에 형성된 두개의 트렌치에 유전체막(9)과 P-형 폴리실리콘(8)을 형성하고 상기 폴리실리콘(8)의 기판 상방에 폴리실리콘(8)보다 내측으로 들어가게 에피층(8a)과 n+정션을 형성하여 커패시터를 구성하고, 상기 에피층(8a)의 측벽에는 게이트 산화막(3)과 게이트(4)를 수직으로 구성한 디램셀의 구조.
- 기판(1)에 두개의 트렌치를 형성하고 전 표면에 유전체(9)를 도포한뒤 트렌치에 채워지도륵 폴리실리콘(8)을 증착하는 공정과, 상기 폴리실리콘(8)을 기판(1)표면까지 에치백하고 산화막(7)을 증착하는 공정과, 상기 산화막(7)을 포토/에치 공정으로 선택적 제거하고 제거될 산화막(7)부분에 에피층(8a)을 형성한 후 에피층(8a)상부에 n+불순믈 이온주입하는 공정과, 상기 산화막(7)을 제거하고 게이트 산화막(3)과 폴리실리콘(4)을 증착한후 폴리실리콘(4)을 에치백하여 수직게이트를 형성하는 공정과, 평탄화용 SOG(11)을 증착하여 비트라인 연결을 위한 콘택을 형성하고 상기 n+정션과 연결되게 비트라인(12)을 증착하는 공정을 차례로 실시하여 저조하는 디램셀의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910014048A KR940005895B1 (ko) | 1991-08-14 | 1991-08-14 | 디램 셀의 구조 및 제조방법 |
TW081106356A TW313677B (ko) | 1991-08-14 | 1992-08-11 | |
US07/930,938 US5272102A (en) | 1991-08-14 | 1992-08-14 | Method of making semiconductor memory device and memory cells therefor |
JP23764192A JP3364244B2 (ja) | 1991-08-14 | 1992-08-14 | 半導体メモリ装置の製造方法 |
DE4226996A DE4226996A1 (de) | 1991-08-14 | 1992-08-14 | Verfahren zur herstellung einer halbleiterspeichereinrichtung und ihrer speicherzellen |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1019910014048A KR940005895B1 (ko) | 1991-08-14 | 1991-08-14 | 디램 셀의 구조 및 제조방법 |
Publications (2)
Publication Number | Publication Date |
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KR930005210A true KR930005210A (ko) | 1993-03-23 |
KR940005895B1 KR940005895B1 (ko) | 1994-06-24 |
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KR1019910014048A KR940005895B1 (ko) | 1991-08-14 | 1991-08-14 | 디램 셀의 구조 및 제조방법 |
Country Status (1)
Country | Link |
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KR (1) | KR940005895B1 (ko) |
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1991
- 1991-08-14 KR KR1019910014048A patent/KR940005895B1/ko not_active IP Right Cessation
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Publication number | Publication date |
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KR940005895B1 (ko) | 1994-06-24 |
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