KR930011251A - 반도체 기억장치 및 그의 형성방법 - Google Patents
반도체 기억장치 및 그의 형성방법 Download PDFInfo
- Publication number
- KR930011251A KR930011251A KR1019910019685A KR910019685A KR930011251A KR 930011251 A KR930011251 A KR 930011251A KR 1019910019685 A KR1019910019685 A KR 1019910019685A KR 910019685 A KR910019685 A KR 910019685A KR 930011251 A KR930011251 A KR 930011251A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- forming
- memory device
- semiconductor memory
- conductive
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 title claims 8
- 230000015572 biosynthetic process Effects 0.000 title claims 5
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims description 5
- 239000010410 layer Substances 0.000 claims 10
- 239000010408 film Substances 0.000 claims 5
- 239000012535 impurity Substances 0.000 claims 5
- 239000000758 substrate Substances 0.000 claims 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 4
- 239000010409 thin film Substances 0.000 claims 3
- 239000011810 insulating material Substances 0.000 claims 2
- 150000004767 nitrides Chemical class 0.000 claims 2
- 229920002120 photoresistant polymer Polymers 0.000 claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 230000008021 deposition Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 claims 1
- 239000011229 interlayer Substances 0.000 claims 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical group ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 종래 트렌치 구조에 의한 캐패시터를 갖는 DRAM셀의 측단면도.
제 2 도는 (a)∼(e)는 본 발명에 대한 실시예로서 DRAM셀 제조 수순을 나타낸 공정 수순도.
제 3 도는 본 발명에 다른 변형예를 나타낸 단면도.
Claims (9)
- MOS 트랜지스터와 트렌치형 캐패시터로 이루어진 반도체 기억장치의 제조방법에 있어서, 상기 트렌치형 캐패시터의 제조공정은 기판의 선택된 영역에 트렌치 형성후 트렌치 내주면을 따라 확장된 드레인 영역을 갖도록 트렌치내 기판 영역에 불순물층을 형성하는 단계 ; 트렌치내에 한조가 절연성 프레임과 도전성트렌치 벽으로 된 다수조를 형성하는 단계 ; 상기 절연성 프레임의 일부를 제거하여 도전성 트렌치 벽과 트렌치내 실리콘 기판을 노출하는 단계 ; 도전성 트렌치 벽들과 확장된 드레인 영역이 상호 연결되도록 다결정 실리콘 층을 박막으로 형성하고 이 위에 유전체막 형성 및 플레이트 전극을 형성하는 단계로 이루어짐을 특징으로 하는 반도체 기억장치 제조방법.
- 제1항에 있어서, 상기 트렌치 내주면을 따라 확장된 드레인 영역을 갖도록 트렌치내 기판 영역에 불순물층을 형성하는 공정은 POCl3침적에 따른 확산에 의해 형성됨을 특징으로 하는 반도체 기억장치 제조방법.
- 제1항에 있어서, 드레인에 연결되는 불순물층 형성후 트렌치 내주면상에 손상 방지용 열산화막이 박막으로 형성되는 공정이 더욱 포함됨을 특징으로 하는 반도체 기억장치 제조방법.
- 제1항에 있어서, 상기 트렌치 내에 다수조의 절연성 프레임과 도전성 트렌치 벽 형성 공정은 절연성 프레임의 형성과 그 내부에 포토레지스트 층의 매립후 에치 백하여 드러나 절연성 프레임을 트렌치 입구 근처까지 일부 식각하고 포토 레지스트층을 제거하는 공정을 반복하여 이루어짐을 특징으로 하는 반도체 기억장치 제조방법.
- 제4항에 있어서, 상기 절연성 프레임은 질화막이며, 도전성 트렌치 벽은 다결정 실리콘으로 형성됨을 특징으로 하는 반도체 기억장치 제조방법.
- 제1항에 있어서, 기판의 선택된 영역에 트렌치 형성 앞에 트렌치 형성을 위한 영역 양측상에 층간 절연층을 형성하는 공정을 더욱 포함하여 전하축적 전극의 수직 방향 길이를 증가시키도록 하므로써 용량을 증가시키도록 하는 것을 특징으로 하는 반도체 기억장치 제조방법.
- 제1항에 있어서, 상기 미식각된 절연성 프레임은 상기 도전성 트렌치 벽 지지부를 형성하는 것을 특징으로 하는 반도체 기억장치 제조방법.
- MOS 트랜지스터와 트렌치형 캐패시터로 이루어진 반도체 기억장치에 있어서, 상기 트렌치형 캐패시터는 드레인 영역이 확장 형성되도록 트렌치 내주면을 따라 형성된 불순물 층과, 트렌치 내에 크기가 다른 동일 형태의 도전성 트렌치 벽들과, 이들을 지지하는 절연성 재질의 지지부와, 상기 불순물층(드레인 영역)과 도전성 트렌치 벽들을 상호 연결하도록 트렌치 내주면과 도전성 트렌치 벽부 상에 형성된 박막의 다결정실리콘 층을 갖는 전하축적 전극과, 이 위에 형성된 유전체막 및 플레이트 전극으로 이루어진 것을 특징으로 하는 반도체 기억장치.
- 제8항에 있어서, 상기 도전성 트렌치 벽들은 다결정 실리콘으로 이루어지고 이들을 지지하는 절연성재질은 질화막인 것을 특징으로 하는 반도체 기억장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910019685A KR940006663B1 (ko) | 1991-11-06 | 1991-11-06 | 반도체 기억장치 및 그의 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910019685A KR940006663B1 (ko) | 1991-11-06 | 1991-11-06 | 반도체 기억장치 및 그의 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930011251A true KR930011251A (ko) | 1993-06-24 |
| KR940006663B1 KR940006663B1 (ko) | 1994-07-25 |
Family
ID=19322366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910019685A KR940006663B1 (ko) | 1991-11-06 | 1991-11-06 | 반도체 기억장치 및 그의 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940006663B1 (ko) |
-
1991
- 1991-11-06 KR KR1019910019685A patent/KR940006663B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940006663B1 (ko) | 1994-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20080090416A1 (en) | Methods of etching polysilicon and methods of forming pluralities of capacitors | |
| KR950003915B1 (ko) | 반도체집적회로장치 및 그 제조방법 | |
| KR960043227A (ko) | 디램(dram) 셀 및 그 제조 방법 | |
| KR100509210B1 (ko) | Dram셀장치및그의제조방법 | |
| KR970063744A (ko) | 메모리 셀내에 적층 캐패시터의 원통형 저장 노드를 제조하는 방법 | |
| KR100544547B1 (ko) | 집적 금속-절연체-금속 커패시터 및 금속 게이트 트랜지스터 | |
| KR0151197B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| KR0151385B1 (ko) | 반도체 메모리 장치 및 그 제조방법 | |
| JPH07283327A (ja) | 半導体メモリセル及びその製造方法並に半導体メモリセルのキャパシタ製造方法 | |
| US7122855B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| KR930011251A (ko) | 반도체 기억장치 및 그의 형성방법 | |
| KR19990005921A (ko) | 반도체 메모리 장치 및 그 제조 방법 | |
| KR0179556B1 (ko) | 반도체소자의캐패시터및그제조방법 | |
| KR100369484B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100304947B1 (ko) | 반도체메모리장치및그제조방법 | |
| KR920010756B1 (ko) | 자기정렬콘택 형성방법 | |
| US20040259368A1 (en) | Method for forming a bottle-shaped trench | |
| KR940000503B1 (ko) | 다이나믹 랜덤 억세스 메모리 셀의 제조방법 | |
| KR960001038B1 (ko) | 워드라인 매립형 디램 셀의 제조방법 | |
| KR100223739B1 (ko) | 반도체 소자의 전하저장전극 형성 방법 | |
| KR100275599B1 (ko) | 트렌치 캐패시터의 형성 방법 | |
| KR0151192B1 (ko) | 반도체 메모리장치 제조방법 | |
| KR100223333B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR0126114B1 (ko) | 반도체 메모리 장치 제조방법 | |
| KR910004504B1 (ko) | 스페이스 윌 옥사이드를 이용한 dram셀의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060630 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |