KR920004515B1 - 플라즈마 도핑방법 - Google Patents

플라즈마 도핑방법 Download PDF

Info

Publication number
KR920004515B1
KR920004515B1 KR1019880006315A KR880006315A KR920004515B1 KR 920004515 B1 KR920004515 B1 KR 920004515B1 KR 1019880006315 A KR1019880006315 A KR 1019880006315A KR 880006315 A KR880006315 A KR 880006315A KR 920004515 B1 KR920004515 B1 KR 920004515B1
Authority
KR
South Korea
Prior art keywords
substrate
plasma
doping method
vacuum chamber
plasma doping
Prior art date
Application number
KR1019880006315A
Other languages
English (en)
Other versions
KR880014650A (ko
Inventor
분지 미즈노
마사후미 구보다
이찌로 나까야마
마즈오 단노
Original Assignee
마쯔시다덴기산교 가부시기가이샤
다니이 아끼오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마쯔시다덴기산교 가부시기가이샤, 다니이 아끼오 filed Critical 마쯔시다덴기산교 가부시기가이샤
Publication of KR880014650A publication Critical patent/KR880014650A/ko
Application granted granted Critical
Publication of KR920004515B1 publication Critical patent/KR920004515B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)

Abstract

내용 없음.

Description

플라즈마 도핑방법
제 1a 도 및 제 1b 도는 종래의 LSI 제조공정을 도시하는 개략단면도.
제 2 도는 종래의 Si 및 SiO₂중의 붕소농도분포를 도시하는 특성도.
제 3 도는 종래의 LSI 제조공정에서 사용된 장치의 구성도.
제 4 도 및 제 6 도는 본 발명의 실시예에 의한 플라즈마 도핑방법에 사용된 플라즈마 도핑장치의 구성도.
제 5a 도~제 5c 도는 본 발명의 실시예에 의한 LSI 제조공정을 도시하는 개략단면도.
제 7a 도 및 제 7b 도는 본 발명의 실시예를 시행하는 경우 레지스트상의 손상상태를 도시하는 평면도 및 도면도.
제 8 도는 본 발명의 실시예의 Si 및 SiO₂중의 붕소농도분포를 도시하는 특성도.
제 9 도는 본 발명의 실시예에 의해 형성된 홈구조를 나타내는 SEM 사진.
* 도면의 주요부분에 대한 부호의 설명
(4) : 게이트산화막 (6) : 폴리실리콘막
(7) : 레지스트 (8) : 주변산화막
(10) : 소오스 및 드레인 전극영역 (14) : 진공체임버
(16) : 가스도입구 (18) : 배기구
(20) : 시료대 (22) : DC 전원
(30), (30a), (308) : 기판 (31) : 홈
(32) : 고주파전원 (34) : Vdc 미터
(36) : 석영체임버 (38) : 시료대
(40) : 코일 (42) : 마이크로파 유입구
(44) : 냉각수 유입구 (45) : 냉각수 유출구
(47) : 방전영역
본 발명은 플라즈마 도핑방법에 관한 것으로, 특히 시료의 표면에 플라즈마 조사하는 것에 의해 불순물을 시료에 도핑하는 불순물 도핑방법에 관한 것이다.
실리콘 집적회로 제조공정에 있어서는, 붕소등의 억셉터(acceptor)불순물과, 비소, 인등의 도우너(donor)불순물을 도핑하는 공정을 반복할 필요가 있다. 이를 위하여, 불순물을 이온화하고, 수십 KV에서 수 MV까지 가속하여 이온주입하는 것이 일반적이지만, MOS트랜지스터의 게이트에 사용하는 다결정실리콘등으로의 도핑에는 인 글라스와 비소 글라스 또는 붕소 글라스 등으로 부터의 확산이 통상 사용되고 있다. 이것은, 다결정 실리콘으로의 도핑량이 극히 많기 때문에 이온주입법으로는 생산량이 저조하고, 코스트가 높게되기 때문이다. 인 글라스 등을 사용하는 방법에서는, (1) 글라스의 퇴적, (2) 열처리 및 (3) 글라스의 제거라는 3공정을 필요로 하고, 더우기 실리콘기판 전체면에 인 글라스를 퇴적시키기 때문에, 극소영역에 도핑하는 것은 곤란하였다. 한편, CMOS LSI의 게이트 재료로서 종래 부터 n+다결정실리콘이 사용되었지만, 채널 길이가 짧게 되더라도, 채널 문턱전압의 제어의 면에서 m채널측에는 n+다결정실리콘을, P채널측에는 p-다결정실리콘을 사용할 필요성이 높게 되었다.
종래에는 하나의 칩에 n형 및 p형 폴리실리콘게이트를 제조하기 위해서는 이온주입기술을 사용해야만 했다. 제 1a 도는 예를들어 p형 폴리실리콘게이트의 형성방법을 설명하는 다이어그램이다. 실리콘기판(2)의 게이트산화막(4)에 형성된 폴리실리콘막(6)위에, 붕소이온을 약 수십 KeV의 에너지로 화살표 X로 표시한 바와 같이 주입한다. p형 영역에만 주입하기 위하여, 레지스트(7a)를 선택적으로 개방한다. 여기서 (8)은 주변산화막을 나타낸다. n형 폴리실리콘게이트를 형성하기 위하여, 인 또는 비소의 이온을 폴리실리콘막(6)에 주입한다.
이러한 방법은 게이트산화막이 두껍고 또 폴리실리콘막이 얇은 경우에는 효과적이지만, 트랜지스터의 크기가 감소되는 경우 적용할 수 없고, 고성능화 및 고밀도화의 경향으로 게이트산화막이 얇아지게 되고 또한 폴리실리콘막도 얇아지게 된다. 즉, 제 1a 도에 있어서, 주입이온이 게이트산화막(4)을 관통하여, 그 아래에 관통층(9)이 형성된다. 제 2 도는 13㎚ 두께의 게이트산화막과 그 위의 폴리실리콘막(6)의 두께가 0.1㎛인 경우에 있어서 10KeV의 가속에너지로 1×1016/㎠의 붕소를 주입한 경우의 붕소표면에서의 농도분포(모의 실험)를 도시하는 다이어그램이다. 10KeV의 통상의 이온주입에는, 가장 낮은 에너지임에도 불구하고, 붕소가 게이트산화막(4)을 관통 하므로써 실리콘기판에까지 침투하는 것이 알려져 있다. 이와 같은 실리콘기판으로의 붕소의 관통은, MOS트랜지스터의 문턱전압이 변하기 때문에 허용될 수 없다. 이 외에, 제 1b 도에 도시된 바와 같이, 일반적으로 소오스 및 드레인 전극영역(10)을 형성함에 있어서, p형 영역과 n형 영역으로 각각 국부적으로 분할하여 고농도의 불순물을 도핑하는 것이 필요하고, 고가의 이온주입장치를 사용해야 한다. 그러나, 소오스 및 드레인 전극에 있어서, 트랜지스터 크기가 감소됨에 따라 더 작은 접합(Xj)의 깊이가 요구된다. 상술한 바와 같이, 특히 P채널 MOS에서, 비교적 가벼운 중량의 붕소이온이 사용되기 때문에, 접합의 깊이는 현존하는 이온주입기에서 가장 낮은 10KeV의 에너지에서 주입될 때 조차도 보다 빨리 제 2 도에 도시한 바와 같이 0.3㎛정도에 달한다. 이러한 문제점을 해결하기 위하여, BF+₂이온과 같은 분자 이온이 사용되지만, 불소 불순물은 실리콘과 산화막, 금속실리사이드막등 사이의 계면에서의 결함을 형성한다.
그러므로, 저렴하고 국부적인 도핑방법의 필요성이 대두되었다.
이러한 필요성을 만족하는 방법으로서, 예를들면, 일본국, "월간 Semiconductor World", 1986년, 제 2 호, 158페이지에 기재된 플라즈마 도핑 장치가 있다. 종래의 플라즈마 도핑장치에 대해서 제 3 도를 사용하여 설명한다. 접지된 진공체임버(14)내에는, 가스도입구(16)을 통하여, 예를들면, 디보란(B2H6)과 아르신(AsH3)등의 도핑용 불순물을 함유한 가스가 도입 됨에 동시에, 배기구(18) 로부터 진공배기장치(도시하지 않음)에 의해 배기되어, 내부압력이 1~수 Torr 사이에 유지된다. 진공체임버(14)내에 설치된 금속제 시료대(20)는 DC전원(22)에 접속되고, 또 시료대(20)위에는 실리콘기판(웨이퍼)(2A)이 설치된다. DC전원(22)를 통하여 시료대(20)에 수백볼트의 DC전압을 인가하면, 체임버(14)중의 가스는 글로우방전에 의해 플라즈마화되고, 도핑하고자 하는 불순물이온등은 음극으로서 작용하는 시료대(20)와 웨이퍼(2A)의 주위에 형성된 이온외장(26)내의 전계에 의해 가속되어 웨이퍼(2A)에 도핑된다. 일반적으로 웨이퍼(2A)는 플라즈마에 직접 노출되기 때문에 200℃에서 300℃로 가열되지만, DC 또는 RF방전영역(10-2Torr이하)의 진공도에서, 기판이 200℃정도의 저온이면, 도핑하고자 하는 불순물의 얇은 막은 웨이퍼 표면에 침전 되므로, 더우기 기판은 시료대(20)에 내장된 히이터(28)에 의해 가열된다.
이러한 장치는 접촉구멍 형성공정 후 알루미늄 전극과 실리콘 분포층사이의 접촉저항을 감소하기 위하여 접촉구멍으로 부터 고농도로 불순물을 도핑하는 경우 실리콘집적회로 제조공정에 부분적으로 적용된다.
접촉구멍과 같은 산화막의 고온에 견디는 재료를 마스크로서 사용하여 불순물을 도핑하는 때에는, 이러한 종래의 플라즈마 도핑장치는 저렴하게 국부적으로 도핑할 수 있기 때문에 효과적이지만, 포토레지스트를 마스크로서 사용하지 않으면 안되는 경우에는 웨이퍼 온도가 너무 높게 되기 때문에 부적당하였다. 예를들면, CMOS LSI의 고성능화를 위한 게이트재료로서 p+다결정실리콘과 n+다결정실리콘의 양쪽을 사용하는 경우, 공정수를 최소한으로 줄이기 위하여 레지스트를 사용해서 도핑하고자 하는 영역만을 개구하여 비(非)도핑 다결정실리콘에 각각 p형 불순물, n형 불순물을 1016/㎠ 이상의 고농도로 주입하나, 종래의 플라즈마 도핑장치에서는 포토레지스트의 내열한계(약 200℃)를 초과해 버리기 때문에 고가의 이온주입장치를 장시간 사용해야만 하였다.
또한, 7.5×10-4~7.5×10-1Torr의 진공범위에 있어서, 기판의 표면을 따르는 방향에 자계를 인가하여 고진공도임에도 불구하고 고농도에서 플라즈마를 발생하는 방법이 일본국 특개소 61-26219 호에 기재되어 있다. 그러나, 이 방법에 있어서, 기판에 가장 인접한 부분이 가장 높은 밀도의 플라즈마에 노출되기 때문에, 기판의 온도는 극히 짧은 시간에 상승되어, 순간적으로 레지스트의 내열한계를 초과한다. 이와 같은 짧은 시간에 도핑하는 것이 가능 할지라도, 도핑 하고자 하는 불순물의 농도를 조절하는 것은 곤란하다. 즉, 방전의 개시가 종종 불안정하기 때문에, 농도조절의 고재생성을 달성하기 위하여 시간을 충분히 갖는 것이 바람직하다. 이 외에, 플라즈마 밀도가 고농도이기 때문에, 적당한 저농도의 도핑 층을 형성하고자 하면, 도핑시간은 예를들면 1초 이내로 극히 짧아야 한다. 이에 대한 대응책으로서는, 재료가스(즉, B2H6,PH3,AsH3)를 기초가스(He,H2등)로 희석하고, 충분한 시간동안 도핑할 필요가 있으므로, 레지스트의 내열한계 이상을 유지하면서, 고재생성 및 우수한 농도조절하에서 도핑하는 것은 어렵다.
한편, 이러한 방법의 설명에 있어서, 마스크로서 레지스트를 사용하는 공정에 대해서는 아무런 언급이 없다.
그러므로 본 발명의 주목적은 상술한 종래의 문제점을 해결할 수 있는 플라즈마 도핑방법을 제공하는 것이다.
본 발명의 다른 목적은 상술한 종래의 문제점을 해결할 수 있는 플라즈마 도핑장치를 제공하는 것이다.
본 발명의 또 다른 목적은, 플라즈마 도핑시 5×10-2Torr 이상 또는 바람직하게는 5×10-2Torr 이상으로 체임버내의 진공도를 조절함에 의해 레지스트상의 손상을 제거하는 플라즈마 도핑방법을 제공하는 것이다. 이 외에, 고진공도로 도핑하기 때문에, 물로 기판을 냉각하는 것이 가능하고, 본 발명은 또한 시료온도를 레지스트의 변질온도 이하로 유지하면서 짧은 시간 내에 고농도로 불순물을 도핑할 수 있는 플라즈마 도핑방법을 제공한다. 더우기, 플라즈마 중의 이온이 저에너지이기 때문에, 불순물을 두께가 마이크로미터인 단편의 박막에 도핑할 수 있고, 얕은 접합을 기판에 형성할 수 있다. 또한, 레지스트를 상술한 바와 같이 마스크로서 사용할 수 있기 때문에, 얕은 프로파일 내에 국부적으로 간단하고 저렴하게 불순물을 도핑할 수 있다.
본 발명의 신규의 특징을 첨부한 청구범위에 기재한 반면, 구성 및 내용면에서의 본 발명은 도면을 참조한 다음의 상세한 설명으로 부터 본 발명의 기타 목적과 특징을 더 잘 이해할 수 있을 것이다.
[실시예 1]
이하 본 발명의 제 1 실시예에 의한 플라즈마 도핑방법에 대해서, 도면을 참조하면서 설명한다. 제 4 도에 있어서, (14)는 진공체임버, (20)은 시료대(전극), (30)은 기판이다. (16)은 가스도입구, (32)는 13.56MHz의 고주파 전원, (34)는 음극강하 전압측정용의 전압계(이하 Vdc미터로 약칭함)이다.
제 5a 도는 도핑시키고자 하는 기판(30)의 단면구조이고, 제 5b 도는 구조가 약간 다른 CMOS 트랜지스터를 포함하는 기판(30A)의 단면구조이다. 기판의 구조는 제 1 도에 설명한 것과 마찬가지이다. 도면에 있어서, (Y)는 플라즈마의 이온을 나타낸다. 결국 이러한 기판은, 제 5c 도에 도시한 바와 같은 홈(31)(30B)을 함유한다.
그 작동을 제 4 도를 참조하여 설명한다. 기판(30)에 도핑하기 위한 불순물가스로서 B2H6(He 베이스 5％)를 사용하여, 전공체임버(14)안으로 가스도입구(16)로부터 10sccm 도입하였다. 진공체임버의 내부는, 2×10-3Torr의 진공도로 유지하고, 고주파전원(32) 으로부터 Vdc미터(34)가 -700V로 되도록 전력을 100초동안 공급하여 도핑을 시행하였다.
다음에 진공도를 2×10-2Torr로하여 마찬가지의 실험을 행하여도, 마찬가지로 1021㎝-3정도의 붕소의 존재가 확인되었지만, 5×10-2Torr 이상의 고진공도로 도핑을 행하면, 기판(30)의 표면에 붕소막이 형성되기 시작되어, 농도조절을 하는 것이 곤란하게 되었다. 또, 이 영역에서는, 레지스트(7)가 변질되는 것도 확인되었다. 반대로 1×10-3Torr 이하에서는 플라즈마 발생은 어렵게 되어 도핑은 불가능하였다.
결국, 형 불순물 도핑의 경우, AsH3,PH3혹은 그와 유사한 가스를 사용하였다.
[실시예 2]
제 6 도는 본 발명의 실시예에 사용된 장치의 개략단면도로, (14)는 진공체임버, (36)은 석영체임버, (16)은 도핑가스도입구, (18)은 배기구, (38)은 제 5 도에서 설명한 기판(30),(30A) 또는 (30B)이 그위에 놓여 있는 냉각장치를 구비한 시료대이고, (40)은 자계를 발생하기 위한 코일, (42)은 마이크로파도 입구, (44)는 시료 냉각장치의 냉각수 유입구, (45)는 냉각수 유출구이다. 붕소를 도핑하는 경우에는, 붕소를 함유한 가스, 예를들면 디보란 B2H6가스를 가스도입구(16)로 부터 체임버(14)에 도입한다. 진공체임버 즉, 플라즈마 발생체임버(14)의 안쪽은 석영으로 되어 있어, 체임버측벽의 스패터링(spattering)에 의한 시료의 오염을 방지함과 동시에, 플라즈마와 래디컬의 벽면으로의 소멸을 극히 작게하는 역할을 한다. 체임버(14)의 내부는 배기구(18)와 연통하는 배기시스템으로의 콘덕턴스 밸브의 개구각 및 B2H2의 유량을 조절하므로써 5×10-3Torr의 진공도로 유지된다. 주파수 2.45GHz에서, 수십에서 수백와트의 마이크로파가 도입구(42)에서 도입되어, 코일(40)에 의해 만들어진 자계(최대 약 900Gauss)와 플라즈마 중의 전자는 전자사이클로트론공명(ECR)에 근접한 상황을 발생하게되고, 고진공도에 관계없이, 비교적 고밀도의 플라즈마를 발생한다. 시료대(38)는 0℃에서 약 30℃정도로 냉각된 순환수에 의해 냉각된다. 시료대(38)를 냉각하기 위해서는 절연성이 높은 초정화수나 절연성이 높은 기타 액체를 사용하고 또, 전자냉각이나 기판(30)등의 배면쪽에 He을 불어 넣어 냉각하는 방법 등을 적용 하므로서, 시료대(38)에는 DC 또는 RF바이어스를 인가할 수가 있고, 기판에 대한 공간에 방전영역(47)을 형성할 수 있다. 그래서 플라즈마와 시료대 사이의 포텐셜에너지를 자유로이 설정할 수 있다.
이 장치를 사용하여, 플라즈마도핑을 행하였다. 반도체기판으로서 예를들면 n형 Si를 사용하여 붕소를 도핑한 예에 대해서 이하에 설명한다. 불순물 가스로서 B2H6를 He로 예를들어 5％ 희석하고 이것을 예를들어 6sccm 만큼 체임버에 도입하고, 콘덕턴스 밸브를 조절하여, 진동고를 예를들면 5×10-4Torr로 유지하였다. ECR 조건에 의해서 플라즈마를 발생시키고, 이 플라즈마와 기판(30)등 사이에 RF 방전을 행하여, Vdc미터(34)가 -700V로 기록한 상태로 유지하였다. 이 상태에서 100초동안 플라즈마에 노출되는 경우, 포토레지스트에는 손상은 없고, 레지스트(7)가 없는 개구부에는 표면농도 약 1022㎝-3, 깊이 50㎚의 붕소도핑이 수행된 것이, 2차 이온질량 분광(SIMS)분석법에 의해 확인되었다. 이 경우, 레지스트(7)는, 도포, 현상 등의 처리 후 소성하여야 하고, 진공도가 약 1×10-3Torr 이상에서는, 150℃ 이상의 소성이 필요하고, 5×10-3~1×10-3의 사이에서는, 파장 200~300㎚의 원자외선 조사에 의한 표면경화가 필요하다.
제 7 도는 콘덕턴스 밸브를 폐쇄하는 것에 의해, 진공도를 5×10-3Torr 이하로 한 경우의 포토레지스트(7) 및 그 표면(7a)을 도시한 것이다. 적은 구멍(48)이 무수히 열려있어, 레지스트로서의 기능을 발휘할 수 없다.
어쨌든, 실시예 1 및 실시예 2 에 있어서, 플라즈마의 밀도를 충분히 낮추지 않는 한, 웨이퍼 표면의 온도는 레지스트의 내열 한계를 넘었다. 예를들면, ECR 및 RF 방전이 5×10-3Torr보다 높은 압력에서 행해지는 경우, 플라즈마 밀도는 상승하고, 웨이퍼 표면에의 에너지인가는 증가하여, 웨이퍼 온도가 레지스트의 내열한계를 초과하게 된다.
[실시예 3]
실시예 2에서 설명한 장치를 사용하여, 제 5 도에서 설명한 바와 같은 MOS구조 및 홈 형상을 함유하는 Si 기판상에 붕소를 도핑하는 예를 설명한다. 기판(30)을 제 6 도의 시료대(38)에 놓는다. 제 5 도에 도시한 바와 같이, 이 기판(30)상에는, C-MOS 트랜지스터 형성처리를 순차 수행한 후, 게이트산화막(4)(예를들면 13㎚) 및 게이트전극요 폴리실리콘막(6)(예를들면 0.1㎛)을 주변산화막(8)으로 부터 분리된 활동영역(50)에 적충하고, 레지스트의 표면(7a)에 의해 선택적으로 개방한다. 이 경우, 붕소의 도핑 때문에, P-MOS 영역은 개방된다.
제 8 도는 막두께 0.1㎛의 폴리실리콘막(6)과 13㎚의 게이트산화막(14)을 구비한 구조(예를들면, 제 5a 도에 도시한 기판(30))가 이온주입대신에 디보란(B2H6)의 가스플라즈마에 노출된 경우, 표면에서의 붕소의 농도분포를 SIMS 분석한 결과를 도시한다. 붕소는 게이트산화막(4)에 도달하지 않고, 폴리실리콘의 표면에서 50㎚깊이의 범위내에 유지된다. 그러므로, 이온주입에서 본 바와 같이 제 1 도에서 관통층(9)은 형성되지 않는다. 그 결과, 문턱전압은 변동되지 않는다.
이러한 붕소가 도핑된 폴리실리콘막(6)상에 스퍼터링법에 의해 약 300의 텅스텐 실리사이드막(도시하지않음)을 퇴적하고 패턴을 형성한 후, 질소분위기 하에서 900℃로 20분간 열처리를 행하였다. 형성된 MOS 트랜지스터는 문턱전압의 재생성이 좋은 우수한 특성을 나타내었다.
한편, (30B)를 실현하기 위하여, 게이트 폴리실리콘 전극(6)을 패턴화한 후, 소오스 및 드레인 전극영역(10)을 이온주입 없이 플라즈마에 의해 도핑하는 예에 대해서 제 5b 도를 참조하여 설명한다. 드라이 에칭법에 의해 게이트 폴리실리콘 전극(6)을 패턴화한 후,pMOS 영역과2MOS 영역은 레지스트의 표면(7b)에 의해 선택적으로 개방된다. 이 경우, 붕소를 도핑하기 위해서는pMOS 영역을 개방한다. 이 상태에서, 제 6 도에서의 시료대(38)를 냉각 하면서, 도핑은 실시예 2에서와 마찬가지 상태에서 수행한다. 제 5b 도에 있어서, (8)은 분리용 주변산화막이다. 이 상태에서 도핑된 경우, 기판온도는 레지스트의 표면(7b)의 내열 한계를 초과하지 않고, 기판을 냉각할 때 조차, 불순물의 박막이 표면에 퇴적하지 않으며, 불순물의 확산을 무시할 수 있는 온도(이 경우, 실제로는 200℃ 이하)에서 유지할 수 있어서, 대단히 얕은(50㎚이내)프로파일의 도핑 층이 제 8 도의 SIMS 프로파일에 도시한 바와 같이 형성된다. 이러한 치수는 게이트 길이가 0.25㎛ 이하이면 적용할 수 있다. 더우기, 제 5a 도, 제 5b 도 및 제 8 도에 도시된 바와 같이, 게이트전극으로의 도우핑과 별개의 공정에서 소오스 및 드레인에 도핑하는 경우, 불순물은 0.1㎛ 이하의 폴리실리콘막에서 조차도 게이트 아래를 관통하지 않고, 표면의 꺼칠꺼칠함을 구조적으로 최소할 수 있어, LSI의 제조공정에 중요한 편평화 처리를 쉽게할 수 있다.
제 9 도는 폭 0.45㎛, 깊이 2.8㎛인 홈이 실리콘 웨이퍼상에 형성된 경우 도핑의 모우드를 나타내는 사진이다. 이것은 주사전자현미경(SEM)에 의한 홈의 단면의 현미경 사진이다. 홈 주위의 어두운 부분은 고농도의 붕소도피 층이다. 이 실시에는 관찰의 편의를 위해 선택적으로 에칭되어 있다. 그러한 홈은 4메가비트 이상의 DRAM인 ni에 주로 사용되고, 실시예 2에 도시한 방법에 의하면, 불순물은 제 9 도에 도시한 바와 같이 높은 종횡비를 가지는 홈의 수직측벽에도 도핑될 수 있다. 이 때, 레지스트가 마스크로서 사용될 수 있음은 물론이다. 레지스트를 사용하면, 이러한 공정은 ① 석판인쇄, ② 도핑 및 ③ 레지스트의 제거의 세단계만으로 구성된다. 그렇지만 레지스트를 높은 처리온도 때문에 사용할 수 없는 경우, ① 내열재의 퇴적, ②석판인쇄, ③ 내열재의 선택적 에칭, ④레지스트의 제거, ⑤ 도핑 및 ⑥ 내열재의 선택적 에칭으로 되는 바와 같이 공정은 두배 복잡하게 된다. 또한 상기 공정 ③ 및 ⑥에서의 내열재의 선택적 에칭은 극히 어렵다. 더우기, 홈을 기판에 함유한 경우, 공정의 수는 3 또는 4배 이상 증가한다.
이상 본 발명을 특정실시예로 예시하여 설명하였으나, 당업자라면 유사한 수정과 변경을 실현할 수 있으므로, 본 발명의 진의와 범위에서 벗어나지 않는 한 상기 모든 수정과 변경은 수록된 청구범위로 커버됨이 이해될 것이다.

Claims (14)

  1. 진공체임버내에 설치된 시료대위에, 레지스트도포에 의해 개구된 기판을 놓는 공정과, 특정원소를 함유한 가스를 상기 진공체임버 내에 도입하여 플라즈마를 발생하는 공정과, 기판표면온도를 상기 플라즈마에 의해 레지스트의 내열한계를 초과하지 않도록 상기 진공체임버내의 진공도를 5×10-2Torr 이상으로 유지하는 공정과, 상기 기판상에 상기 레지스트가 남아 있는 상태에서 상기 특정원소를 함유하는 불순물을 상기기판에 도입하는 공정으로 이루어진 것을 특징으로 하는 플라즈마 도핑방법.
  2. 제 1 항에 있어서, 플라즈마는 고주파방전을 사용하여 발생되는 것을 특징으로 하는 플라즈마 도핑방법.
  3. 제 1 항에 있어서, 플라즈마는, 5×10-3Torr 이상 유지된 진공도에서, 고주파수 및 자계에 의해 발생되는 것을 특징으로 하는 플라즈마 도핑방법.
  4. 제 3 항에 있어서, 고주파수로서는 마이크로파를 사용하는 것을 특징으로 하는 플라즈마 도핑방법.
  5. 제 3 항에 있어서, 전자사이클로트론 공명조건을 만족하는 자계를 사용하는 것을 특징으로 하는 플라즈마 도핑방법.
  6. 제 1 항에 있어서, 상기 시료대와 상기 기판을 냉각하면서 도핑을 시행하는 것을 특징으로 하는 플라즈마 도핑방법.
  7. 진공체임버내에, 전자사이클로트론 공면조건을 만족하는 자계 및 마이크로파를 인가할 수 있는 기구를 처리하는 장치를 사용하는 공정과, 상기 진공체임버내에 설치된 시료대 위에 레지스트도포에 의해 개구된 기판을 놓는 공정과, 특정원소를 함유하는 가스를 상기 진공체임버에 도입하여 플라즈마를 발생하는 공정과, 상기 시료대에 고주파 또는 직류전원을 인가하여 상기 진공체임버와 상기 기판사이에 방전을 발생하는 공정과, 상기 기판과 상기 플라즈마 사이에 발생된 전위차를 이용하여, 상기 기판위에 상기 레지스트가 남아 있는 상태에서 상기 플라즈마에 상기 특정원소를 함유하는 불순물을 상기 기판에 도핑하는 공정으로 이루어진 것을 특징으로 하는 플라즈마 도핑방법.
  8. 제 7 항에 있어서, 플라즈마는 상기 진공체임버내에 5×10-3Torr 이상의 진공도에서 발생되는 것을 특징으로 하는 플라즈마 도핑방법.
  9. 제 7 항에 있어서, 상기 기판 및 상기 시료대는 냉각되는 것을 특징으로 하는 플라즈마 도핑방법.
  10. 제 1 항에 있어서, 도핑하고자 하는 기판으로서 반도체기판을 사용하는 것을 특징으로 하는 플라즈마 도핑방법.
  11. 제 10 항에 있어서, 도핑하고자 하는 기판으로서 실리콘기판을 사용하는 것을 특징으로 하는 플라즈마 도핑방법.
  12. 제 1 항에 있어서, 도핑하고자 하는 기판으로서 반도체기판을 사용하고, 이러한 반도체기판상에 형성된 절연막과 상기 절연막상의 반도체박막으로 구성된 구조를 포함하는 기판을 사용하는 것을 특징으로 하는 플라즈마 도핑방법.
  13. 제 12 항에 있어서, 도핑하고자 하는 반도체기판으로서 실리콘을 사용하고, 이 실리콘기판상에는 게이트절연막을 형성하고, 상기 절연막고, 상기 구조에 인접하게 개구된 상기 실리콘기판의 여러부위 중의 일부상에 게이트전극막이 퇴적된 구조를 가지는 실리콘기판을 사용하는 것을 특징으로 하는 플라즈마 도핑방법.
  14. 제 12 항 또는 제 13 항에 있어서, 상기 기판 및 상기 시료대는 처리하는 동안 냉각되는 것을 특징으로 하는 플라즈마 도핑방법.
KR1019880006315A 1987-05-28 1988-05-28 플라즈마 도핑방법 KR920004515B1 (ko)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP62-132464 1987-05-28
JP13246487 1987-05-28
JP62-173209 1987-07-10
JP17320987 1987-07-10
JP62-195911 1987-08-05
JP19591187 1987-08-05
JP63-26088 1988-02-05
JP2608888 1988-02-05

Publications (2)

Publication Number Publication Date
KR880014650A KR880014650A (ko) 1988-12-24
KR920004515B1 true KR920004515B1 (ko) 1992-06-08

Family

ID=27458429

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880006315A KR920004515B1 (ko) 1987-05-28 1988-05-28 플라즈마 도핑방법

Country Status (2)

Country Link
US (1) US4912065A (ko)
KR (1) KR920004515B1 (ko)

Families Citing this family (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2920546B2 (ja) * 1989-12-06 1999-07-19 セイコーインスツルメンツ株式会社 同極ゲートｍｉｓトランジスタの製造方法
EP0505877A2 (en) * 1991-03-27 1992-09-30 Seiko Instruments Inc. Impurity doping method with adsorbed diffusion source
JP3119693B2 (ja) * 1991-10-08 2000-12-25 エム・セテック株式会社 半導体基板の製造方法及びその装置
US5425392A (en) * 1993-05-26 1995-06-20 Micron Semiconductor, Inc. Method DRAM polycide rowline formation
US5716862A (en) * 1993-05-26 1998-02-10 Micron Technology, Inc. High performance PMOSFET using split-polysilicon CMOS process incorporating advanced stacked capacitior cells for fabricating multi-megabit DRAMS
US5851906A (en) * 1995-08-10 1998-12-22 Matsushita Electric Industrial Co., Ltd. Impurity doping method
JP3862305B2 (ja) 1995-10-23 2006-12-27 松下電器産業株式会社 不純物の導入方法及びその装置、並びに半導体装置の製造方法
US5837592A (en) * 1995-12-07 1998-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stabilizing polysilicon resistors
US5846867A (en) * 1995-12-20 1998-12-08 Sony Corporation Method of producing Si-Ge base heterojunction bipolar device
KR100387260B1 (ko) * 1996-06-21 2003-08-14 주식회사 하이닉스반도체 반도체 소자의 전극 형성방법
KR100268920B1 (ko) * 1997-04-21 2000-12-01 김영환 반도체소자의제조방법
TW388087B (en) * 1997-11-20 2000-04-21 Winbond Electronics Corp Method of forming buried-channel P-type metal oxide semiconductor
US5976925A (en) * 1997-12-01 1999-11-02 Advanced Micro Devices Process of fabricating a semiconductor devise having asymmetrically-doped active region and gate electrode
US6237527B1 (en) 1999-08-06 2001-05-29 Axcelis Technologies, Inc. System for improving energy purity and implant consistency, and for minimizing charge accumulation of an implanted substrate
EP1333474A3 (en) * 1999-08-18 2003-10-29 Motorola, Inc. A method for forming a deep trench in a semiconductor substrate
US6921708B1 (en) 2000-04-13 2005-07-26 Micron Technology, Inc. Integrated circuits having low resistivity contacts and the formation thereof using an in situ plasma doping and clean
GB2369575A (en) * 2000-04-20 2002-06-05 Salviac Ltd An embolic protection system
US6403453B1 (en) * 2000-07-27 2002-06-11 Sharp Laboratories Of America, Inc. Dose control technique for plasma doping in ultra-shallow junction formations
US7223676B2 (en) * 2002-06-05 2007-05-29 Applied Materials, Inc. Very low temperature CVD process with independently variable conformality, stress and composition of the CVD layer
US7294563B2 (en) * 2000-08-10 2007-11-13 Applied Materials, Inc. Semiconductor on insulator vertical transistor fabrication and doping process
US7166524B2 (en) * 2000-08-11 2007-01-23 Applied Materials, Inc. Method for ion implanting insulator material to reduce dielectric constant
US6939434B2 (en) * 2000-08-11 2005-09-06 Applied Materials, Inc. Externally excited torroidal plasma source with magnetic control of ion distribution
US20070042580A1 (en) * 2000-08-10 2007-02-22 Amir Al-Bayati Ion implanted insulator material with reduced dielectric constant
US6893907B2 (en) 2002-06-05 2005-05-17 Applied Materials, Inc. Fabrication of silicon-on-insulator structure using plasma immersion ion implantation
US7320734B2 (en) * 2000-08-11 2008-01-22 Applied Materials, Inc. Plasma immersion ion implantation system including a plasma source having low dissociation and low minimum plasma voltage
US20050230047A1 (en) * 2000-08-11 2005-10-20 Applied Materials, Inc. Plasma immersion ion implantation apparatus
US7094316B1 (en) 2000-08-11 2006-08-22 Applied Materials, Inc. Externally excited torroidal plasma source
US7183177B2 (en) * 2000-08-11 2007-02-27 Applied Materials, Inc. Silicon-on-insulator wafer transfer method using surface activation plasma immersion ion implantation for wafer-to-wafer adhesion enhancement
US7465478B2 (en) * 2000-08-11 2008-12-16 Applied Materials, Inc. Plasma immersion ion implantation process
US7479456B2 (en) * 2004-08-26 2009-01-20 Applied Materials, Inc. Gasless high voltage high contact force wafer contact-cooling electrostatic chuck
US7137354B2 (en) * 2000-08-11 2006-11-21 Applied Materials, Inc. Plasma immersion ion implantation apparatus including a plasma source having low dissociation and low minimum plasma voltage
US7430984B2 (en) * 2000-08-11 2008-10-07 Applied Materials, Inc. Method to drive spatially separate resonant structure with spatially distinct plasma secondaries using a single generator and switching elements
US7094670B2 (en) 2000-08-11 2006-08-22 Applied Materials, Inc. Plasma immersion ion implantation process
US7303982B2 (en) * 2000-08-11 2007-12-04 Applied Materials, Inc. Plasma immersion ion implantation process using an inductively coupled plasma source having low dissociation and low minimum plasma voltage
US7288491B2 (en) * 2000-08-11 2007-10-30 Applied Materials, Inc. Plasma immersion ion implantation process
US7037813B2 (en) * 2000-08-11 2006-05-02 Applied Materials, Inc. Plasma immersion ion implantation process using a capacitively coupled plasma source having low dissociation and low minimum plasma voltage
TWI262561B (en) 2001-06-12 2006-09-21 Promos Technologies Inc Method of forming ultra-shallow junction devices and its application in a memory device
US6475906B1 (en) 2001-07-05 2002-11-05 Promos Technologies, Inc. Gate contact etch sequence and plasma doping method for sub-150 NM DT-based DRAM devices
JP4013674B2 (ja) * 2002-07-11 2007-11-28 松下電器産業株式会社 プラズマドーピング方法及び装置
TWI331000B (en) * 2002-07-11 2010-09-21 Panasonic Corp Plasma doping method
US20040149219A1 (en) * 2002-10-02 2004-08-05 Tomohiro Okumura Plasma doping method and plasma doping apparatus
KR100475122B1 (ko) * 2002-12-20 2005-03-10 삼성전자주식회사 실리콘 접촉저항을 개선할 수 있는 반도체 소자 형성방법
US7355687B2 (en) * 2003-02-20 2008-04-08 Hunter Engineering Company Method and apparatus for vehicle service system with imaging components
US7199064B2 (en) * 2003-09-08 2007-04-03 Matsushita Electric Industrial Co., Ltd. Plasma processing method and apparatus
US7695590B2 (en) * 2004-03-26 2010-04-13 Applied Materials, Inc. Chemical vapor deposition plasma reactor having plural ion shower grids
US7291360B2 (en) * 2004-03-26 2007-11-06 Applied Materials, Inc. Chemical vapor deposition plasma process using plural ion shower grids
US7244474B2 (en) * 2004-03-26 2007-07-17 Applied Materials, Inc. Chemical vapor deposition plasma process using an ion shower grid
US20050211546A1 (en) * 2004-03-26 2005-09-29 Applied Materials, Inc. Reactive sputter deposition plasma process using an ion shower grid
US20050211171A1 (en) * 2004-03-26 2005-09-29 Applied Materials, Inc. Chemical vapor deposition plasma reactor having an ion shower grid
US8058156B2 (en) * 2004-07-20 2011-11-15 Applied Materials, Inc. Plasma immersion ion implantation reactor having multiple ion shower grids
US7767561B2 (en) * 2004-07-20 2010-08-03 Applied Materials, Inc. Plasma immersion ion implantation reactor having an ion shower grid
US7666464B2 (en) * 2004-10-23 2010-02-23 Applied Materials, Inc. RF measurement feedback control and diagnostics for a plasma immersion ion implantation reactor
WO2006049076A1 (ja) * 2004-11-02 2006-05-11 Matsushita Electric Industrial Co., Ltd. プラズマ処理方法およびプラズマ処理装置
KR100656346B1 (ko) * 2004-12-08 2006-12-11 한국전자통신연구원 이동 전하를 이용한 비휘발성 메모리 소자의 제조 방법
EP1826814B8 (en) * 2004-12-13 2011-04-13 Panasonic Corporation Plasma doping method
WO2006098109A1 (ja) * 2005-02-23 2006-09-21 Matsushita Electric Industrial Co., Ltd. プラズマドーピング方法及び装置
JP5055114B2 (ja) * 2005-03-30 2012-10-24 パナソニック株式会社 プラズマドーピング方法
JP5116466B2 (ja) * 2005-03-30 2013-01-09 パナソニック株式会社 不純物導入装置及び不純物導入方法
JP4979576B2 (ja) 2005-03-30 2012-07-18 パナソニック株式会社 プラズマドーピング方法及びプラズマ処理装置
WO2006107044A1 (ja) * 2005-04-04 2006-10-12 Matsushita Electric Industrial Co., Ltd. プラズマ処理方法及び装置
US7428915B2 (en) * 2005-04-26 2008-09-30 Applied Materials, Inc. O-ringless tandem throttle valve for a plasma reactor chamber
EP1881523B1 (en) * 2005-05-12 2013-01-02 Panasonic Corporation Plasma doping method and plasma doping apparatus
US20060260545A1 (en) * 2005-05-17 2006-11-23 Kartik Ramaswamy Low temperature absorption layer deposition and high speed optical annealing system
US7422775B2 (en) * 2005-05-17 2008-09-09 Applied Materials, Inc. Process for low temperature plasma deposition of an optical absorption layer and high speed optical annealing
US7312162B2 (en) * 2005-05-17 2007-12-25 Applied Materials, Inc. Low temperature plasma deposition process for carbon layer deposition
US7109098B1 (en) 2005-05-17 2006-09-19 Applied Materials, Inc. Semiconductor junction formation process including low temperature plasma deposition of an optical absorption layer and high speed optical annealing
US7429532B2 (en) * 2005-08-08 2008-09-30 Applied Materials, Inc. Semiconductor substrate process using an optically writable carbon-containing mask
US7312148B2 (en) * 2005-08-08 2007-12-25 Applied Materials, Inc. Copper barrier reflow process employing high speed optical annealing
US7335611B2 (en) * 2005-08-08 2008-02-26 Applied Materials, Inc. Copper conductor annealing process employing high speed optical annealing with a low temperature-deposited optical absorber layer
US7323401B2 (en) * 2005-08-08 2008-01-29 Applied Materials, Inc. Semiconductor substrate process using a low temperature deposited carbon-containing hard mask
CN101258786B (zh) * 2005-09-01 2012-08-29 松下电器产业株式会社 等离子体处理设备
US7888245B2 (en) * 2006-05-11 2011-02-15 Hynix Semiconductor Inc. Plasma doping method and method for fabricating semiconductor device using the same
KR100955144B1 (ko) * 2006-10-03 2010-04-28 파나소닉 주식회사 플라즈마 도핑 방법 및 장치
WO2008050596A1 (fr) 2006-10-25 2008-05-02 Panasonic Corporation Procédé de dopage par plasma et appareil de dopage par plasma
JP5237820B2 (ja) * 2006-11-15 2013-07-17 パナソニック株式会社 プラズマドーピング方法
CN101583736A (zh) * 2007-01-19 2009-11-18 应用材料股份有限公司 浸没式等离子体室
US7754503B2 (en) * 2007-01-22 2010-07-13 Panasonic Corporation Method for producing semiconductor device and semiconductor producing apparatus
US8004045B2 (en) 2007-07-27 2011-08-23 Panasonic Corporation Semiconductor device and method for producing the same
US8063437B2 (en) * 2007-07-27 2011-11-22 Panasonic Corporation Semiconductor device and method for producing the same
JP4368932B2 (ja) * 2007-08-31 2009-11-18 パナソニック株式会社 プラズマドーピング処理装置及び方法
JP4405588B2 (ja) * 2007-12-28 2010-01-27 パナソニック株式会社 プラズマドーピング装置及び方法並びに半導体装置の製造方法
JP2009212346A (ja) * 2008-03-05 2009-09-17 Panasonic Corp プラズマドーピング方法及び装置
JP2010050188A (ja) * 2008-08-20 2010-03-04 Panasonic Corp プラズマドーピング装置
JP5457045B2 (ja) * 2009-02-12 2014-04-02 パナソニック株式会社 半導体装置及びその製造方法
KR101185987B1 (ko) * 2009-06-15 2012-09-25 에스케이하이닉스 주식회사 듀얼 폴리 게이트의 ｐ형 불순물 도핑방법 및 이를 이용한 듀얼 폴리 게이트 형성방법
JP2011129678A (ja) * 2009-12-17 2011-06-30 Panasonic Corp 半導体装置及びその製造方法
JP2013051221A (ja) 2009-12-28 2013-03-14 Panasonic Corp 半導体装置の製造方法及びプラズマドーピング装置
JP5263266B2 (ja) 2010-11-09 2013-08-14 パナソニック株式会社 プラズマドーピング方法及び装置
US8466005B2 (en) * 2011-07-22 2013-06-18 Intermolecular, Inc. Method for forming metal oxides and silicides in a memory device
EP2750167A1 (en) * 2012-12-31 2014-07-02 Imec Method for tuning the effective work function of a gate structure in a semiconductor device
US8889534B1 (en) * 2013-05-29 2014-11-18 Tokyo Electron Limited Solid state source introduction of dopants and additives for a plasma doping process

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5226433B2 (ko) * 1971-09-18 1977-07-14
DE3118785A1 (de) * 1981-05-12 1982-12-02 Siemens AG, 1000 Berlin und 8000 München Verfahren und vorrichtung zum dotieren von halbleitermaterial
US4465529A (en) * 1981-06-05 1984-08-14 Mitsubishi Denki Kabushiki Kaisha Method of producing semiconductor device
US4382099A (en) * 1981-10-26 1983-05-03 Motorola, Inc. Dopant predeposition from high pressure plasma source
US4737379A (en) * 1982-09-24 1988-04-12 Energy Conversion Devices, Inc. Plasma deposited coatings, and low temperature plasma method of making same
JPS6146044A (ja) * 1984-08-11 1986-03-06 Fujitsu Ltd 半導体装置の製造方法
US4668365A (en) * 1984-10-25 1987-05-26 Applied Materials, Inc. Apparatus and method for magnetron-enhanced plasma-assisted chemical vapor deposition
US4698104A (en) * 1984-12-06 1987-10-06 Xerox Corporation Controlled isotropic doping of semiconductor materials

Also Published As

Publication number Publication date
KR880014650A (ko) 1988-12-24
US4912065A (en) 1990-03-27

Similar Documents

Publication Publication Date Title
KR920004515B1 (ko) 플라즈마 도핑방법
US6335534B1 (en) Ion implantation apparatus, ion generating apparatus and semiconductor manufacturing method with ion implantation processes
US4776925A (en) Method of forming dielectric thin films on silicon by low energy ion beam bombardment
US5141885A (en) Method of fabrication of thin film transistors
EP0192668B1 (en) Semiconductor integrated circuits gettered with phosphorus
US5397718A (en) Method of manufacturing thin film transistor
US6413881B1 (en) Process for forming thin gate oxide with enhanced reliability by nitridation of upper surface of gate of oxide to form barrier of nitrogen atoms in upper surface region of gate oxide, and resulting product
GB2090062A (en) Igfet manufacture
JPH06151344A (ja) レーザードーピング処理方法および絶縁ゲイト型半導体 装置とその作製方法
KR19980032402A (ko) 초박층 유전체와 양립할 수 있는 중간 갭 금속 게이트의 제작
KR0130376B1 (ko) 반도체소자 제조방법
KR100237709B1 (ko) 박막트랜지스터의 제조방법
KR101050602B1 (ko) 스트레인드 실리콘에서 결함 감소를 위한 질소계 주입의반도체 장치 형성 방법, 트랜지스터 형성 방법, 및 반도체장치
JPH01295416A (ja) プラズマドーピング方法
KR970004484B1 (ko) 반도체 소자의 ldd mosfet 제조방법
US20020127882A1 (en) Method of forming a silicon oxide layer using pulsed nitrogen plasma implantation
KR100267590B1 (ko) 수소처리 단계동안 내부에 남겨지는 잔류 수소가 없는 비단결정 박막 트랜지스터를 가진 반도체 장치의 제조방법
US6342423B1 (en) MOS-type transistor processing utilizing UV-nitride removable spacer and HF etch
Bernstein et al. High dose-rate hydrogen passivation of polycrystalline silicon CMOS TFTs by plasma ion implantation
US5319231A (en) Insulated gate semiconductor device having an elevated plateau like portion
US5527719A (en) Process for making a semiconductor MOS transistor using a fluid material
US6566183B1 (en) Method of making a transistor, in particular spacers of the transistor
GB2074374A (en) Method of making field effect transistors
JPH05243262A (ja) 半導体装置の製造方法
JP3578345B2 (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070523

Year of fee payment: 16

EXPY Expiration of term