KR910001970A

KR910001970A - 웨이퍼 스케일(wafer-scale)반도체 집적회로 장치 및 웨이퍼 스케일 반도체 집적회로장치의 칩간에 배열되는 접속배선의 형성방법

Info

Publication number: KR910001970A
Application number: KR1019900008773A
Authority: KR
Inventors: 도시아끼 무라오; 다께오 기구찌; 도시히꼬 이류우; 히데노리 노무라; 히로유끼 스가모또
Original assignee: 야마모도 다꾸마; 후지쓰 가부시끼가이샤; 나까노 히로유끼; 후지쓰 브이 엘 에스 아이 가부시끼가이샤
Priority date: 1989-06-15
Filing date: 1990-06-15
Publication date: 1991-01-31
Also published as: KR940004444B1; EP0403898A2; EP0403898A3

Abstract

내용 없음

Description

웨이퍼 스케일(WAFER-SCALE)반도체 집적회로 장치 및 웨이퍼 스케일 반도체 집적회로장치이 칩간에 배열되는 접속배선의 형성방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 본 발명의 제1양호한 실시예에 의한 레티클의 평면도.

제4도는 본 발명의 제1실시예에 의한 다른 레티클의 평면도.

제5도는 노광공정중 제4도의 레티클 사용방법을 설명하는 도면.

Claims

웨이퍼(2); 상기 웨이퍼상에 형성된 각각 내부 논리회로(30A, 30B)를 갖는 복수의 칩들(3;11a,11b;12a~12i;16;19a;19b); 상기 칩들을 상호 접속하는 접속배선 (10)을 구비하고 있으며, 상기 칩 배열의 변부의 칩들에 관련된 상기 접속배선이 부동상태로 되는 것을 방지하는 수단(18)을 갖는 것이 특징인 웨이퍼 스케일 반도체 집적회로장치.
제1항에서, 상기 변부의 칩들(12a~12h) 각각의 입력단이 상기 접속배선중 대응하는 배선에 접속돼 있고, 상기 수단이 클램프 수단(18)으로 구성돼 있고, 이 클램프 수단은 접속배선(10)의 상기 대응배선 각각에 대해 설치되어 상기 각각의 대응배선이 다른 칩들에 접속되지 않은 경우, 이 각각의 대응배선을 소정의 신호 레벨에 유지시키는 것이 특징인 웨이퍼 스케일 반도체 집적 회로장치.
제2항에서, 상기 클램프 수단이 상기 접속배선중 상기 각각의 대응배선과 소정의 전원(Vcc, G)사이에 접속된 MOS 트랜지스터(Tr1, Tr2)로 구성돼 있고; 상기 MOS 트랜지스터의 게이트의 전압이 상기 소정의 전원과 다른 전압에 세트돼 있는 것이 특징인 웨이퍼 스케일 반도체 집적회로장치.
제3항에 있어서, 상기 MOS 트랜지스터(Tr1)의 게이트가 상기 소정 전원(G)의 전압보다 높은 전압(Vcc)에 세트돼 있는 것이 특징인 웨이퍼 스케일 반도체 집적회로장치.
제3항에 있어서, 상기 MOS 트랜지스터(Tr2)의 게이트가 상기 소정 전원(Vcc)의 전압보다 낮은 전압에 세트돼 있는 것이 특징인 웨이퍼 스케일 반도체 집적회로장치.
제2항에서, 상기 클램프수단이 상기 접속배선중 각각의 대응배선과 소정의 전원사이에 접속된 저항(R1, R2)으로 구성된 것이 특징인 웨이퍼 스케일 반도체 집적회로장치.
제1항~제6항 중 임의의 1항에서, 상기 칩 배열 변부의 칩들 이외의 다른 칩들 각각이 상기 변부의 내측에 설치된 상기 다른 칩들에 관련된 상기 접속배선이 부동상태로 되는 것을 방지하는 수단(18)을 구비하고 있는 것이 특징인 웨이퍼 스케일 반도체 집적회로장치.
제7항에서, 상기 다른 칩들 각각의 입력단이 상기 접속배선중의 대응배선이 접속돼 있고 상기 다른 칩들에 관련된 상기 수단이 클램프수단(18)으로 구성돼 있고, 이 클램프수단은 상기 다른 칩들에 접속된 접속배선중의 상기 대응배선 각각에 대해 설치되어 있어서, 상기 접속배선중 상기 각 대응배선이 다른 칩에 접속되지 않을때 상기 접속배선중의 상기 각각의 대응배선을 소정의 신호레벨에 유지시키는 것이 특징인 웨이퍼 스케일 반도체 집적 회로장치.
제1항~8항중 임의의 1항에서 상기 변부에 위치된 상기 칩들(12a~12h) 각각이 상기 수단(18)에 접속된 입력버퍼수단(36)으로 구성돼 있고, 이 수단을 상기 접속배선중의 1대응 배선상에서 반송되는 상기 수단(18)에 공급된 입력신호를 버퍼하여 이 버퍼된 입력신호를 상기 내부 논리회로에 출력하는 것이 특징인 웨이퍼 스케일 반도체 집적회로장치.
제1항~9항중 임의의 1항에서, 상기 내부논리회로(30A, 30B)가 다이나믹 랜덤 억세스 메모리로 구성된 것이 특징인 웨이퍼 스케일 반도체 집적회로장치.
제1항~10항중 임의의 1항에서, 상기 내부 논리회로가 상기 접속배선중의 1대응 배선을 통해 상기 인접칩들 중 하나를 선택하는 상기 칩들 각각에 대해 설치된 선택수단(30A)으로 구성된 것이 특징인 웨이퍼 스케일 반도체 집적회로장치.
제1항~11항중 임의의 1항에서, 상기 칩들 각각이 4단부를 갖으며; 상기 접속배선이 상기 각 칩들의 상기 4단부에 배열된 입력 접속배선(XMITI-N, -W, -S, -E)을 포함하고 있고; 상기 칩들 각각은 상기 입력 접속 배선중의 1대응 배선이 접속된 CMOS 입력 버퍼(38)를 갖고 있고; 그리고 상기 입력 접속배선중의 상기 1대응배선과 상기 CMOS 입력버퍼를 통해 상기 침들중 대응하는 1칩에 입력신호가 공급되는 것이 특징인 웨이퍼 스케일 반도체 집적회로장치.
제12항에서, 상기 칩들 각각이 상기 4단부상에 배열된 상기 입력 접속배선 중 하나를 선택하는 제1방향 선택회로(34; 35A; 39, 40)를 구비하고 있고, 상기 입력 접속배선 중 선택된 하나를 통해서 상기 대응하는 1칩에 입력신호가 공급되는 것이 특징인 웨이퍼 스케일 반도체 집적회로장치.
제12항에서, 상기 접속배선이 상기 각 칩들이 상기 4단부들에 배열된 출력 접속배선(XMITO-N, -W, -S, -E)를 갖고 있고; 상기 칩들 각각이 상기 출력 접속배선 중 하나를 선택하는 제2방향 선택회로(34; 35B; 42)를 구비하고 있으며; 그리고 상기 각 칩들의 출력신호가 상기 출력 접속배선 중 선택된 하나에 공급되는 것이 특징인 웨이퍼 스케일 반도체 집적회로장치.
제14항에서, 상기 칩들 각각이 상기 입력 접속배선중 상기 선택된 하나를 상기 출력 접속배선중 상기 선택된 하나 또는 상기 내부 논리회로중 어느 하나에 대해, 선택적으로 접속시키는 스위치회로(41)를 구비하고 있는 것이 특징인 웨이퍼 스케일 반도체 집적회로장치.
제15항에서, 상기 각 칩들이 디코우더(33)를 구비하고 있고, 이 디코우더는 상기 제1 및 제2방향 선택회로와 상기 스위치회로에 접속돼있고, 지령(CMND)으로 부터 제어신호들을 유도하며; 그리고 상기 제어신호들이 상기 제1 및 제2 방향선택회로와 상기 스위치회로를 제어하는 것이 특징인 웨이퍼 스케일 반도체 집적회로장치.
웨이퍼 스케일 반도체 집적회로장치의 칩간에 배열되는 접속배선(10)을 형성하는 방법에서; 각 칩들에 공통으로 사용되며 내부 접속배선 패턴(4)과, 이 내부 접속배선 패턴으로부터 분기되어 상기 칩들중 인접한 칩들을서로 접속시키는 접속배선 패턴(9) 및 상기 내부 접속배선 패턴과 접속배선 패턴을 둘러싸는 광차단 영역(6)을내포하는 래티클(8A,8B)을 웨이퍼 (2)에 관한 제1위치(I)에 배치하고; 상기 제1위치에 배치된 레티클을 통해서웨이퍼에 광을 투사하여 상기 웨이퍼상에 형성된 레지스트막을 선택적으로 노광하고, 상기 제1위치에 배치된 레티클의 약간의 접속배선 패턴과 겹치는 약간의 접속배선 패턴을 포함한 래티클을 상기 제1위치와 인접한 제2위치(II)에 배치하고; 그리고 상기 제2위치에 배치된 레티클을 통해서 웨이퍼에 광을 투사하는 것이 특징인 웨이퍼 스케일 반도체 집적회로장치의 칩간 접속배선(10) 형성방법.
제17항에서, 상기 접속배선 패턴(9)은 상기 내부 접속배선 패턴으로 부터 상기 웨이퍼 표면을 따라서 서로 상호 직교하는 상이한 4방향으로 형성하는 것이 특징인 웨이퍼 스케일 반도체 집적회로장치의 칩간접속배선(10)형성방법.
제17항에서 상기 레티클이 상기 제2위치 (II)에 배치되고, 이 위치에서 상기 레티클의 상기 약간의 접속배선 패턴이 상기 제1위치에 위치된 상기 레티클의 상기 약간의 접속배선 패턴과 완전히 겹치는 것이 특징인 웨이퍼스케일 반도체 직접회로장치의 칩간 접속배선(10) 형성방법.
제17항에서, 상기 제1위치(I)가 상기 칩 배열의 변부에 위치된 상기 칩들 중 하나에 대응하며, 상기 칩들중 인접 칩들을 서로 접속시키는데 사용안되는 상기 접속배선 패턴중의 불필요 패턴(10a)이 상기 웨이퍼의 한 단부를 향해 뻗어 있는 위치에 형성된 윈도우(9e)를 갖는 제2래티클(8C)을 상기 제1위치에 배치하고; 상기 윈도우를 통해서 상기 접속배선 패턴의 상기 불필요 패턴에 광을 투사해서 상기 래티클에 의해 형성된 접속배선 패턴 중의 상기 불필요 패턴을 제거하는 것이 특징인 웨이퍼 스케일 반도체 집적회로장치의 칩간 접속배선 (10) 형성방법.
내부 접속 배선패턴(4), 이 내부접속 배선 패턴으로 부터 칩들 중 인접 칩들쪽으로만 형성되어 상기 인접한 칩들을 서로 접속시키는 접속배선 패턴(9) 및 상기 내부 접속배선 패턴과 접속 배선패턴을 둘러싸는 광차단영역(6)을 포함한 제1레티클(13a~13h;8B)을, 웨이퍼(2)에 관하여 칩 배열 변부의 제1위치(I)에 배치하고; 상기 제1위치에 배치된 상기 제1레티클을 통하여 웨이퍼에 광을 투사하고; 내부 접속배선 패턴(2), 이 내부접속 배선 패턴으로부터 4의 서로 직교하는 방향으로 형성되어 이 서로 직교하는 4방향에 위치한 칩들중 인접하는 칩들을 서로 접속시키는 접속배선패턴(4) 및 상기 내부접속배선 패턴과 접속배선 패턴을 둘러싸는 광차단 영역(6)을 포함하는 제2레티클(131;8A)을 상기 제1위치의 내측의 제2위치(II)에 배치하고; 그리고 상기 제2위치에 배치된 제2레티클을 통해 웨이퍼에 광을 투사하는 것이 특징인 웨이퍼 스케일 반도체 집적회로장치의 칩간 접속배선 (10) 형성방법.
제21항에 있어서, 상기 제1레티클(13a~13h;8B)의 상기 내부 접속배선 패턴에 상기 제2레티클(131;8A)의 상기 내부 접속배선패턴과 동일한 것이 특징인 웨이퍼 스케일 반도체 집적회로장치의 칩간 접속배선(10) 형성방법.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.