KR900701038A - 반도체 팩캐지 - Google Patents

반도체 팩캐지

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KR900701038A
KR900701038A KR1019890701529A KR890701529A KR900701038A KR 900701038 A KR900701038 A KR 900701038A KR 1019890701529 A KR1019890701529 A KR 1019890701529A KR 890701529 A KR890701529 A KR 890701529A KR 900701038 A KR900701038 A KR 900701038A
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크레인 제이컵
씨.죤슨 배리
머훌리커 디팩
에이취.버트 쉘던
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폴 웨인스타인
오린 코포레이션
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Abstract

내용 없음

Description

반도체 팩캐지
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 한 실시예에 따른 밀봉되지 않은 반도체 팩캐지의 단면도이다.
제2도는 본 발명의 다른 실시예에 따라 제조된 밀봉되지 않은 반도체 팩캐지의 단면도이다.
제3도는 본 발명의 또다른 실시예에 따라 제조된 밀봉되지 않은 반도체 장치의 단면도이다.

Claims (56)

  1. 전기부품(26)용 반도체 팩캐지(10)에 있어서, 제1(20) 및 제2(22)대향 표면을 가지며 리드프레임에 연결된 전기부품(26)을 갖기에 적합한 금속 또는 그속 합금 리드프레임(18)과, 제1(14,41) 또는 제2(14,43)표면증의 적어도 하나에 있는 니켈, 주석, 코발트, 크롬, 몰리브덴, 텅스텐, 티탄, 지르콘, 하르늄, 니오붐, 탄탈, 게르마늄, 알루미늄 및 이들 금속의 합금으로 구성되는 그룹으로부터 선택된 금속 또는 금속합금 피복(70)을 가지며 그 사이에 측면(16)을 갖는 제1 및 제2대향 표면(14)을 갖는 구리 또는 구리 합금 기부 부재(12)와, 상기의 그룹으로 부터 선택된 금속 또는 금속 합금피복(70)을 가지며 그 사이에 측면을 갖는 제1(41) 및 제2(43)대향 표면을 갖는 구리 또는 구리 합금 캡 부재(42)와, 기부 부재(12)의 피복된 표면을 캡 부재(42) 및 기부(12)와 캡(42)부재 사이에 배열된 중합체 성분(60,61)에 삽입되는 리드 프레임(18)의 피복된 표면(70)에 결합하는 중합체 성분(60,61)을 구비하는 것을 특징으로 하는 반도체 팩캐지.
  2. 제1항에 있어서, 상기 피복을 니켈 또는 니켈 기초 합금을 구비하는 것을 특징으로 하는 반도체 팩캐지.
  3. 제2항에 있어서, 피복(70)은 결합을 개선하도록 캡 및 기부 부재의 표면(14,41)을 거칠게 하는 것을 특징으로 하는 반도체 팩캐지.
  4. 제1항에 있어서, 피복(70)은 전해질 또는 비전해질 도금인 것을 특징으로 하는 반도체 팩캐지.
  5. 제1항에 있어서, 리드프레임(18)에 사용된 금속 또는 금속 합금은 구리 또는 구리 기초 합금인 것을 특징으로 하는 반도체 팩캐지.
  6. 제5항에 있어서, 피복(70)은 또한 상기 부재의 측면(16) 및 각 표면(14,41,43)에 사용되는 것을 특징으로 하는 반도체 팩캐지.
  7. 제5항에 있어서, 피복(70)은 상기 부재의 결합된 표면(14,4) 및 이의 측면(16)그리고 리드프레임(18)에 사용되는 것을 특징으로 하는 반도체 팩캐지.
  8. 제1항에 있어서, 상기 피복(10)은 상기 캡(42) 및 기부 부재(12)의 모든 표면(14,16,41,43)그리고 리드 프레임(18)에 사용되는 것을 특징으로 하는 반도체 팩캐지.
  9. 제1항에 있어서, 중합체 성분은 캡 부재(42)와 리드프레임(18)사이에 제1시트(60)와, 리드프레임(18)과 기부 부재(12)사이의 제2시트(61)로 구성되는 것을 특징으로 하는 반도체 팩캐지.
  10. 제9항에 있어서, 결합은 캡 부재(42), 제1시트(60), 리드프레임(18), 제2시트(61) 및 기부 부재(12) 사이에 얇은판으로 구성되는 것을 특징으로 하는 반도체 팩캐지.
  11. 제1항에 있어서, 상기 팩캐지(10)은 이중 라인 팩캐지인 것을 특징으로 하는 반도체 팩캐지.
  12. 제1항에 있어서, 상기 팩캐지는 장방형인 퀴드 팩캐지인 것을 특징으로 하는 반도체 팩캐지.
  13. 제1항에 있어서, 피복(70)은 0.01 내지 50미크론 사이의 두께를 갖는 것을 특징으로 하는 반도체 팩캐지.
  14. 제1항에 있어서, 두께는 0.1 내지 15미크론 사이의 영역에 있는 것을 특징으로 하는 반도체 팩캐지.
  15. 전기부품(26)용 반도체 팩캐지(10′)에 있어서, 제1(20) 및 제2(22)대향 표면을 가지며 리드프레임에 연결된 전기부품(26)을 갖기에 적합한 금속 또는 금속 리드 프레임(18)과, 그 사이에 측면(16)을 갖는 제1(14) 및 제2대향 표면을 갖는 구리 또는 구리 합금 기부 부재(12′)와, 제1 또는 제2표면중의 하나에 니켈, 주석, 코발트, 크롬, 몰리브텐, 텅스텐, 티탄, 지르콘, 하프늄, 니오븀, 탄탈, 게르마늄, 알루미늄 및 이들의 합금으로 구성된 그룹으로부터 선택된 금속 또는 금속 합금 피복(70)을 갖는 프레임 부재(44)와, 상기 프레임 부재(44)를 가지며 제1표면과 대향 표면 사이에 측면을 갖는 커버 부재(45)를 구비하는 구리 또는 구리 합금 캡 부재(24′)와, 상기 기부 부재(12′)의 피복된 표면(14)을 기부(12′)와 프레임 부재(44) 사이에 배열된 리드 프레임(18)으로 상기 프레임 부재(44)의 피복된 표면에 결합하는 중합체 성분(60,61)과, 상기 프레임 부재(44)에 시일된 캡 부재(45)를 구비하는 것을 특징으로 하는 반도체 팩캐지.
  16. 제15항에 있어서, 상기 피복(70)은 니켈 또는 니켈 기초 합금을 구비하는 것을 특징으로 하는 반도체 팩캐지.
  17. 제15항에 있어서, 피복(70)은 결합을 개선하도록 기부(12′) 및 캡 부재(42′)의 표면을 거칠게 하는 것을 특징으로 하는 반도체 팩캐지.
  18. 제15항에 있어서, 피복은 전해질 또는 비전해질 도금인 것을 특징으로 하는 반도체 팩캐지.
  19. 제15항에 있어서, 리드 프레임(18)에 사용된 금속 또는 금속 합금은 구리 또는 구리 기초 합금인 것을 특징으로 하는 반도체 팩캐지.
  20. 제15항에 있어서, 피복(70)은 또한 상기 부재(12′, 44, 45)의 각 표면 및 측면에 사용되는 것을 특징으로 하는 반도체 팩캐지.
  21. 제15항에 있어서, 피복(70)은 상기 부재(12′, 44, 45)의 모든 표면 및 이의 측면 그리고 리드프레임(18)에 사용되는 것을 특징으로 하는 반도체 팩캐지.
  22. 제15항에 있어서, 피복(70)은 상기 캡(42′) 및 기부 부재(12′)의 모든 표면에 그리고 리드 프레임(18)에 사용되는 것을 특징으로 하는 반도체 팩캐지.
  23. 제15항에 있어서, 중합체 성분은 캡 부재(42′)와 리드 프레임(18)사이의 제1시트(60)와, 리드 프레임(18)과 기부 부재(12′)사이의 제2시트(61)로 구성되는 것을 특징으로 하는 반도체 팩캐지.
  24. 제23항에 있어서, 결합은 캡 부재(42′), 제1시트(60), 리드프레임(18), 제2시트(61) 및 기부 부재(12′)사이의 층을 구비하는 것을 특징으로 하는 반도체 팩캐지.
  25. 제15항에 있어서, 상기 팩캐지(10′)는 이중 라인 팩캐지인 것을 특징으로 하는 반도체 팩캐지.
  26. 제15항에 있어서, 캑캐지는 장방형 쿼드 팩캐지인 것을 특징으로 하는 반도체 팩캐지.
  27. 제15항에 있어서, 피복(70)은 0.01 내지 50미크론 사이의 두께를 갖는 것을 특징으로 하는 반도체 팩캐지.
  28. 제15항에 있어서, 두께는 0.1내지 15미크론 사이의 범위에 있는 것을 특징으로 하는 반도체 팩캐지.
  29. 전기부품(26)용 반도체 팩캐지(10″)에 있어서, 제1(20) 및 제2(22)대향 표면을 가지며 리드프레임에 연결되는 전기부품(26)을 갖기에 적합한 금속 또는 금속합금 리드프레임(18)과, 평면 표면에 비해 증가된 표면적을 갖는 대향 외부 표면과 내부 표면을 가지며 제1 및 제2대향 표면과 그 사이에 측면을 갖는 기부 부재(12″)와, 제1(41) 및 제2(43) 대향 표면과 그 사이에 측면을 갖는 캡 부재(42)를 구비하는 것을 특징으로 하는 반도체 팩캐지.
  30. 제29항에 있어서, 기부 부재(12″)는 다이어태취(24)를 수용하도록 내부 표면에 제1공동(50)을 가지며, 기부 부재의 외부 표면과 반도체 다이어태취(24) 사이의 열저항을 감소시킴으로써 증가된 열전달 및 칩(26)상의 감소된 응력을 제공하도록 칩 아래의 기부 부재의 두께는 기부 부재의 두께보다 실제로 작으며, 캡(42) 및 기부 부재(12″)상이에 배열된 리드프레임(18)으로 상기 캡 부재(42) 및 기부 부재(12″)를 결합하는 수단을 갖는 것을 특징으로 하는 반도체 팩캐지.
  31. 제30항에 있어서, 증가된 표면적은 상기 기부 부재(12″)의 외부 표면에 일련의 홈(80)을 구비하는 것을 특징으로 하는 반도체 팩캐지.
  32. 제30항에 있어서, 상기 외부 표면은 기부 부재의 두께보다 실제로 작은 제1(50) 및 제2(90)공동 사이에 기부 부재(12″)의 두께를 갖는 제1공동(50)에 대향하는 제2공동(90)을 구비하는 것을 특징으로 하는 반도체 팩캐지.
  33. 제30항에 있어서, 상기 기부(12″) 및 캡(42) 부재는 제1 및 제2표면중의 하나에 있는 니켈, 주석, 코발트, 크롬, 몰리브덴, 텅스텐, 티탄, 지르콘, 하프늄, 니오븀, 탄탈, 실리콘, 게르마늄, 알루미늄 및 이들의 합금으로 구성되는 그룹으로부터 선택된 금속 또는 금속 합금 피복(70)과, 상기 기부 부재(12″)의 피복된 표면을 상기 캡 부재(42)의 피복되 표면(70)에 결합하는 중합체 성분(60,61)과, 상기 기부(12″) 및 캡(42)부재 사이에 배열되는 리드 프레임(18)과, 그안에 삽입된 리드프레임(18)을 결합하는 중합체 성분을 갖는 것을 특징으로 하는 반도체 팩캐지.
  34. 제32항에 있어서, 상기 기부(12″) 및 캡(42)부재는 제1 및 제2표면중의 적어도 하나에 있는 니켈, 주석, 코발트, 크롬, 몰리브텐, 텅스텐, 티탄, 지르콘, 하프늄, 니오븀, 탄탈, 실리콘, 게르마늄, 알루미늄 및 이들의 합금으로 구성되는 그룹으로부터 선택된 금속 또는 금속 합금 피복(70)과, 상기 기부 부재(12″)의 피보고된 표면(70)을 상기 캡 부재(42)의 피복된 표면(70)에 결합하는 중합체 성분(60,61)과, 상기 기부(12″) 및 캡(42) 부재 사이에 배열되는 리드프레임(18)과, 그안에 삽입된 리드프레임(18)을 결합하는 중합체 성분(60,61)을 구비하는 것을 특징으로 하는 반도체 팩캐지.
  35. 제29항에 있어서, 상기 캡(42) 및 기부(12″) 부재의 금속 또는 금속 합금은 구리 또는 구리 합금인 것을 특징으로 하는 반도체 팩캐지.
  36. 제30항에 있어서, 캡(42) 및 기부(12″)부재의 금속 또는 금속 합금은 구리 또는 구리 합금인 것을 특징으로 하는 반도체 팩캐지.
  37. 제31항에 있어서, 캡(42) 및 기부(12″)부재의 금속 또는 금속 합금은 구리 또는 구리 합금인 것을 특징으로 하는 반도체 팩캐지.
  38. 제29항에 있어서, 상기 리드프레임(18)은 구리 또는 구리 합금인 것을 특징으로 하는 반도체 팩캐지.
  39. 제30항에 있어서, 상기 리드프레임(18)은 구리 또는 구리 합금인 것을 특징으로 하는 반도체 팩캐지.
  40. 제31항에 있어서, 상기 리드프레임(18)은 금속 또는 금속 합금은 구리 또는 구리 합금인 것을 특징으로 하는 반도체 팩캐지.
  41. 제32항에 있어서, 상기 리드프레임(18)은 그속 또는 금속 합금은 구리 또는 구리 합금인 것을 특징으로 하는 반도체 팩캐지.
  42. 제31항에 있어서, 상기 피복(70)은 결합을 개선하도록 캡(42) 및 기부(12″)부재의 표면을 거칠게 하는 것을 특징으로 하는 반도체 팩캐지.
  43. 제31항에 있어서, 상기 피복은 전해질 또는 비전해질 도금에 의해 상기 부재(42,12″)에 적용되는 것을 특징으로 하는 반도체 팩캐지.
  44. 제31항에 있어서, 상기 리드 프레임(18)은 금속 또는 금속 합금으로 피보고되는 것을 특징으로 하는 반도체 팩캐지.
  45. 제31항에 있어서, 상기 금속 또는 금속 합금은 구리 또는 구리 합금인 것을 특징으로 하는 반도체 팩캐지.
  46. 전기부품(26)용 반도체 팩캐지(10)를 제조하는 방법에 있어서, 제1(20) 및 제2(22)대향 표면을 가지며 리드 프레임에 연결된 전기부품(26)을 갖기에 적합한 금속 또는 금속 합금 리드 프레임(18)을 제공하는 단계와, 제1(14) 및 제2대향 표면과 그 사이에 측면을 갖는 구리 또는 구리 합금 기부 부재(12)를 제공하는 단계와, 제1(41) 및 제2(43)대향 표면과 그 사이에 측면을 갖는 구리 또는 구리 합금 캡 부재(42)를 제공하는 단계와, 제1 및 제2표면중의 하나에 있는 니켈, 주석, 코발트, 크롬, 몰리부텐, 텅스텐, 티난, 지르콘, 하프늄, 니오븀, 탄탈, 실리콘, 게르마늄, 알루미늄 및 이들 합금으로 구성되는 그룹으로 부터 선택된 금속 또는 합금으로 기부 및 캡 부재를 피복하는 단계와, 중합체에 의해 결합된 기부(12) 및 캡(42)부재 사이에 삽입된 리드프레임(18)을 갖는 캡 부배(42)의 표면(41)에 그리고 기부 부재(12″)의 표면에 중합체 성분(60,61)을 결합하는 단계를 구비하는 것을 특징으로 하는 반도체 팩캐지 제조 방법.
  47. 제46항에 있어서, 리드 프레임(18)이 있는 금속 또는 금속 합금은 구리 또는 구리 합금인 것을 특징으로 하는 반도체 팩캐지 제조 방법.
  48. 제46항에 있어서, 상기 피복(70)은 결합을 개선하도록 캡(42) 및 기부(12)부재의 표면(41,14)을 거칠게 하는 것을 특징으로 하는 반도체 팩캐지 제조 방법.
  49. 제46항에 있어서, 상기 금속 또는 금속 합금(70)은 캡(42) 및 기부(12) 부재의 표면(41,14)에 도금되는 것을 특징으로 하는 반도체 팩캐지 제조 방법.
  50. 제46항에 있어서, 상기 표면(41,14)에 피복된 금속 또는 금속 합금(70)은 포스트-플레이트 처리되는 것을 특징으로 하는 반도체 팩캐지 제조 방법.
  51. 제46항에 있어서, 상기 포스트-플레이트 처리는 산화인것을 특징으로 하는 반도체 팩캐지 제조 방법.
  52. 제46항에 있어서, 상기 포스트-플레이트 처리는 패시베이션인 것을 특징으로 하는 반도체 팩캐지 제조 방법.
  53. 제46항에 있어서, 상기 표면(41,14)에 각각 피복된 금속 또는 금속 합금(70)은 상기 금속의 전기적, 화학적 파라미터를 조정함으로써 다공성으로 제조되는 것을 특징으로 하는 반도체 팩캐지 제조 방법.
  54. 제46항에 있어서, 상기 표면에 각각 사용되는 금속 또는 금속 합금(70)은 Ni-Al금속간 화합물을 생성하도록 처리되고 큰 표면적을 제공하도록 에칭되는 피복된 표면(41,14)을 가지며 알루미늄의 얇은 층으로 피복되는 주석인 것을 특징으로 하는 반도체 팩캐지 제조 방법.
  55. 제46항에 있어서, 상기 표면(41,14)에 각각 사용되는 금속 또는 금속 합금(70)은 실라니 또는 티탄으로 처리되는 것을 특징으로 하는 반도체 팩캐지 제조 방법.
  56. 제46항에 있어서, 상기 표면(41,14)에 각각 피복되는 금속 또는 금속 합금(70)은 산기에 의해 화학적으로 침식되는 것을 특징으로 하는 반도체 팩캐지 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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