KR900015146A - 저항수단, 논리회로, 입력회로, 퓨즈 절단회로, 구동회로, 전원회로, 정전보호 회로, 이것들을 포함하는 반도체 기억장치 및 그 레이아우트방식, 테스트 방식 - Google Patents

저항수단, 논리회로, 입력회로, 퓨즈 절단회로, 구동회로, 전원회로, 정전보호 회로, 이것들을 포함하는 반도체 기억장치 및 그 레이아우트방식, 테스트 방식 Download PDF

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KR900015146A
KR900015146A KR1019900002423A KR900002423A KR900015146A KR 900015146 A KR900015146 A KR 900015146A KR 1019900002423 A KR1019900002423 A KR 1019900002423A KR 900002423 A KR900002423 A KR 900002423A KR 900015146 A KR900015146 A KR 900015146A
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다쯔유끼 오따
데쯔 우다가와
꾜꼬 이시이
히또시 미와
아쯔시 노조에
마사유끼 나까무라
데쯔로 마쯔모또
요시다까 기노시따
요시아끼 오우찌
히로미 쯔까다
쇼지 와다
가즈오 미하시
유따까 고바야시
고로 가쯔까와
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미다 가쓰시게
가부시끼가이샤 히다찌세이사꾸쇼
오노 미노루
히다찌초 엘 에스 아이엔지니어링 가부시끼가이샤
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Abstract

내용 없음.

Description

저항수단, 논리회로, 입력회로, 퓨즈 절단회로, 구동회로, 전원회로, 정전보호 회로, 이것들을 포함하는 반도체 기억장치 및 그 레이아우트방식, 테스트 방식
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제3도는 본 발명이 적용된 Bi CMOS다이나믹형 RAM의 1실시예를 도시한 전체 블럭도.

Claims (88)

  1. 다이나믹형 메모리셀이 격자형상으로 배치되어 있는 메모리 어레이, CMOS논리게이트회로, ECL회로, 상기 CMOS논리게이트회로 및 ECL회로가 조합되어서 이루어지는 Bi CMOS논리게이트회로를 기본구성으로 하는 주변 회로를 포함하는 반도체 기억장치.
  2. 데이타 입력신호 및 어드레스신호를 포함한 TTL레벨 또는 ECL레벨이 입력신호를 대응하는 내부 데이타 입련신호 및 내부 어드레스신호를 포함한 MOS레벨의 내부신호를 변환하는 입력회로, 상기 내부어드레스신호에 따라 MOS레벨을 기본으로 하는 선택신호를 형성하는 어드레스 선택회로, 상기 선택신호에 따라서 지정된 메모리셀을 선택하여 라이트용 공통 I/O선 또는 리드용 공통 I/O선에 선택적으로 접속하는 메모리 어레이, 상기 내부 데이타 입력신호에 따라 MOS레벨의 라이트신호를 형성하여 상기 라이트용 공통 I/O선을 거쳐서 선택된 메모리셀에 공급하는 라이트회로, 선택된 메모리셀로 부터 상기 리드용 공통 I/O선을 거쳐서 전류신호로서 출력되는 리드신호를 전압신호로 변환하고, 증폭시켜 ECL레벨의 내부데이타 출력신호를 형성하는 리드회로 및 상기 내부 데이타 출력신호에 따라 TTL레벨 또는 ECL레벨의 데이타 출력신호를 형성하며 송출하는 출력회로를 포함하는 반도체 기억장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 입력회로는 TTL레벨 및 ECL레벨에 대응하여 마련되며, 마스터 슬라이스에 의해 선택적으로 유효하게 되는 여러개의 입력회로를 포함하는 것인 반도체 기억장치.
  4. 특허청구의 범위 제2항 또는 제3항에 있어서, 상기 어드레스신호는 각각 별개의 외부단자를 거쳐서 동시에 입력된 X어드레스신호 및 Y어드레스신호를 포함하는 것인 반도체 기억장치.
  5. 특허청구의 범위 제2항에 있어서, 상기 메모리셀은 다이나믹형 메모리셀이며, 상기 메모리어레이를 구성하는 워드선의 선택레벨의 절대값은 상기 라이트신호의 진폭의 절대값보다 크게 되어 있는 반도체 기억장치.
  6. 특허청구의 범위 제2항에 있어서, 상기 리드회로는 바이폴라 트랜지스터를 기본구성으로 하는 전류전압변환회로 및 차동증폭회로, MOSFET를 기본구성으로 하는 래치를 포함하는 것인 반도체 기억장치.
  7. 특허청구의 범위 제2항에 있어서, 상기 출력회로는 상기 내부데이타 출력신호를 MOS레벨로 변환하는 레벨변환회로 및 상기 레벨변환회로의 상보 출력신호에 따라서 선택적으로 ON상태로 되는 1쌍의 출력 MOSFET를 포함하는 것인 반도체 기억장치.
  8. 그의 절대값이 데이타선에서 라이트신호의 진폭의 절대값보다 크게되는 워드선 선택전압을 지정된 워드선에 선택적으로 전달하는 것에 의해 워드선의 선택동작을 실행하는 반도체 기억장치.
  9. 특허청구의 범위 제8항에 있어서, 상기 워드선 선택전압은 상기 반도체 기억장치에 내장된 전압발생회로에 있어서, 소정의 전원전압을 승압하는 것에 의해 형성되는 반도체 기억장치.
  10. 특허청구의 범위 제8항 또는 제9항에 있어서, 상기 워드선은 대응하는 워드선 구동회로에 결합되는 것이며, 상기 워드선 구동회로의 각각을 대응하는 상기워드선과 상기 워드선 구동전압의 공급점의 사이에 마련되어 그 게이트가 소정의 내부노드에 결합되는 제1도 전형의 제1의 MOSFET, 대응하는 상기 워드선과 제2의 전원전압사이에 마련되어 그 게이트가 상기 내부노드에 공통결합되는 제2도 전형의 제2의 MOSFET, 상기 공급점과 상기 내부노드사이에 마련되어 소정의 프리차지 제어신호에 따라서 선택적으로 ON상태로 되는 제1도 전형의 제3의 MOSFET, 상기 내부노드와 제2의 전원전압사이에 마련되어 대응하는 선택신호에 따라서, 선택적으로 ON상태로 되는 스위치수단 및 상기 공급점과 상기 내부노드사이에 마련되어 그 게이트가 대응하는 상기 워드선에 결합되는 제1도전형의 제4도의 MOSFET를 포함하는 것인 반도체 기억장치.
  11. 특허청구의 범위 제8항 또는 제9항에 있어서, 상기 워드선 및 워드선 구동회로는 소정수씩 군으로 분할되는 것이며, 각 군을 구성하는 여러개의 워드선 구동회로는 대응하는 여러개의 워드선의 연장방향으로 세로로 적층해서 배치되는 반도체 기억장치.
  12. 특허청구의 범위 제8항 또는 제9항에 있어서, 상기 각 군을 구성하는 여러개의 워드선 구동회로는 제1도전형의 MOSFET가 형성되는 영역과 제2도전형의 MOSFET가 형성되는 영역이 그대로 인접하도록 세로로 적층해서 배치되는 반도체 기억장치.
  13. 메모리 어레이, 대응하는 직접주변회로 및 대응하는 소정의 선택신호에 따라 지정되는 메모리셀에 대해 기억데이타의 라이트 또는 리드 및 재생등에 관한 일련의 동작을 각각 자율적으로 실행하는 여러개의 메모리 매트를 포함하는 반도체 기억장치.
  14. 특허청구의 범위 제13항에 있어서, 상기 반도체 기억장치의 기억용량은 상기 메모리 매트의 기억용량을 단위로 하여 확장 또는 축소되는 반도체 기억장치.
  15. 특허청구의 범위 제13항 또는 제14항에 있어서, 상기 메모리 매트 각각은 Y디코더와 대응하는 1쌍의 메모리 어레이 및 X디코더를 포함하는 것이며, 상기 선택신호는 상기 직접주변회로에 필요한 프리차지 신호 및 구동신호등을 선택적으로 형성하기 위해 사용되는 반도체 기억장치.
  16. 반도체 기판면의 짧은 변에 평행하는 중심선에 따라 배치되는 X계 선택회로 및 상기 X계 선택회로를 사이에 두고 그 워드선이 반도체 기판면의 각 짧은 변으로 향하여 연장되도록 배치되는 여러개의 메모리 어레이를 포함하는 반도체 기억장치.
  17. 특허정구의 범위 제16항에 있어서, 상기 반도체 기억장치는 X어드레스신호 및 Y어드레스신호가 각각 별개의 외부단자를 거쳐서 동시에 입력되는 어드레스 논멀티방식을 채용하는 것이며, 상기 X어드레스신호가 전달되는 본딩패드는 반도체 기판면의 상기 X계 선택회로의 양측에 근접하여 배치되는 반도체 기억장치.
  18. 특허청구의 범위 제16항 또는 제17항에 있어서, 상기 X계 선택회로는 상기 X어드레스신호의 가 비트에 대응하여 마련되고, 또 대응하는 상기 본딩패드에 각각 근접하여 배치되는 여러개의 단위회로를 포함하는 것인 반도체 기억장치.
  19. 특허청구의 범위 제16항 또는 제17항에 있어서, 상기 메모리 어레이를 구성하는 워드선의 각각은 상기 워드선이 그 연장방향으로 분할되어서 이루어지는 여러개의 분할워드선, 상기 분할워드선과 평행하여 형성되며, 또 대응하는 상기 여러개의 분할워드선을 공통결합하는 1개의 메인 워드선을 포함하는 것인 반도체 기억장치.
  20. 특허청구의 범위 제16항 또는 제17항에 있어서, 상기 분할워드선은 폴리실리콘, 폴리사이드 또는 실리사이드에 의해 형성되며, 상기 메인워드선은 소정의 금속 배선층에 의해 형성되는 반도체 기억장치.
  21. 특허청구의 범위 제16항 또는 제17항에 있어서, 상기 금속배선층은 알루미늄 또는 그 합금에 의해 형성되는 반도체 기억장치.
  22. 특허청구의 범위 제16항 또는 제17항에 있어서, 상기 분할워드선은 중간점에서 대응하는 상기 메인위드선에 결합되는 반도체 기억장치.
  23. 특허청구의 범위 제16항 또는 제17항에 있어서, 상기 여러개의 메모리 어레이의 바깎쪽에는 반도체 기판면의 각 짧은 변에 따라 다른 주변회로가 배치되며, 상기 주변회로에 근접하는 위치에는 대응하는 여러개의 본딩패드가 배치된 반도체 기억장치.
  24. 다이나믹형 메모리셀이 격자형상으로 배치되어 있는 메모리 어레이 및 소정의 기동제어신호에 따라 형성된 내부제어신호에 의해 가동되어 대응하는 일련의 동작을 클럭신호 또는 타이밍 신호에 따라 동기화되지 않고 순차 실행하는 주변회로를 포함하는 반도체 기억장치.
  25. 특허청구의 범위 제24항에 있어서, 상기 주변회로는 직렬형태로 되며, 대응하는 전단회로의 출력신호에 따라 그 동작을 개시 또는 정지하는 여러개의 기능단위를 포함하는 것인 반도체 기억장치.
  26. 메모리 어레이지 지정된 데이타선이 선택적으로 또, 대응하는 스위치 MOSFET를 거쳐서 직접적으로 접속되는 라이트용 공통 I/O선 및 상기 메모리 어레이의 지정된 데이타선이 선택적으로 또, 대응하는 스위치 MOSFET의 게이트를 거쳐서 간접적으로 접속되는 리이드용 공통 I/O선을 포함하는 반도체 기억장치.
  27. 특허청구의 범위 제26항에 있어서, 상기 라이트용 공통 I/O선 및 리드용 공통 I/O선은 상기 메모리 어레이의 지정되는 데이터선에 대해 각각 배타적으로 접속되는 것인 반도체 기억장치.
  28. 특허청구의 범위 제26항에 있어서, 상기 메모리 어레이의 지정되는 데이타선으로부터 상기 리드용 공통 I/O선을 거쳐서 대응하는 리드앰프에 전달되는 리드신호는 전류신호로 되는 반도체 기억장치.
  29. 특허청구의 범위 제26항 또는 제28항에 있어서, 상기 메모리 어레이는 격자형상으로 배치되는 여러개의 다이나믹형 메모리셀을 포함하는 것이며, 상기 리드앰프는 1쌍의 바이폴라 트랜지스터를 기본구성으로 하는 전류전압변환회로 및 1쌍의 차동 바이폴라 트랜지스터를 기본구성으로 하는 차동증폭회로를 포함하는 것인 반도체 기억장치.
  30. 특허청구의 범위 제26항에 있어서, 상기 메모리 어레이의 지정되는 데이타선과 상기 리드용 공통 I/O선을 선택적이며 간접적으로 접속시키기 위한 상기 스위치 MOSFET의 게이트는 공유 센스용 MOSFET를 거치지 않고, 대응하는 상기 데이타선 및 센스앰프에 직렬 결합되는 반도체 기억장치.
  31. 특허청구의 범위 제26항에 있어서, 상기 메모리 어레이는 데이타선이 연장방향으로 여러개로 분할되는 반도체 기억장치.
  32. 특허청구의 범위 제26항에 있어서, 상기 반도체 기억장치는 1쌍의 상기 메모리 어레이 및 상기 메모리 어레이에 대응하여 마련되는 가각 2쌍의 상기 라이트용 공통 I/O선 및 리드용 공통 I/O선을 각각 포함한 여러개의 메모리 매트를 포함하는 반도체 기억장치.
  33. 특허청구의 범위 제26항 또는 제32항에 있어서, 상기 여러개의 메모리 매트는 2개씩 각각 쌍을 이루며, 각 쌍의 메모리 매트는 반도체 기판면의 짧은 변에 평행하는 중심선에 따라 배치되는 X계 선택회로를 사이에 두고 대칭적으로 배치되는 반도체 기억장치.
  34. 특허청구의 범위 제33항에 있어서, 상기 2쌍의 라이트용 공통 I/O선 및 리드용 공통 I/O선은 상기 쌍을 이루는 2개의 메모리 매트로 공유되며, 또 상기 메모리 매트를 뀀뚫도록 관통해서 배치되는 반도체 기억장치.
  35. 특허청구의 범위 제26항 또는 제32항에 있어서, 상기 리드용 공통 I/O선의 양측에는 차폐작용을 갖는 1쌍의 신호선의 근접하여 배치되는 반도체 기억장치.
  36. 특허청구의 범위 제26항 또는 제32항에 있어서, 상기 1쌍의 신호선은 소정의 전원전압을 전달하는 전원공급선인 반도체 기억장치.
  37. 특허청구의 범위 제26항에 있어서, 상기 반도체 기억장치는 각각 쌍을 이루는 여러조의 상기 메모리 어레이, 각 쌍의 상기 메모리 어레이에 대응하여 마련되며, 대응자는 각 쌍의 메모리 어레이를 뀀뚫도록 관통하여 배치되는 여러개의 공통 I/O선을 구비하는 것이며, 쌍을 이루는 상기 메모리 어레이의 한쪽에 있어서 상기 라이트용 공통 I/O선으로서 이용되는 나머지 반수의 상기 공통 I/O선은 그 다른쪽에서 상기 라이트용 공통 I/O선으로서 이용되는 반도체 기억장치.
  38. 그 입력단자에 대응하는 외부단자를 거쳐서 공급되는 소정의 입력신호를 받는 CMOS논리게이트회로 및 그 입력단자에 상기 CMOS논리게이트회로의 출련신호를 받아 그 출력신호를 대응하는 소정의 내부회로에 공급하는 Bi CMOS논리게이트회로를 포함하는 입력회로.
  39. 특허청구의 범위 제38항에 있어서, 상기 Bi CMOS논리게이트회로의 입력단자와 제1의 전원전압사이에는 그 게이트에 상기 Bi CMOS논리게이트회로의 출력신호를 받는 제1도전형의 MOSFET를 포함한 정귀환회로가 마련된 입력회로.
  40. 특허청구의 범위 제38항 또는 제39항에 있어서, 상기 입력신호는 TTL레벨로 되는 입력회로.
  41. Bi CMOS논리게이트회로 및 그 입력단자 및 출력단자가 상기 Bi CMOS논리게이트 회로의 입력단자 및 출력단자에 각각 공통결합되는 CMOS논리게이트회로를 포함하는 논리회로.
  42. 특허청구의 범위 제41항에 있어서, 상기 Bi CMOS논리게이트회로 및 CMOS논리게이트회로는 모두 인버터 회로인 논리회로.
  43. Bi CMOS논리게이트회로 및 그 입력단자 및 출력단자가 서로 교차결합되는 것에 의해 래치형태로 되고, 또 그 공통결합된 한쪽의 입출력 노드가 상기 Bi CMOS논리게이트회로의 출력단자에 결합되는 1쌍의 CMOS논리게이트회로를 포함하는 논리회로.
  44. 특허청구의 범위 제43항에 있어서, 상기 CMOS논리게이트회로는 인버터회로인 논리회로.
  45. 기동제어신호가 소정의 조합으로 되는 것을 조건으로 테스트모드를 설정하기 위한 테스트모드 세트사이클을 실행하고, 소정이 외부단자에 그 절대값이 회로의 전원전압보다 큰 소정의 고전압이 공급되는 것을 조건으로 상기 테스트모드에 의한 테스트 사이클을 실행하는 테스트방식.
  46. 특허청구의 범위 제45항에 있어서, 상기 테스트방식은 반도체 기억상치에 이용되는 것이며, 상기 테스트모드는 상기 테스트모드 세트사이클에서 공급되는 테스트모드 설정신호에 따라 선택적으로 설정되는 테스트 방식.
  47. 특허청구의 범위 제45항 또는 제46항에 있어서, 상기 테스트모드 설정신호는 소정의 어드레스 입력단자를 거쳐서 공급되며, 또 테스트모드 제어회로에 마련되는 래치에 의해 유지되는 테스트 방식.
  48. 각각의 이미터가 리드용 공통 I/O선에 결합되는 전류센스용의 1쌍의 바이폴라 트랜지스터를 포함하는 전류전압변환회로, 각각의 베이스에 상기 전류전압변환회로의 상보 출력신호를 받는 1쌍의 차동바이폴라 트랜지스터를 포함하는 차동증폭회로 및 각가의 베이스에 상기 차동증폭회로의 상보 출력신호를 받는 1쌍의 바이폴라 트랜지스터를 포함하는 출력 이미터 플로어를 갖는 리드앰프를 포함하는 반도체 기억장치.
  49. 특허청구의 범위 제48항에 있어서, 상기 전류전압변환회로는 상기 리드앰프의 출력신호 레벨이 확립될 때까지의 기간동안 일시적으로 유효하게 되는 제1의 타이밍신호에 따라서 선택적으로 동작상태로 되며, 상기 차동증폭회로는 상기 제1의 타이밍신호보다 지연되어 유효로 됨과 동시에 무효로 되는 제2의 타이밍신호에 따라 선택적으로 동작상태로 되는 반도체 기억장치.
  50. 특허청구의 범위 제48항또는 제49항에 있어서, 상기 차동증폭회로의 상보출력단자와 제2의 전원전압사이에는 상기 제1 및 제2의 타이밍이 무효로 되기 직전에 유효로 되는 제3의 타이밍 신호에 따라서 선택적으로 래치를 구성하는 1쌍의 차동 MOSFET를 마련하며, 상기 차동증폭회로의 상보 출력다자와 제1의 전원전압사이에는 상기 제3의 타이밍 신호보다 지연되어 무효로 되는 제4의 타이밍신호에 따라 선택적으로 접속되고 상기 상보 출력단자의 전위를 ECL레벨에 유지하기 위해 1쌍의 부하수단을 마련하는 반도체 기억장치.
  51. 특허청구의 범위 제48항에 있어서, 상기 전류전압변환회로, 차동증폭회로, 래치의 상보입력단자, 상보출력단자 또는 소정의 내부노드는 대응하는 상기 각 회로가 비동작 상태로 될때, 동화되는 반도체 기억장치.
  52. 특허청구의 범위 제48항에 있어서, 상기 전류전압변환회로를 구성하는 전류센스용의 1쌍의 바이폴라 트랜지스터의 이미터와 제2의 전원전압사이에는 상기 전류전압변환회로가 동작상태로 되는 시점에서 선택적이며, 일시적으로 접속되는 1쌍의부하수단이 마련되는 반도체 기억장치.
  53. 차동바이폴라 트랜지스터를 기본구성으로 하는 차동 증폭회로에 소정의 동작전류를 부여하기 위한 전류원, 상기 차동 증폭회로와 상기 전류원사이에 마련되어 소정의 구동제어신호에 따라 선택적으로 ON상태로 되는 스위치 수단 및 상기 전류원과 병렬형태로 마련되는 용량수단을 포함하는 구동회로.
  54. 특허청구의 범위 제53항에 있어서, 상기 차동증폭회로 및 구동회로는Bi CMOS다이나믹형 RAM의 리드앰프에 포함되는 것인 구동회로.
  55. 소정의 내부회로에 비교적 작은 동작전류를 부여하기 위한 제1의 전류원, 상기 내부회로에 비교적 큰 동작전류를 부여하기 위한 제2의 전류원, 상기 내부회로와 상기 제1의 전류원사이에 마련되어 소정의 타이밍신호에 따라 선택적으로 ON상태로 되는 제1의 스위치수단 및 상기 내부회로와 상기 제2의 전류원사이에 마련되어 상기 제1의 스위치수단과 상보적으로 ON상태로 되는 제2의 스위치수단을 포함하는 구동회로.
  56. 특허청구의 범위 제55항에 있어서, 상기 제1 및 제2의 전류원은 각각의 게이트에 소정의 정전압을 받는 MOSFET에 의해 구성되는 구동회로.
  57. 특허청구의 범위 제55항 또는 제56항에 있어서, 상기 내부회로는 각각 쌍을 이루어 차동회로를 구성하는 것이며, 상기 제1의 전류원은 각 차동회로를 구성하는 2개의 상기 내부회로에 의해 공유되는 구동회로.
  58. 동시에 동작상태로 되며, 또 증폭후의 리드신호를 유지하는 래치를 각각 마련한 여러개의 리드앰프, 상기 리드앰프의 출력신호를 소정의 어드레스신호에 따라 택일적으로 전달하는 출력선택회로 및 상기 출력선택회로를 거쳐서 전달되는 출력신호를 대응하는 외부단자로 부터 송출하는 데이타 출력버퍼를 포함하며, 1회의 메모리 액세스에 있어서, 소정의 기동제어신호의 레벨이 고정되고 상기 어드레스신호가 순차변화되는 것을 조건으로 상기 여러개의 리드앰프의 출력신호틀 상기 어드레스신호에 따라 순차 택일적으로 상기 데이타 출력버퍼에 전달하는 것에 의해, 고속 연속리드동작을 실행하는 반도체 기억장치.
  59. 특허청구의 범위 제58항에 있어서, 상기 리드앰프는 소정의 타이밍신호에 따라 동작전류가 공급되는 것에 의해, 선택적이며 일시적으로 동작상태로 되는 것이며, 상기 고속연속 리드동작에 있어서 그 출력신호가 최초에 전달되는 상기 리드앰프에 공급되는 상기 동작전류의 값은 다른 상기 리드앰프에 공급되는 상기 동작전류의 값보다 크게 되는 반도체 기억장치.
  60. 여러개의 라이트 앰프, 상기 라이트앰프에 대응하여 마련되고 대응하는 라이트데이타를 유지하는 여러개의 래치 및 소정의 외부단자를 통해 입력되는 상기 라이트 데이타를 소정의 어드레스신호에 따라 대응하는 상기 래치에 선택적으로 전달하는 입력선택회로를 포함하며, 상기 어드레스신호가 순차변화되며, 또 소정의 라이트신호가 입력되는 것을 조건으로 상기 외부단자를 통해 입력되는 상기 라이트 데이타를 상기 래치에 순차적으로 입력하고, 소정의 시간이 경과한 시점에서 상기 여러개의 라이트 앰프를 일제히 동작상태로 하는 것에 의해 동시에 선택상태로 되는 여러개의 메모리셀에 대한 라이트동작을 실행하는 반도체 기억장치.
  61. 반도체 기판면에 분산배치되며 그 소정수가 동시에 동작상태로 되는 여러개의 메모리 매트를 구비하고, 상기 동시에 동작상태로 되는 소정수의 메모리 매트의 조합이 동작상태에서의 반도체 기판면의 발열분포가 가장 균일하게 되도록 설정되는 반도체 기억장치.
  62. 특허청구의 범위 제61항에 있어서, 상기 메모리 매트는 반도체 기판면의 한쪽의 중심선을 사이에 두고 각각 여러개씩 대칭적으로 배치시키며, 상기 중심선의 한쪽 및 다른쪽에 있어서 각각 여러개씩 동시에 동작상태로 되는 것이고, 상기 중심선의 한쪽에서 동시에 동작상태로 되는 여러개의 메모리 매트는 상기 중심선의 다른쪽에서 동시에 동작상태로 되는 여러개의 메모리 매트에 대하여 반도체 기판면의 중심점을 축으로 하는 점대칭인 위치로 배치되는 것인 반도체 기억장치.
  63. 소정의 펄스신호를 형성하는 발진회로 및 상기 펄스신호를 기초로 하여 대응하는 소정의 내부전압을 각각 형성하는 여러개의 전압발생회로를 포함하는 전원회로.
  64. 특허청구의 범위 제63항에 있어서, 상기 전압발생회로 각각은 그 극성 및 절대값이 다른 여러개의 상기 내부전압을 형성하는 것인 전원회로.
  65. 특허청구의 범위 제63항 또는 제64항에 있어서, 상기 전압발생회로의 어느 하나는 소정의 기동제어신호에 따라서 선택적으로 동작상태로 되고, 또한 상기 펄스신호에 따라서 승압 또는 강압동작을 실행하기 위한 부스트 용량을 포함하는 것이며, 상기 발진회로는 상기 기동제어신호가 유효로 되는 시점에서 우선 1주기분의 상기 펄스신호를 형성하고, 그후 소정의 주기에서 상기 펄스신호를 주기적으로 형성하는 제1의 발진회로를 포함하는 것인 전원회로.
  66. 특허청구의 범위 제63항 또는 제64항에 있어서, 상기 전압발생회로의 어느 하나는 상기 기동제어신호가 무효로 되고, 또한 대응하는 상기 내부전압의 절대값이 소정값보다 더 작아졌을때 선택적으로 동작상태로 되는 것이며, 상기 발진회로는 또 상기 기동제어신호가 무효로 되는 시점에서 우선 1주기분의 상기 펄스신호를 형성하고, 그후 소정주기에서 상기 펄스신호를 주기적으로 형성하는 제2의 발진회로를 포함하는 것인 전원회로.
  67. 특허청구의 범위 제63항 또는 제64항에 있어서, 상기 전원회로는 Bi CMOS다이나믹형 RAM에 내장되어 워드선의 선택동작에 기여하고, 또 그 절대값이 라이트동작시에서의 데이타선의 신호진폭의 절대값보다 크게 되는 워드선 선택전압을 형성하는 제1의 전압발생회로와 소정이 부전위의 기판백바이어스 전압을 형성하는 제2의 전압발생회로를 포함하는 것이며, 상기 워드선 선택전압 및 기판백바이어스 전압은 모두 그 절대값이 소정의값을 초과하지 않도록 크램프되는 것인 전원회로.
  68. 소정의 제어신호에 따라서 선택적으로 ON상태로 되는 것에 의해 대응하는 퓨즈수단을 선택적으로 절단하는 바이폴라 트랜지스터를 구비하는 퓨즈절단회로.
  69. 특허청구의 범위 제68항에 있어서, 상기 퓨즈수단 및 퓨즈절단회로는Bi CMOS다이나믹형 RAM의 용장회로에 포함되는 것인 퓨즈절단회로.
  70. 특허청구의 범위 제68항 또는 제69항에 있어서, 상기 퓨즈수단 및 퓨즈절단회로는 용장선택에 필요한 어드레스신호의 각 비트에 대응해서 마련되는 것이며, 상기 바이폴라 트랜지스터는 대응하는 어드레스신호가 유효로될때 선택적으로 그 베이스전류가 부여되는 것인 퓨즈절단회로.
  71. 그 입력조건에 따라서 그것을 구성하는 MOSFET의 임계값전압의 절대값이 선택적으로 크거나 작게되는 CMOS논리게이트회로를 구비하는 논리회로.
  72. 특허청구의 범위 제71항에 있어서, 상기 CMOS논리게이트회로는그 전단회로의 출력단자에서 그 입력단자까지의 거리가 비교적 길때, 또는 그 전단회로가 Bi CMOS논리게이트회로에 의해 구성될때, 상기 MOSFET의 임계값전압의 절대값이 선택적으로 커지는 것인 논리회로.
  73. 확산저항을 구성하는 P-또는 N-확산층, 대응하는 접촉을 거쳐서 상기 P-또는 N-확산층의 한쪽 또는 다른쪽과 결합되는 1쌍의 금속 배선층, 상기 P-또는 N-확산층과 상기 금속배선층의 중간에 형성되고, 또 상기 P-또는 N-확산층의 한쪽끝 및 다른쪽 끝에서 대응하는 상기 접촉까지를 둘러싸도록 형성되는 P-또는 N+확산층을 구비하고, 상기 금속 배선층의 한쪽 또는 양쪽을 사전에 상기 P-또는 N-확산층의 연장방향으로 길게 형성하고, 또 상기 접촉의 위치 및 상기 P+또는 N+확산층의 안쪽끝의 위치를 변경하는 것에 의해, 그 저항값이 선택적으로 설정되는 저항수단.
  74. X어드레스신호 및 Y어드레스신호에 대응해서 마련되는 외부단자를 구비함과 동시에 기동제어신호가 소정의 조합으로 되는 것에 의해 내장되는 재생카운터에 의해 지정되는 워드선에 관한 재생동작을 실행하는 자동재생모드를 갖고, 또 상기 자동재생모드에서 그 Y계 선택회로 및 리드회로, 라이트회로등의 동작이 선택적으로 정지되는 반도체 기억장치.
  75. 제1의 프리차지 제어신호를 받아서 선택적으로 ON상태로 되고, 대응하는 상보 데이타선의 비반전 및 반전신호를 단락하여 소정의 프리차지 레벨로 하는 제1의프리차지 MOSFET를 구비하고, 상기 제1의 프리차지 제어신호의 절대값이 그것이 유효로 되는 시점에서 일시적으로 회로의 전원전압보다 크게되는 것인 반도체 기억장치.
  76. 특허청구의 범위 제75항에 있어서, 상기 제1의 프리차지 MOSFET는 상기 제1의 프리차지 제어신호의 절대값이 일시적으로 회로의 전원전압보다 크게되는 것에 의해 그 콘덕턴스가 일시적으로 크게되는 것에 따라서 그 사이즈가 작아지는 것인 반도체 기억장치.
  77. 특허청구의 범위 제75항 또는 제76항에 있어서, 또 상기 반도체 기억장치는 대응하는 메모리 어레이내에 상기 제1의 프리차지 MOSFET와 동시에 통상의 논리레벨로 되는 제2의 프리차지 제어신호에 따라서 선택적으로 ON상태로 되는 제2의 프리차지 MOSFET를 구비하는 것인 반도체 기억장치.
  78. 전류스위치회로를 구성하는 1쌍의 차동바이폴라 트랜지스터, 상기 차동바이폴라 트랜지스터의 콜렉터전위를 받는 1쌍의 출력 바이폴라 트랜지스터, 상기 차동바이폴라트랜지스터의 콜렉터와 제1의 전원전압사이에 마련되어 직렬형태로 되는 여러개의 다이오드로 되는 클램프회로, 상기 여러개의 다이오드가 직렬결합되는 각노드에 대응해서 마련되는 등화회로를 포함하는 ECL회로를 구비하는 논리회로.
  79. 특허청구의 범위 제78항에 있어서, 상기 클램프회로는 직렬형태로 되는 2개의 다이오드로 구성되고, 상기 등화회로는 상기 2개의 다이오드가 직렬 결합되는 노드와 제1의 전원전압사이에 마련되는 부하수단에 의해 구성되는 논리 회로.
  80. 특허청구의 범위 제78항 또는 제79항에 있어서, 상기 부하수단은 그 게이트가 제2의 전원전압에 결합되는 제1도전형의 MOSFET로 구성되는 것인 논리회로.
  81. 제1의 금속배선층에 의해 형성되는 전원공급선이 동일층의 금속배선층에 의해 형성되는 다른 신호선과 교차될때, 상기 전원공급선을 그 위층 또는 아래층에 마련되는 제의 금속배선층을 거쳐서 우회해서 배치하는 경우에 상기 신호선을 상기 교차구간에서의 상기 전원공급선과의 횡단거리가 가능한 한 길어지게 되도록 경사지게 교차시키는 레이아우트방식.
  82. 특허청구의범위 제81항에 있어서, 상기 금속배선층은 알루미늄 또는 알루미늄 합금에 의해 형성되는 것인 레이아우트 방식.
  83. 소정의 내부회로를 사이에 두고 반도체 기판면의 비교적 긴 거리에 걸쳐서 배치되어야 할 소정의 신호선을 그 출력노드에서 상기 내부회로의 한쪽 및 다른쪽을 둘러싸서 배치되고, 또 그 입력노드 또는 소정의 노드에서 공통 결합되는 1쌍의 신호선에 의해 실현하는 레이아우트 방식.
  84. 특허청구의 범위 제83항에 있어서, 상기 1쌍의 신호선은 반도체 기판면의 각 변을 따라서 배치되고, 또 반도체 기판면의 중앙부에서 공통결합되는 것인 레이아우트 방식.
  85. 특허청구의 범위 제83항 또는 제84항에 있어서, 상기 신호선은 클럭신호를 전달하기 위한 것인 레이아우트방식.
  86. 특허청구의 범위 제83항 또는 제84항에 있어서, 상기 반도체기판은 반도체 기억장치를 형성하기 위한 것이며, 상기 내부회로는 상기 반도체 기억장치의 메모리 매트인 레이아우트 방식.
  87. 금곡배선층을 거쳐서 본딩패드에 결하되는 입력확산층, 상기 입력확산층과 대향해서 형성되고 금속배선층을 거쳐서 제1의 전원전압에 결합되는 제1의 대심도 확산층, 상기 본딩패드와 소정의 내부노드사이에 마련되는 보호저항, 상기 내부노드와 제2의 전원전압 사이에 마련되고 그 소오스 및 드레인 영역이 제2및 제3의 대심도확산층으로 되는 클램프 MOSFET를 구비하는 정전보호회로.
  88. 특허청구의 범위 제87항에 있어서, 상기 입력확산층 및 상기 제1의 대 심도확산층의 저역 또는 서로 대향하는 앞가장자리부의 주위 또는 아래층에는 소정의 웰영역이 마련되는 정전보호회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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