KR900008150B1 - 쌍극성 트랜지스터를 구성하는 반도체장치 - Google Patents

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도모아쓰 마끼노
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마사미 야마오까
다께시 마쓰이
마사히로 야마모도
요시기 이시다
도오루 노무라
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닛뽕 덴소오 가부시기가이샤
오까베 다까시
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Abstract

내용 없음.

Description

쌍극성 트랜지스터를 구성하는 반도체장치
제1도는 a는 본 발명의 한실시예에 관한 반도체장치의 평면으로부터 본 구성을 나타낸 도면.
제1도는 a는 제1도 a의 b-b선에 대응하는 부분의 단면구성을 나타낸 도면.
제2도는 상술한 반도체장치의 등가(等價)회로를 나타낸 도면.
제3도는 제1도 a에서 나타낸 반도체장치의 특히 이미터외부접속전극의 부근을 확대하여 나타낸 도면.
제4도는 상술한 반도체장치의 이미터표면전극의 전류분포의 상태를 설명하는 도면.
제5도는 마찬가지로 콜렉터전류와 전류증폭율의 관계를 나타낸 도면.
제6도는 a는 본 발명의 제2실시예에 관한 반도체장치의 평면구성을 나타낸 도면.
제6도 b는 제6도 a의 b-b선에 대응하는 부분의 단면구성도.
제7도는 제6도에서 나타낸 반도체장치의 이미터표면전극의 일부를 들어내어 확대하여 나타낸 도면.
제8도 a는 본 발명의 제3실시예에 관한 반도체장치의 평면구성을 나타낸 도면.
제8도 b는 제8도 a의 b-b선에 대응하는 부분의 단면구성도.
제9도는 상술한 실시예의 이미터영역의 상태를 나타낸 도면.
제10도 a 및 제10도 b는 각기 이런종류의 반도체장치에 있어서의 열분포의 상태를 설명하는 도면.
제11도는 제10도 a및 b의 예에 있어서의 각부의 온도상태를 나타낸 도면.
제12도 a는 본 발명의 제4실시에에 관한 반도체장치의 평면으로부터 본 구성도.
제12도 b는 제12도 a에서 파선으로 나타낸 부분의 확대평면구성도.
제12도 c는 제12도 b의 c-c선에 대응하는 부분의 단면구성도.
제13도는 본 발명의 제5실시예에 관한 반도체장치의 평면으로부터 본 구성을 모식적으로 나타낸 도면.
제14도 a는 종래의 이런 종류의 반도체장치의 평면으로부터 본 구성을 설명하는 도면.
제14도 b는 제14도 A의 b-b선에 대응하는 부분의 단면구성도.
* 도면의 주요 부분에 대하 부호의 설명
31 : 반도체기판 12 : 콜렉터전극
32,33 : 베이스 영역 34,35 : 이미터영역
37-44,37a-37g,41a-41g : 손가락모양부분
47 : 이미터표면전극 48 : 이미터외부접속전극
58,59 : 베이스손가락모양부분 472-475 : 슬릿
476-479 : 슬릿 351,352 : 돌출부분
본 발명은 쌍극성 트랜지스터를 구성하는 반도체장치에 관한 것이며, 특히 전기접속하기 위하여, 이미터 영역에 대응하여 형성하게 되는 이미터표면전극상에 외부회로에 이 이미터표면전극부를 접속하는 외부접속부분을 상술한 이미터표면전극상에 형성하도록 한 쌍극성 트랜지스터에 관한 것이다.
쌍극성 트랜지스터를 구성하는 반도체장치에 있어서는, 예컨데 2개의 트랜지스터 소자를 다알링톤 접속하도록 구성하고 있다. 제14도 A 및 B는 종래로부터 알려져 있는 2개의 트랜지스터를 다알링톤 접속하도록한 반도체장치의 구성을 나타낸 것으로, 반도체기판(11) 은 N+형의 저저항 콜렉터층(111)과 N-형의 고저항 콜렉터층(112)으로 구성되어 있으므로, 이 반도체기관(11) 부는 다알링톤 접속하는 전단 및 추단의 트랜지스터 각각의 콜랙터 영역을 구성하도록 한다. 그리고 이 반도체기판(11)의 뒷면에는 콜렉터전극(12)이 형성되도록 된다.
이 반도체기판의 고저항 콜렉터층(112)에는 전단 및 후단 각각의 베이스영역(13) 및 (14)이, P형의 확산층에 의하여 형성되어 있는 것으로, 이 베이스영역(13) 및 (14)에는 각기 N+형 확산층에 의하여 전단 및 후단트랜지스터 각각의 이미터영역(15) 및 (16)이 형성되도록 되어 있다. 이 경우, 전류용량 나아가서 전류 증폭율등의 특성을 향상시키기 위하여 이 이미터영역(16)의 외주부길이를 길게 하기 위하여 인터디지틀(Interdigital)구조로 되어 있는 것이며, 그 때문에 여러개의 손가락모양부분(160-169)이 형성되도록 되어 있다. 이미터영역(15)에 있어서도 마찬가지로 인터디지틀 구조로 되어 있다.
그리고, 상술한 각 영역에 대응하여 전단트랜지스터의 베이스영역의 표면전극(17), 전단트랜지스터의 이미터영역(15) 및 후단트랜지스터의 베이스영역(14)의 표면전극(18)이 형성되는 것으로, 나아가서 상술한 표면전극(17)의 중앙부분에는 베이스의 외부접속단자(20)이 형성되는 것으로, 또 후단트랜지스터의 이미터표면전극(19)의 중앙부분에는, 이미터외부접속전극(21)이 형성되도록 되어 있으므로, 이것들 접속전극(20) 및 (21)의 각기 표면에는, 접속리이드선이 예컨데 납땜등으로 접속되도록 된다.
이와 같이 구성되는트랜지스터회로에 있어서, 베이스표면전극(17)에 플러스의 바이어스전압을 인가하면, 전단트랜지스터의 베이스영역(13)으로부터 전단트랜지스터의 이미터영역(15)에 베이스 전류가 흐르도록 되고, 다알링톤 접속된 전단트랜지스터가 동작하도록 된다. 이와 같이 전단트랜지스터가 동작하도록 되면, 이 트랜지스터의 전류증폭율의 크기에 대응한 콜렉터전류가 저저항콜레터층(111)으로부터 고저항콜렉터층(112)으로 흘러서 고저항콜렉터층(111)을 개재하여 전단트랜지스터의 이미터영역(15)으로 흐르도록 되어, 증폭동작이 실행되도록 된다.
이와같은 구조의 반도체장치에 있어서 후단트랜지스터의 이미터영역(16)에 대전류가 흐르도록 되었을경우, 그 이미터영역에 대응하는 표면적극(19)의 저항성분을 무시할 수 없는 상태로 된다. 즉, 상술한 저항성분에 의한 전위강하에 의하여 이미터영역(16)의 전위가 상승하는 상태로 되고, 베이스영역(14)과 이미터영역(16) 사이의 바이어스전압이 이미터의 외부접속전극(21)로부터 거리가 떨어질수록 작아진다.
여기에서, 제14도에서 파선으로 나타낸 범위 A부분에 주목하면, 이 부분에 있어서, 손가락모양부분(161) 및 (166)측으로부터 흐르는 전류(1a) 및 (1b)와, 그것들의 손가락모양부분으로부터 접속전극(21)에서 떨어진 위치에 있는 손가락모양부분(160) 및 (165) 측으로부터 흐르는 전류(1c) 및 (1d)가 혼합한 상태로 되어 있다.
그리고, 그와 같은 전류에는 동일한 통로를 통하도록 되는 부분이 존재한다. 이 때문에, 손가락모양부분(160) 및(165)에 있어서는, 이 부분으로부터 흐르는 전류(1c) 및 (1d)에 의한 전위강하외에, 전류(1a) 및 (1b)에 의한 전위강하분이 가하여지도록 되어서, 후단트랜지스터의 이미터영역(16)의 전위는 더욱 상승하도록 되어, 바이어스전압이 더욱 작아진다. 따라서, 이 외부접속전극(21)부분으로부터 떨어진부분에 있어서의 트랜지스터의 동작이 억제되도록 되며, 이 트랜지스터의 동작이 외부접속전극(21) 근처에 기울어지는 상태로 된다. 이와같이 트랜지스터의 동작이 기울어지도록 되며, 이 트랜지스터의 전류용량이나 전류증폭율이 저하하도록 된다.
상기한 종래예에서는 쌍극성 트랜지스터로서 다알링톤 접속한 예를 나타내었으나, 싱글 트랜지스터 상태의 경우라하더라도 마찬가지이며, 특히 대전력용으로서 사용하는 경우에는 이 트랜지스터동작의 치우침에 대한 전류용량등의 특별한 배려가 필요하게 된다.
본 발명의 목적으로 하는 바는, 대전류가 흐르는 상태로 되었을 경우에 있어서도 이미터외부접속전극 부근에 있어서의 트랜지스터동작에 치우침이 발생하는 상태를 효과적으로 저감시킬 수 있어, 트랜지스터의 전류용량 나아가서 전류증폭율등의 특성이 개선되도록 한 쌍극성 트랜지스터를 구성하는 반도체장치를 제공함에 있다.
또 본 발명의 다른 복적은, 이미터를 인터디지틀 구조로 하였을 경우에 각 손가락모양의 부분으로부터 이미터외부접속전극까지의 전류통로거리가 대략 같은 상태로 설정되도록 하였다. 쌍극성 트랜지스터를 구성하는 반도체장치를 제공함에 있다. 그리고, 본 발명의 또 다른 목적은, 특히 상술한 이미터외부접속전극 부분에 있어서의 온도의 상승이 억제되도록하여 이 전극부분의 신뢰성이 향상되도록한 쌍극성 트랜지스터를 구성하는 반도체장치를 제공함에 있다.
본 발명에 관한 쌍극성 트랜지스터를 구성하는 반도체장치에 있어서는, 콜렉터층을 형성하도록 되는 반도체기판의 주표면부분에 대응하여 베이스영역을 형성하여, 이 베이스영역중에 이미터영역이 형성되도록함과 동시에, 이 이미터영역에 대응하여 표면전극이 형성되도록 한다. 그리고, 이 이미터표면전극에 접속되도록 하여, 특정되는 위치에 이미터외부접속전극을 형성하는 것으로, 상기한 표면전극에 노치를 형성함에 따라서, 이미터표면전극의 각부로부터의 전류통로거리가 대략 같은 상태로 되도록 하고 있다.
따라서, 전류용량, 전류증폭율등의 트랜지스터 특성을 향상시키기 위하여 이미터를 인터디지틀 구조로 하였을 경우에 있어서도, 이미터 표면전극의 각 손가락모양부분에서 이미터외부접속전극에 이르는 거리가 대략같은 상태로 되어, 트랜지스터 특성에 치우침이 발생하는 상태가 개선되도록 되어서, 전류용량, 전류증폭율등의 트랜지스터 특성이 효과적으로 개선되어, 대전력용으로서도 효과적으로 사용할 수 있게 된다.
다음에, 도면을 참조하여 본 발명의 한실시예를 설명한다. 제1도 A 및 제1도 B에서 나타낸 반도체장치는, 2개의 트랜지스터를 다알링톤 접속한 쌍극성 트랜지스터이며, 이 다알링톤 접속하는 전단 및 후단의 트랜지스터는 반도체기판(31)에 형성된다. 이 반도체기판(31)은 N형 불순물농도가 "1×3020원자 1cm3" 이상의 N+형의 저항콜렉터층(311)과, 이 콜렉터층(311)에 적층되도록 한 N형 불순물농도가 "1×1014원자 1cm3"정도의 고저항콜렉터층(312)으로 구성되어 있다. 이와 같은 반도체기판(11)의 고저항콜렉터층(312)에는 다알링톤 접속되는 전단트랜지스터의 베이스영역(31) 및 후단트랜지스터의 베이스영역(33)이 형성되도록 되어 있으므로, 각기 이 베이스영역(32) 및 (33)은 P형 불순물농도가 "1×1016-17원자 1cm3"정도로 되도록 설정되어 있다. 그리고, 이 베이스영역(32) 및 (33) 각각에는, N형 불순물농도가 "1×1020원자 1cm3"정도로서, 전단 및 후단트랜지스터 각각의 N+형 이미터영역(34) 및 (35)이 형성되어 있다. 그리고, 상기한 반도체기판(31)의 이면부(裏面部)에는 콜렉터전극(313)이 형성되어 있다.
상술한 트랜지스터의 베이스영역(32)과 후단트랜지스터의 베이스영역(33)은 제1도 A에 평면적으로 나타내도록 접속로(36)에 의하여 전기적으로 접속되도록 되어 있으므로, 도면에서는 상세히 도해되어 있지 않으나. 이 접속로(36) 부분에 저항층이 설정되어, 베이스영역(32)과 (33) 사이에 저항성분 R1이 직열로 삽입되도록 되어 있다. 후단트랜지스터의 이미터영역(35)은 인터디지틀 구성으로 되어 있으므로, 평면형상이 손가락형상이 되는 여러개의 손가락모양부분(37-40)을 지녔으며, 나아가서, 그와 같은 손가락모양부분과 반대방향으로 향한 손가락모양부분(41-44)을 지니도록 되어 있다. 여기에서, 인접하는 손가락모양부분의 상호 간격은 예컨데 120μm정도로 설정되어 있다. 또 전단트랜지스터의 이미터영역(34)에 있어서도, 적당히 인터디지틀구조로 되도록 되어 있다. 그리고, 전단트랜지스터의 베이스영역(32)에는 베이스표면전극(45)이 형성되는 것이며, 또 전단이미터영역(34)과 후단베이스영역(33)의 표면상에는 표면전극(46)이 형성되는 것으로, 나아가서 후단트랜지스터의 이미터영역(35)에는 후단이미터표면전극(47)이 형성되도록 되어 있다. 또, 트랜지스터의 이미터영역(35)의 손가락모양부분(35-40)과 손가락모양부분(41-44) 사이의 영역으로 되는 중앙부분에는 베이스영역(33)의 일부영역(331)이 노출되도록, 이미터영역(35)에 개구부가 형성되어 베이스영역(33)이 표면에 나타낼 수 있도록 하고 있으므로 이 부분에서 베이스영역(33)과 표면전극(47)이 전기적으로 접속되도록 되어 있다. 여기에서, 도면에는 상세히 나타내어 있지 않으나 베이스영역(33)과 표면전극(47) 사이는 저항성분(R2)의 저항에 의하여 결합되도록 하고 있다.
상기한 이미터표면전극(47)은 이미터영역(35)의 손가락형상부분 내부에 까지 들어가도록 형성되어 있으며, 나아가서 이러한 손가락형상부분(37-44) 각각의 뻗는 방향과 직각의 방향으로 향하여 돌출영역(471)이 형성되어 있다. 그리고 상기한 손가락모양부분(37-44)의 존재하는 이미터동작영역으로부터 벗어난 위치로 되는 상기한 돌출영역(471)의 이미터표면전극(47)에 이미터외부접속전극(48)이 탑재되도록 형성되어 있다.
여기에서, 상기한 후단트랜지스터의 이미터영역(35)은 이미터손가락모양부분(37) 및 (41) 각각의 기단부분에서 상기한 이미터외부접속전극(48)의 방향으로 향하여 돌출부분(351) 및 (352)이 형성되어 있는 것으로, 이 돌출부분(351) 및 (352) 의 서로 사이에는 상술한바 노출된 베이스의 영역(331)이 존재되도록 되어 있다. 더우기 상술한 이미터영역의 돌출부분(351) 및 (352)에 있어서는, 실질적으로 트랜지스터동작은 할 수 없다.
전단트랜지스터의 이미터표면전극(47)의 돌출영역(471)의 기단부분에는 손가락모양부분(37)과 (41)을 연결하는 선에 직교하도록 하여, 표면전극(47)을 들여낸 슬릿(472) 및 (473)을 형성한다. 즉, 이 슬릿(472) 및 (473) 부분에는 표면전극(47)이 존재하지 않는 상태로 되어, 이미터전류가 이 슬릿(472) 및 (473) 부분에 잇따라서 혹은 우회하여 흐르도록 하고 있다.
이 이미터표면전극(47)에 형성되는 슬릿(472) 및 (473)은 예컨데 다음과 같이 하여 형성하는 것이 좋다. 즉, 불순물의 확산에 의하여 형성되는 PN 접합의 존재하는 위치의 반도체기판(31) 위에 산화막을 형성하여, 이 산화막 또는 그밖의 반도체기판 전체의 위에, 이미터표면전극이 되도록 알루미늄등의 도체성분의 박막을 형성한다. 그런다음, 산화막위를 포함하는 일정한 영역의 도체박막을 제거함으로서 슬릿(472), (473)이 형성되도록 된다. 이미터외부접속전극(48)은 이미터표면전극(47)의 돌출영역(471) 위에 금속화층에 의하여 형성된 것으로, 이 외부접속단자(471)에는 접속리이드선이 납땜등으로 접속설정되도록 된다.
전단의 트랜지스터에 있어서, 그 이미터영역(34)도 전술한 바와 같이 인터디지틀 구조로 되어서 여러개의 손가락모양부분이 형성된것으로 그 손가락모양부분의 단부가 접속로(36)에까지 연장하여 있다.
전단트랜지스터의 베이스영역(32)에 대응하여 형성되는 베이스표면전극(45)은 전단이미터영역(35)의 손가락모양부분(37-44)에 의하여 형성되는 만입부에 들어가도록한 손가락모양전극부분을 지니고 있으며, 또 반도체기판(31)의 하나의 구석부분에 대응하여 돌출영역(451)을 설정하고, 이 돌출영역(451)에 베이스외부접속전극(49)이 탑재되도록 하고 있다. 이 외부접속전극(49)에는, 도면에는 없으나 베이스돌출리이드선이 납땜등으로 접속하게 된다.
여기에서, 전단트랜지스터의 이미터영역(34)과 후단트랜지스터의 베이스영역(33)의 소정영역에 형성되도록되는 표면전극(47)의 배치에 대하여 더욱 상세히 설명하면 전단이미터영역(34) 부분에서는 이 영역의 안쪽으로 배치하도록 되어 있다. 그리고 후단베이스영역(33)에 있어서는 후단이미터영역(35)의 손가락모양부분(37-44) 각각의 사이에 형성되는 만입부에 들어가도록 한 베이스손가락모양전극부(51-56)가 형성되어 있으며, 또 베이스손가락모양전극(53)과(56)을 전기적으로 접속하는 접속전극부(57)등에 이미터손가락모양부분(37)과 (41)의 측부(側部)에서 이미터외부접속전극(48)측으로 들어가도록 하여 베이스손가락모양전극부(58) 및 (59)가 형성되도록 하고 있다.
제2도는 상기와 같이하여 구성되는 반도체장치의 등가회로를 나타내고 있으며, 전단트랜지스터(Tr1)와 후단트랜지스터(Tr2)가 다알링톤 접속되도록 되어있다. 이 등가회로에 있어서, 제1도 A 및 B에 나타낸 반도체장치와 대응하도록 되는 부분에는 동일한 번호를 붙이고 있다.
제3도는 특히 이미터외부접속전극(48)의 주변을 확대하여 나타낸 것으로, 상기한 베이스손가락모양전극부(59)의 선단부(591)는 이미터영역(35)의 돌출부분(352)과 거리(l)가 설정되도록 이간하여 형성되도록 되어있다.
반도체기판(31)의 주표면상에는, 이 주표면부에 형성되는 PN 접합부를 보호하기 위하여 적당히 산화막(60)이 형성되어 있으며, 더욱이 전극부등의 위에는 표면보호막(61)이 형성되어 있다.
이와 같이 구성되는 반도체장치에 있어서는 제14도에서 나타낸 종래의 반도체장치와 마찬가지동작을 하는 것이나, 실시예에 나타낸 반도체장치에 있어서는, 이미터외부접속전극(48)이 열이 괴이기 쉬운 후단트랜지스터의 이미터영역(35)에 둘러싸인 부분에 설정되는 일이 없이, 이 부분보다 돌출한 위치인 돌출영역(471)위에 배치되도록 되어 있다. 따라서, 후단이미터영역(35)에 커다란 전류가 흘러서, 이 이미터영역의 바로밑의 콜렉터영역이 발열하여 그 온도가 상승하는 상태로 되어도, 이미터외부접속전극(48)부에시는 그 열로부터의 영향이 저감되도록 되어, 예컨데 외부접속전극(48)에 접속되는 리이드선의 접속부분의 열피로가 효과적으로 저감할 수 있도록 된다.
그러나 이와같이 이미터외부접속전극(48)을 이미터영역(35)의 동작영역으로부터 떨어진 위치에 설정하도록 하면, 이미터 외부접속전극(48)과 이미터영역(35) 내의 각점까지의 거리의 차가 커진다. 예컨데 손가락모양부분(39), (40) 및 (43), (44)으로부터 외부접속전극(48)에 이르는 거리보다도 손가락모양부분(37), (38) 및 (41), (42)에서 외부접속전극(48)에 이르는 거리가 작다. 이 때문에 후단 이미터영역(35)으로 흐르는 전류가 커졌을 경우에는, 이미터표면전극(47)의 각 부분으로부터 외부접속전극(48)에 이르는 전류회로의 저항치에 차가 발생하고, 이차에 대응하여 트랜지스터동작에 치우침이 발생하도록 되어, 전류용량 나아가서 전류증폭율등의 특성을 저하하는 요인이 된다.
그러나 상기한 실시예에 나타낸 반도체장치에 있어서는, 후단이미터표면전극(47), 슬릿(472) 및 (473)이 형성되어 있으며, 따라서 제3도에 나타낸 바와 같이 예컨데 손가락모양부분(37) 및 (41)을 흐르는 전류(I)는 슬릿(472) 및 (473)을 각기 우회하여 흐르도록 되어서, 그 전류통로거리가 길어지게 된다. 즉 이 전류(I)의 흐르는 부분의 배선저항이 그 거리에 대응하여 커지게 된다.
예를 들면 이미터외부접속전극(48)으로부터 손가락모양부분(39), (40), (43), (44) 각각까지의 거리를 대략 동등하게 할 수 있으며, 전체로서는 이미터표면전극(47)의 각점으로부터 이미터외부접속전극(48)에 이르는 배선저항이 균일화되도록 된다. 이 때문에 후단트랜지스터의 이미터영역(35)의 전위분포가 균일화되도록 되어, 트랜지스터동작의 치우침이 충분히 완화되도록 된다.
제4도 및 제5도는 본건 발명자등이 실행한 실험의 결과를 나타내고 있다. 먼저 제4도는 가로축에 이미터외부접속전극(48)으로부터 이미터영역(35)의 각점까지의 거리를 잡고, 세로축에 그 각점에 있어서의 이미터전류(IE)의 값을 채택하도록 하고 있다. 여기에서 상기한 실시결과는 전체의 이미터전류(IE)는 8A이며, 콜렉터·이미터 사이전압은 3V의 때의 검출값이다.
이 제4도에서 슬릿(472) 및 (473)이 존재하지 않는 경우에는 곡선(A)으로 나타내게 되며, 이미터외부전극(48)으로 부터의 거리가 커짐에 따라서 이미터전류(IE)가 적어진다. 이에 대하여 실시예와 같이 슬릿(472) 및 (473)이 존재하면, 곡선(B)으로 나타낸 바와 같이 이미터전류(IE)가 균일화된 상태로 된다.
제5도는 콜렉터전극과 베이스전극 사이에 5V의 전압을 인가설정하였을 경우의, 콜렉터 전류(IC)에 대한 전류증폭율(hfe)의 관계를 나타낸 것으로, 슬릿(402)및 (403)이 존재하는 실시예로 나타낸 바와 같은 실선으로 나타내도록 되어, 슬릿(472) 및 (473)이 존재하지 않을 경우에는 나타내게 된다. 즉 실시예에서 나타낸 바와같이 구성하면 콜렉터 전류(Ic)가 커질수록, 슬릿이 존재하지 않는 경우에 비교하여 전류증폭율의 차가 커진다. 즉, 이미터표면전극(47)에 있어서, 이 전국(47)의 각점으로부터 이미터외부전극(48)에 이르는 배선저항이 균일화됨에 따라서, 특히 콜렉터전류가 커졌을 경우의 트랜지스터동작의 치우침이 완화되도록 된다.
실시예에서 나타낸 반도체장치에 있어서는 제3도에서 확대하여 나타낸 바와 같이 베이스 손가락모양부분(59)의 선단부(591)가 이미터영역(35)의 돌출부분(352)과 거리(l)만큼 떨어져서 설정되도록 하고 있다. 그리고 표면전극(46)으로 부터 후단트랜지스터의 베이스영역(33)에 주입하게 되는 전류의 일부는 후단트랜지스터의 베이스영역(33)의 상기한 거리(l)가 설정되는 부분을 통하여 이미터외부접속전극(48)으로 부터 근방에 흐르게 된다. 그러나 이 전류량은 거리(l)가 길수록 소량으로 되며, 거리(l)를 어느정도 크게함에 따라서, 트랜지스터동작의 치우치기 쉬운 이미터외부접속전극(48) 주변부에서의 트랜지스터동작을 억제할 수 있다. 더우기 상기한 실시예에 있어서 베이스손가락모양부분(58) 및 (59)을 좌우대칭이 되도록 배치형성하고 있기 때문에 베이스손가락모양부분(58)의 선단부(581)가 이미터영역(35)의 돌출부분(351)에 비교적 접근하여 형성되어 있으나, 이미터외부접속전극(48) 근방에서의 트랜지스터동작을 보다 억제할 목적으로, 그 선단부(581)를 상기한 돌출부분(481)으로 부터 더욱 떨어지게 하며, 구체적으로 베이스손가락 모양부분(58)을 짧게 형성하도록 하여도 좋다.
제6도 A 및 제6도 B는 제2실시예를 나타낸 것으로, 제1실시예와 마찬가지로 반도체기판(31)은 저저항 콜렉터층(311) 및 고저항콜렉터층(312)으로 구성되었으며, 이 반도체기판(31)에 전단트랜지스터의 베이스영역(32) 및 후단트랜지스터의 베이스영역(33)이 형성되어 있다. 그리고 상기한 베이스영역(32)에 전단이미터영역(34)이 형성되어, 베이스영역(33)에 후단이미터영역(35)이 형성되어 있다. 상기한 후단이미터영역(35)에는 여러개의 손가락모양부분(37a-37g) 및 (41a-41g)이 좌우대칭이 되도록 형성되어 있다. 전단베이스영역에 대응하여 전단베이스표면전극(45)이 형성되어, 전단이미터영역(34) 및 후단베이스영역(33)의 표면상의 소정영역에 표면전극(46)이 형성되어 있고, 후단이미터영역(35)의 표면부분에 이미터표면전극(47)이 형성되도록 되어 있다. 그리고 이미터영역(35)의 중앙부분에 위치하여 이미터외부접속전극(48)이 형성되고, 또 베이스영역(32)에 대응하여 베이스외부접속전극(49)이 형성되도록 하고 있다.
그리고 이 실시예에 있어서는 이미터영역(35)의 이미터손가락모양부분(37c-37e) 및 (41c-41e) 각각의 부분에서 형성되는 만입부와 이미터외부접속전극(48) 사이에 각기 이미터표면전극(47)을 노치한 슬릿(474)및 (475)이 형성되어 있다. 나아가서, 이미터손가락모양부분(37a), (41a), (37g), (41g) 각각의 마디부분에 대응하는 만입부의 선단으로 부터 이미터외부접속전극(48)의 방향으로 향하여, 각기 슬릿(476), (477), (478), (479)이 형성되어 있다.
이 실시예에 있어서는 슬릿(474) 및 (475)이 존재하기 때문에, 손가락모양부분(37d) 및 (41d) 에 흐르는 전류(ID)는 제6도 A에 화살표로 나타낸 바와 같이 슬릿(474) 및 (475)을 우회하여 흐르게 된다. 따라서, 이 손가락모양부분(37d) 및 (41d)으로 부터 이미터외부접속전극(48)까지의 배선저항이 증가하게 되어, 그 근처의 트랜지스터동작을 억제되도록 되어서, 트랜지스터동작의 치우치는 현상이 완화하게 된다.
제7도는 제6도 A에서 나타낸 이미터외부접속전극(48)부를 들어내어 확대하여 나타내고 있다. 이 부분에서 슬릿(476) 및 (476)가 존재하지 않을경우를 상정하면, 이미터표면전극(47)의 배선저항과 거기에 흐르는 전류량에 의하여 전류가 설정되도록 한다.
여기에서 후단이미터표면전극(47)의 시이트저항을 R이라 하고, F 및 G로 나타낸 위치로 부터 각기 전류(I1)가 흐른다고 하면, E점을 기준으로한 F점의 전위(VF)는 각각의 점으로 부터 흐르는 전류가 혼합되어 있으므로 다음과 같은 식으로 나타내게 된다.
VF=2I1·R( l 2/W)‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥(1)
E점을 기준으로한 G검의 전위(VR)는 상기한 전위(VF)에 전류(I1)가 거리(l1)만큼 흐를때의 전위강하분을 가한 값이 되므로, 다음식과 같이 된다.
VR=2I1·R( l 2/W)+I1·R{l1/(1-
Figure kpo00002
)W}‥‥‥‥‥‥‥‥‥‥‥‥‥(2)
따라서, G점과 F의 전위차는 상기한 (1)식 및(2)식으로 부터 다음과 같이 된다.
VR-VF=I1·R{l1/(1-
Figure kpo00003
)W}＞0‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥(3)
으로 되어, 이 값을 "0"이라고 할 수 없으므로, G점과 F점 사이에 반드시 전위차가 생기게 된다. 이 때문에 트랜지스터동작을 반드시 F 접촉을로 치우치게 된다.
이에 대하여 실시예와 같이 슬릿(474), (475)이 존재하면, 이에 따라서 전류의 경로가 제한되게 되어, E점을 기준으로 한 F점의 전위 VF점으로 부터 흐르는 전류(I1)에 의한 전위강하분으로서, 다음식으로 표현하게 된다.
VF1=I1·R( l 2/
Figure kpo00004
W)‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥(4)
E점을 기준으로 한 G점의 전위 (VR)는 다음과 같이 된다.
VF1=I1·R{(l1+l2)/(1-
Figure kpo00005
)W}‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥(5)
따라서, G점과 F점의 전위차는 상기(4)식 및 (5)식으로부터 다음과 같이 표현하게 된다.
VR1-VF1=I1·R·[{(l1+l2)/(1-
Figure kpo00006
)W}-l2/
Figure kpo00007
W)]‥‥‥‥‥‥‥‥‥‥(6)
여기에서 상기(6)식의 값을 "0"으로 하려면,
{(l1+l2)/(1-
Figure kpo00008
)W}=l2/
Figure kpo00009
W‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥(7)
의 조건을 만족하면 된다. 상기한 실시예에 있어서는 "l1=12"라고 하면, 상기한 (7)식에서
2l1/(1-
Figure kpo00010
)W=l1/
Figure kpo00011
W
Figure kpo00012
=1/3
로 되어, 손가락모양부분(41b)와 (41c)사이의 만입부의 선단점(P1)과 중간선(S) 사이의 거리(W)에 대하여 점(P1)으로 부터 슬릿(475)까지의 거리를 그 1/3로 설계함에 따라서, G점과 F점 사이의 전위를 없앨 수 있다. 그리고 이와같이 하면 후단이미터표면적극(47)의 전체영역에 있어서 전위분포가 균일하게 되고, 트랜지스터 동작의 치우침을 충분히 완화할 수 있게 된다.
더우기, (3)식 및 (6)식으로 부터, "
Figure kpo00013
＜1/12"이면, G점과 F점 사이의 전위차는 슬릿(475)이 존재하지 않는 경우보다 작게 할 수 있어, 트랜지스터동작의 치우침의 완화에 효과가 있다.
제8도 A및 제8도 B는 제3실시예를 나타내고 있다. 이 실시예는 단일의 쌍극성트랜지스터를 구성하며, 제1도에서 나타낸 실시예에 있어서의 후단트랜지스터와 마찬가지로 구성되어 있다. 이 제8도 A 및 제8도 B에 있어서, 제1도 A 및 제1도 B와 동일부분은 동일한 부호를 붙여서 그 설명을 생략한다. 그리고 이 실시예에 있어서는 이미터외부접속전극(48) 및 베이스외부접속전극(49)은 제9도에서 나타낸 이미터 영역(35)의 트랜지스터동작영역(350)으로 부터 벗어난 위치에 설정되도록 하고 있다.
예컨대 이미터외부도출전극 부분의 적어도 2번이상이 트랜지스터동작영역에 접하는 상태로 되면, 트랜지스터 동작시에 이미터영역에서 발생된 열이 효과적으로 이미터외부접속전극부에 전달되도록 된다. 따라서, 이 외부 접속단자에 리이드선을 접속하는 경우의 납땜부분에 커다란 열이 전달되게 되어 이 접속부분의 신뢰성을 충족하는 것은 곤란하게 된다. 제10도 A는 상기한 실시예와 같이 반도체기판(31)의 표면의 일변부분에 베이스 및 이미터외부접속전극(A) 및 (B)를 모아서 형성하도록 하였을 경우의 열분포의 상태를 나타낸것으로, 이와 같이 이미터영역에서 벗어난 위치에 설정되어, 이미터영역에 일변밖에 대향할 수 없도록 하면 외부접속전극(A) 및 (B)부의 온도상승이 충분히 억제되도록 된다. 이에 대하여, 제10도 B에서 나타낸 바와같이 외부접속전극(a) 및 (b)중에서 예컨대 전극(b)이 트랜지스터동작영역내에 설정되었을 경우, 즉 제14도 A에서와 같은 구성으로 되었을 경우에는 외부접속전극(b)이 트랜지스터동작영역내에 설정되었을 경우, 즉 제14도 A에서와 같은 구성으로 되었을 경우에는 외부접속전극(b)이 트랜지스터동작이 발열영역내에 존재하도록 되어, 이 전극(b)의 온도도 현저히 상승하게 된다.
여기에서 제10도 A는 제8도 A에 나타낸 예이고, 제10도 B가 제14도 A에 나타낸 예로서, 후단이미터전류( IE)가 6A, 콜렉터·이미터간의 전압이 10V, 온·오프의 사이클이 20Hz 이라고한 조건하에서 제11도로 나타낸 바와 같이 된다. 본 도면에서, A, B 및 a, b는 각기 제10도 A 및 제10도 B의 전극 A, B, a, b의 온도이다. 즉, A로 나타낸 실시예 장치의 이미터외부접속전극(48)의 온도가 제14도 A의 예로부터 약 30℃ 낮아진다고 하는 사실이 확인되었다. 제12도 A- 제12도 C는 제4실시예를 나타낸 것으로, 이 예는 멀티이미터형의 쌍극성트랜지스터라고한 예를 나타내고 있다. 즉, 이제까지의 실시예와 마찬가지로 저저항콜렉터층(311) 및 고저항콜렉터층(312)에 의하여 반도체기판(31)이 구성되었으며, 이 기판(31)에 형성된 베이스영역(33)이미터 영역이 형성된다. 그리고 이미터 영역(35)은 베이스 영역(33)내에 다수형성되는 것으로 그 각각의 이미터영역(35)에서 베이스영역(33), 고저항콜렉터층(312), 저저항콜렉터층(311)에 의하여 한개의 트랜지스터유닛을 형성하도록 되어 있다. 그리고, 전체적으로 형성하게 되는 이미터외부접속전극(48)부에의 배선저항이 균일화되도록, 슬릿(472)(472), 472)이 형성되어 있다.
본 발명은 실시예등에 나타낸 것으로 한정된 것은 아니며, 예컨대 실시예에서는 PNP형의 쌍극성트랜지스터를 나타내고 있으나, NPN형으로 하여도 좋고, 또한 2개이상의 쌍극성트랜지스터를 접속하도록 하여도 좋다.
또, 제13도는 제5의 실시예를 모식적으로 나타낸 것으로 본 실시예에 있어는 이미터외부접속전극(48)이, 이미터영역(35)의 단부에 존재시키도록 하고 있다. 그리고 이미터표면전극(47)에 형성되는 슬릿(472), (473)은 이미터외부접속전극(48)의 이미터지상부(指上部)의 길이방향으로 직교하는 방향의 변에 잇따라서 형성되도록 하고 있다.
나아가서 이미터지상부의 뿌리 밑부분에서 슬릿(474), (475)이 형성되도록 하였으며, 이 슬릿(474), (475)은 그 선단부로 부터 다시금 굴절하여 이미터외부전극(48)측으로 연장하도록 형성하여도 좋다. 물론 이미터표면전극(47)에 형성되는 슬릿은 굴절한 구성 또는 곡선상의 구성으로 하여도 좋다.

Claims (13)

  1. 콜렌터영역이 형성되고, 나아가서 콜렉터영역에 대응하여 콜렉터전극이 형성되도록한 반도체기판과, 반도체기판의 주표면부에 대응하여 형성된 베이스영역과 베이스영역내에서 반도체기판의 주표면부에 형성된 이미터영역과 이미터영역에 대응하여 반도체기판 위에 형성되는 이미터표면전극과, 이미터표면전극에 접속되도록 하여 반도체기판에 형성된 이미터외부접속전극과 ,이미터표면전극을 일부 노치함에 따라서 형성되는 슬릿에 의하여 구성된 전류우회수단등을 구비하였으며, 전류로 우회수단은, 이미터영역의 전위분포가 같아지도록 이미터외부접속전극에 근접하는 위치의 이미터영역으로 부터 이미터외부접속전극에 이르는 전류로가 슬릿을 우회하여 형성되도록 한 것을 특징으로 하는 쌍극성트랜지스터를 구성하는 반도체장치.
  2. 제1항에 있어서, 이미터영역(35)은 대칭적인 방향으로 연장하도록 형성한 여러개의 손가락모양부분(37-44, 37a-37g, 41a-41g)에 의하여 인터디지를 형상으로 형성된 것으로 손가락모양부분이 대칭적으로 설정되는 그 사이 부분에서 손가락모양부분의 연장하는 방향과 직각인 선상에 위치하여 이미터외부접속전극(48)이 형성되도록 하고, 전류로 우회수단은 이미터외부접속전극의 양측에 대칭으로 설정되는 이미터영역의 손가락모양부분의 상호간에서, 손가락모양부분의 연장하는 방향과 직각방향으로 연장하도록 이미터표면전극(47)노치에 의하여 형성되는 한쌍의 슬릿(472-475)에 의하여 구성되도록 한 것을 특징으로 하는 쌍극성트랜지스터를 구성하는 반도체장치.
  3. 제2항에 있어서, 이미터외부접속전극(48)은 여러개의 손가락모양부분(37-41)으로 형성된 트랜지스터동작영역을 벗어난 위치에 설정되어, 이미터영역(35) 및 이미터표면전극(47)은 이미터외부접속전극부까지 연장하도록 형성된 것으로, 한쌍의 슬릿(472), (473)은 외부접속전극에 가장 근접하는 손가락모양부분(37-41)의 기단부분에 근접하는 위치로부터 이 손가락모양부분의 연장하는 방향과 직각의 방향으로 연장하도록 형성되게 한 것을 특징으로 하는 쌍극성 트랜지스터를 구성하는 반도체 장치.
  4. 제2항에 있어서, 이미터외부접속전극(48)은 서로 반대방향을 향하여 대칭구조가 되도록 한 여러개의 손가락모양부분(37a-37g, 41a-41g)을 지니도록 구성되는 이미터영역의 중앙부에 위치하여 형성되어, 각기 손가락모양부분의 만입부에 대향하는 외부접속전극의 양측에 잇따라서, 슬릿(474), (475)이 형성되도록 한 것을 특징으로 하는 쌍극성트랜지스터를 구성하는 반도체 장치.
  5. 제2항에 있어서, 이미터외부접속전극(48)은 서로 반대방향을 향하여 대칭구조가 되도록한 여러개의 손가락모양부분(37a-37g, 41a-41g)을 지니도록 구성된 이미터영역의 중앙부에 위치하여 형성되었으며, 각기 손가락모양부분의 만입부에 대향하는 외부접속전극의 양측에 잇따라서, 슬릿(474), (475)을 형성함과 동시에, 각기 외부접속전극으로 부터 떨어지는 위치의 손가락모양부분(37a-37g, 41a-41g) 각각의 기단부인 만입부선단부분으로 부터, 이미터외부접속전극의 방향으로 향하여, 이미터표면전극을 노치함에 따라서 형성되는 슬릿(476-479)을 형성하도록 한 것을 특징으로 하는 쌍극성트랜지스터를 구성하는 반도체 장치.
  6. 제1항에 있어서, 반도체기판에 형성된 베이스영역에는 멀티이미터형 쌍극성트랜지스터를 구성하도록 다수개의 이미터영역(35)이 매트릭스(matrix) 형상으로 배열 형성되어, 이 다수개의 이미터영역 각각에 공통이 되도록 이미터표면전극(47)이 형성되도록 하여, 상술한 다수개의 이미터영역이 형성되는 영역의 대략 중앙부에 위치하여 이미터외부접속전극(48)을 형성하고, 이 외부접속전극의 양측의 각기 이미터표면전극을 노치함에 따라서 전류로우회수단을 구성하는 슬릿(472), (473)을 형성하도록 되어, 이 슬릿의 상호간을 제외한 바깥쪽에 다수개의 이미터영역의 이미터외부접속전극에 근접 위치하는 일부가 배열설정되도록 한 것을 특징으로 하는 쌍극성트랜지스터를 구성하는 반도체 장치.
  7. 제1항에 있어서, 반도체기판(31)에는 다알링톤 접속하는 전단트랜지스터 및 후단트랜지스터의 베이스영역(32), (33)이 형성되도록 하고, 또한 베이스영역 각각에는 전단트랜지스터 및 후단트랜지스터의 이미터영역(34), (35)을 형성하여, 상기한 바 후단트랜지스터의 이미터영역에 대응하여 형성되는 이미터표면 전극에 이 전극을 노치함에 따라서 형성한 슬릿동으로 되는 전류로우회수단을 설치하도록 한 것을 특징으로 하는 쌍극성트랜지스터를 구성하는 반도체 장치.
  8. 콜렉터영역이 형성되고, 그 콜렉터영역에 대응하여 콜렉터전극이 형성되도록 한 반도체기판과, 반도체기판의 주표면부에 대응하여 형성된 베이스영역과, 베이스영역내에서 반도체기판의 주표면부에 형성된 것으로, 서로 역방향으로 향하여 대칭구조로 되도록 한 여러개의 손가락모양부분을 지니도록 구성한 이미터영역과, 이미터영역에 대응하여 반도체기판위에 형성된 이미터표면전극과, 이미터영역의 대칭적으로 배치설정되도록 되어 있는 손가락윗부분의 상호간의 대략 중앙부분에 설정되고, 이미터표면전극에 접속되도록 하여 반도체기판위에 형성된 이미터표면적과, 이미터외부접속전극의 양측에 위치하도록 된 대칭위치의 손가락 모양부분에서 형성된 만입부에 근접하도록 하여, 이미터외부접속전극의 변에 잇따라서 이미터표면전극을 노치함에 따라서 형성되는 슬릿에 의하여 구성된 것으로, 이미터영역의 전위분포가 같게 되도록 구성된 것으로, 이미티영역의 전위분포가 같게 되도록 이미터외부접속전극에 근접하는 위치의 이미터영역 손가락모양부분으로 부터의 전류로가 슬릿을 우회하여 이미터외부접속전극에 이르도록 형성되게한 전류로우회수단과 이미터영역을 형성하는 여러개의 손가락모양부분중의 이미터외부접속전극으로 부터 떨어진 위치의 손가락모양부분의 계단부의 만곡부분으로 부터, 이미터외부접속전극의 방향에 향하여 형성한 슬슬릿에 의하여 구성된 전류로 실정수단과를 구비한 것을 특징으로 하는 쌍극성트랜지스터를 구성하는 반도체장치.
  9. 제8항에 있어서, 전류로 설정수단은 이미터외부접속전극(48)으로 부터 각기 다른 방향으로 가장 떨어진 위치에 있는 이미터영역(35)의 손가락모양부분(37a-37g, 41a-41g) 각각의 기단부로 부터의 전류로가 각기 독립적으로 이미터외부접속전극으로 향하여 형성되도록 이미터표면전극(47)을 노치함에 따라 형성한 슬릿(476-479)에 의하여 구성되어 있음을 특징으로 하는 쌍극성트랜지스터를 구성하는 반도체 장치.
  10. 콜렉터영역이 형성되고, 그 콜렉터영역에 대응하여 콜렉터전극이 형성되도록한 반도체기판과, 반도체 기판의 주표면부에 대응하여 형성된 이미터영역과, 베이스영역내에서 반도체기판의 주표면부에 형성된 이미터영역과 이미터영역상에 형성되고, 나아가서 이미터영역에 의한 트랜지스터동작영역의 바깥쪽의 영역까지 연장하여 형성되도록 한 이미터표면전극과 이미터영역의 트랜지스터동작을 하는 영역을 벗어난 위치에 설정되어 있는 이미터표면전극에 접속되는 상태에서 형성되는 이미터외부접속전극등을 구비하여, 트랜지스터동작영역에서의 발열영역으로 부터 벗어난 위치에 이미터외부접속전극이 형성되도록 한 것을 특징으로 하는 쌍극성트랜지스터를 구성하는 반도체장치.
  11. 제10항에 있어서, 이미터영역(35)은 트랜지스터 동작을 하는 영역으로 부터 그 바깥쪽으로 돌출하는 돌출부분(351), (352)을 지녔으며, 이 돌출부분을 포함하는 상태에서 이미터표면전극(47)이 형성되도록 한 것을 특징으로 하는 쌍극성트랜지스터를 구성하는 반도체장치.
  12. 제10항에 있어서, 이미터영역(35)은 대칭이 되는 방향으로 연장하도록 형성된 손가락모양부분(37-44)을 지닌 인터디지틀구조로 구성되고, 손가락모양부분의 존재하는 영역이 트랜지스터동작영역으로서 설정되도록 한 것을 특징으로하는 쌍극성트랜지스터를 구성하는 반도체장치.
  13. 제10항에 있어서, 이미터영역(35)은 트랜지스터동작을 하는 영역으로 부터 그 바깥쪽으로 돌출하는 돌출부분(351), (352)을 지녔고, 이 돌출부분을 포함하는 상태에서 이미터표면전극(47)이 형성된 것으로, 또 베이스영역(33)에는 이미터영역의 돌출부분으로 향하여 돌출하는 베이스손가락모양부분(58), (59)을 지녔으며, 이 베이스손가락윗부분의 선단부(581), (591)는 이미터영역의 돌출부분으로 부터 이간하여 설정되도록 한것을 특징으로 하는 쌍극성트랜지스터를 구성하는 반도체장치.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0784647B2 (ja) * 1988-09-15 1995-09-13 日本電装株式会社 ニッケル膜およびそれを形成するスパッタリング方法
US5111267A (en) * 1989-09-29 1992-05-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a multilayer electrode structure and method for fabricating the same
US5229313A (en) * 1989-09-29 1993-07-20 Mitsubishi Denki Kabushiki Kaisha Method of making a semiconductor device having multilayer structure
JPH07101736B2 (ja) * 1990-06-28 1995-11-01 日本電装株式会社 半導体装置およびその製造方法
EP0523701B1 (en) * 1991-07-17 1998-01-07 Denso Corporation Method of forming electrodes of semiconductor device
US5352924A (en) * 1993-04-14 1994-10-04 Texas Instruments Incorporated Bipolar layout for improved performance
JPH0786430A (ja) * 1993-09-14 1995-03-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5488252A (en) * 1994-08-16 1996-01-30 Telefonaktiebolaget L M Erricsson Layout for radio frequency power transistors
JP3253468B2 (ja) * 1994-12-05 2002-02-04 シャープ株式会社 半導体装置
NL1001062C2 (nl) 1995-08-25 1997-02-27 Tno Membraan en werkwijze voor het scheiden van aromatische koolwaterstoffen uit een mengsel van diverse aromatische koolwaterstoffen of uit een mengsel van dergelijke aromatische koolwaterstoffen en niet-aromatische koolwaterstoffen.
JPH11512235A (ja) * 1996-07-03 1999-10-19 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 特殊エミッタ接続を具えた半導体デバイス
IT1319755B1 (it) * 2000-12-28 2003-11-03 St Microelectronics Srl Dispositivo integrato in configurazione emitter-switching e relativoprocesso di fabbricazione
JP2002203957A (ja) * 2000-12-28 2002-07-19 Rohm Co Ltd トランジスタ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1514880B2 (de) * 1965-10-12 1972-02-17 Telefunken Patentverwertungsgesellschaft Mbh, 7900 Ulm Transistor zur verstaerkungsregelung insbesondere planar oder mesa transistor
DE1764455C3 (de) * 1968-06-08 1980-02-07 Robert Bosch Gmbh, 7000 Stuttgart Monolithisch integrierte Darlington-Transistorschaltung
US3609460A (en) * 1968-06-28 1971-09-28 Rca Corp Power transistor having ballasted emitter fingers interdigitated with base fingers
NL165888C (nl) * 1970-10-10 1981-05-15 Philips Nv Halfgeleiderinrichting met een halfgeleiderlichaam bevattende een collectorzone, een basiszone en een emitterzone waarbij de emitterzone ten minste twee strookvormige onderling evenwijdige emittergebieden bevat, die uit afwisselend smallere en bredere delen bestaan.
US3836996A (en) * 1973-09-26 1974-09-17 Rca Corp Semiconductor darlington circuit
JPS6020905B2 (ja) * 1977-04-07 1985-05-24 ソニー株式会社 半導体装置
US4167748A (en) * 1978-07-03 1979-09-11 Bell Telephone Laboratories, Incorporated High voltage monolithic transistor circuit
JPS5559767A (en) * 1978-10-30 1980-05-06 Hitachi Ltd Semiconductor device, method of fabricating the same and application thereof
JPS5650562A (en) * 1979-10-02 1981-05-07 Mitsubishi Electric Corp Transistor
JPS57162462A (en) * 1981-03-31 1982-10-06 Toshiba Corp Semiconductor device
JPS58145152A (ja) * 1982-02-23 1983-08-29 Mitsubishi Electric Corp ダ−リントン接続構造のトランジスタ
US4435174A (en) * 1982-04-12 1984-03-06 American Hospital Supply Corporation Catheter guide
FR2529389A1 (fr) * 1982-06-25 1983-12-30 Thomson Csf Transistor de commutation de puissance a structure digitee
JPS6022366A (ja) * 1983-07-18 1985-02-04 Mitsubishi Electric Corp ダ−リントン接続形トランジスタ
JPS60154552A (ja) * 1984-01-23 1985-08-14 Mitsubishi Electric Corp 電力用半導体装置
JPS61159762A (ja) * 1984-12-31 1986-07-19 Sanken Electric Co Ltd 半導体装置

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