JPS6022366A - ダ−リントン接続形トランジスタ - Google Patents
ダ−リントン接続形トランジスタInfo
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- JPS6022366A JPS6022366A JP58132259A JP13225983A JPS6022366A JP S6022366 A JPS6022366 A JP S6022366A JP 58132259 A JP58132259 A JP 58132259A JP 13225983 A JP13225983 A JP 13225983A JP S6022366 A JPS6022366 A JP S6022366A
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- 238000004904 shortening Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は一つの半導体基体内でダーリントン接続され
るトランジスタの構造に係り、特にそのリーク電流をな
くして前段トランジスタの電流増幅率を増大させ、更に
ターンオフタイムを小さくする改良に関するものである
。
るトランジスタの構造に係り、特にそのリーク電流をな
くして前段トランジスタの電流増幅率を増大させ、更に
ターンオフタイムを小さくする改良に関するものである
。
従来よりトランジスタの王なる応用分野であるインバー
タ装置においては、小形の駆動回路で動作し得るように
トランジスタをダーリントン接続する場合が多く、回路
構成を簡素化するために同−半導体基体内に２つのトラ
ンジスタをダーリントン接続するワンチップ・、ダーリ
ントン・トランジスタが提案されてい、る。
タ装置においては、小形の駆動回路で動作し得るように
トランジスタをダーリントン接続する場合が多く、回路
構成を簡素化するために同−半導体基体内に２つのトラ
ンジスタをダーリントン接続するワンチップ・、ダーリ
ントン・トランジスタが提案されてい、る。
第１図は従来のダーリントン・トランジスタの構成例を
示す断面図で、ｆｉ＋は半導体基体、（２）はｎ−形高
抵抗層、（３）はｎ＋形コレクタ層、（４）は前段トラ
ンジスタ（イ）のｐ形ベース、（５）は後段トランジス
タツタ、（８）は分離帯（ハ）に形成されたｎ形分離−
Ｒ，、＋９１は前段ベース電極、（ｌＯ）は前一段エミ
ッタ電極、（＋＋ｌは後段ベース電極、θ２）は後段エ
ミッタ電極、（１３）は共通のコレクタ電極である。な
お、Ｂ、ＥおよびＣはそれぞれこのダーリントン・トラ
ンジスタのベース、エミッタおよびコレクタ端子である
。
示す断面図で、ｆｉ＋は半導体基体、（２）はｎ−形高
抵抗層、（３）はｎ＋形コレクタ層、（４）は前段トラ
ンジスタ（イ）のｐ形ベース、（５）は後段トランジス
タツタ、（８）は分離帯（ハ）に形成されたｎ形分離−
Ｒ，、＋９１は前段ベース電極、（ｌＯ）は前一段エミ
ッタ電極、（＋＋ｌは後段ベース電極、θ２）は後段エ
ミッタ電極、（１３）は共通のコレクタ電極である。な
お、Ｂ、ＥおよびＣはそれぞれこのダーリントン・トラ
ンジスタのベース、エミッタおよびコレクタ端子である
。
次に、第１図に示す従来構造のダーリントン・トランジ
スタの動作原理について説明する。前段トランジスタ（
イ）のベース電極（９）に正のバイアスを加えて、前段
ベース（４）から前段エミッタ（６）にベース電流工。
スタの動作原理について説明する。前段トランジスタ（
イ）のベース電極（９）に正のバイアスを加えて、前段
ベース（４）から前段エミッタ（６）にベース電流工。
を流すことにより前段トランジスタ（イ）を動作させる
と、前段トランジスタ（イ）の電流増幅率の大きさだけ
ペース電流工３が増幅された大きさのコレクタ電流工。
と、前段トランジスタ（イ）の電流増幅率の大きさだけ
ペース電流工３が増幅された大きさのコレクタ電流工。
１がコレクタ（３）から前段エミッタ（６）に流れる。
そして、前段エミッタ電ｊ９Ｈ（１０＋と後段ベース電
極（ｌｌｊとが電気的に短絡されているので、電流〔工
、十工。１〕は後段ベース（５）から後段エミッタ（７
）に流れて後段トランジスタ（ロ）を動作させ、後段ト
ランジスタ（ロ）の電流増幅率の大きさだけ電流〔工８
＋工。１〕が増幅された大きさのコレクタ電流工。がコ
レクタ（３）から後段エミッタ（７）に流れる。このよ
うにして、入力電流工３を流すと、大きな出力電流工。
極（ｌｌｊとが電気的に短絡されているので、電流〔工
、十工。１〕は後段ベース（５）から後段エミッタ（７
）に流れて後段トランジスタ（ロ）を動作させ、後段ト
ランジスタ（ロ）の電流増幅率の大きさだけ電流〔工８
＋工。１〕が増幅された大きさのコレクタ電流工。がコ
レクタ（３）から後段エミッタ（７）に流れる。このよ
うにして、入力電流工３を流すと、大きな出力電流工。
が得られるわけである。
しかしながら、前段ベース（４）と後段ベース（５）と
が同一のｐ形層に存在し、＊ｔ１段エミッタ（４）と後
段ベース（５）とが短絡されている、ということにより
、前段トランジスタ（イ）と後段トランジスタ仲）とを
分離する分離帯←）に、前段ベース（４）と前段エミッ
タ（６）との間に並列接続される抵抗Ｒが寄生すること
になり、それが前段トランジスタ（イ）のベース電流の
リーク・バスとなって前段トランジスタの電流増幅率を
著しく低下させてしまうことになる。実際に前段トラン
ジスタ（イ）に働きかけるベース電流より（ｔｒｕｅ）
とリーク電流工、の経路を示すと次のようである。
が同一のｐ形層に存在し、＊ｔ１段エミッタ（４）と後
段ベース（５）とが短絡されている、ということにより
、前段トランジスタ（イ）と後段トランジスタ仲）とを
分離する分離帯←）に、前段ベース（４）と前段エミッ
タ（６）との間に並列接続される抵抗Ｒが寄生すること
になり、それが前段トランジスタ（イ）のベース電流の
リーク・バスとなって前段トランジスタの電流増幅率を
著しく低下させてしまうことになる。実際に前段トラン
ジスタ（イ）に働きかけるベース電流より（ｔｒｕｅ）
とリーク電流工、の経路を示すと次のようである。
より（ｔｒｕｅ） ’■−（９＋ −＋４） −［６１
−＋１０） −（Ｉｌｌ−（５）−（７１−（１２’１
−［Ｆ］ ■Ｌ ：■−［４１１−（４＋−ロー（５）−（１１）
−（５）−（７）−（１２）−［Ｆ］ そこで従来では、この分離帯（ハ）の幅を大きくとって
抵抗Ｒを大きくするという方法が採られてきた。
−＋１０） −（Ｉｌｌ−（５）−（７１−（１２’１
−［Ｆ］ ■Ｌ ：■−［４１１−（４＋−ロー（５）−（１１）
−（５）−（７）−（１２）−［Ｆ］ そこで従来では、この分離帯（ハ）の幅を大きくとって
抵抗Ｒを大きくするという方法が採られてきた。
しかしこの方法では、有効導通面積を低下させてしまう
ことになる。このことは、大きな電流容量を目標とすれ
ばするほど前段トランジスタ（イ）の面積も当然大きく
なるので、その前段トランジスタ（イ）の周辺長も長く
なり、抵抗Ｒを大きくするには必然的に分離帯ｒ−ｔを
非常に大きくとらなければならない、ということから大
きな問題となる。しかもこの抵抗Ｒを大きくすると、タ
ーンオフ時に後段トランジスタ（ロ）の残存キャリアを
引くために流す電流工 、 が小さくなってしまい、こ
の残存Ｂ（ＯＦ） キャリアを引き難くなってしまう。なぜならＩＢ（。Ｆ
Ｆ）は次に示すような経路を通って流れるからである。
ことになる。このことは、大きな電流容量を目標とすれ
ばするほど前段トランジスタ（イ）の面積も当然大きく
なるので、その前段トランジスタ（イ）の周辺長も長く
なり、抵抗Ｒを大きくするには必然的に分離帯ｒ−ｔを
非常に大きくとらなければならない、ということから大
きな問題となる。しかもこの抵抗Ｒを大きくすると、タ
ーンオフ時に後段トランジスタ（ロ）の残存キャリアを
引くために流す電流工 、 が小さくなってしまい、こ
の残存Ｂ（ＯＦ） キャリアを引き難くなってしまう。なぜならＩＢ（。Ｆ
Ｆ）は次に示すような経路を通って流れるからである。
より（（＋ｐｙ） １ｍ）−（１２１−（７）−（５）
−Ｊ−１４＋−（９１−■〔発明の概要〕 この発明は以上のような点に鑑みてなされたものでダー
リントン接続を構成する前段トランジスタのベースと後
段トランジスタのベースとを分離することによって、リ
ーク電流を解消して前段トランジスタの電流増幅率を増
大させ、更にスピードアップダイオードを設けることに
よってストレージタイムの短縮をはかったダーリントン
接続トランジスタを提供するものである。
−Ｊ−１４＋−（９１−■〔発明の概要〕 この発明は以上のような点に鑑みてなされたものでダー
リントン接続を構成する前段トランジスタのベースと後
段トランジスタのベースとを分離することによって、リ
ーク電流を解消して前段トランジスタの電流増幅率を増
大させ、更にスピードアップダイオードを設けることに
よってストレージタイムの短縮をはかったダーリントン
接続トランジスタを提供するものである。
第２図はこの発明の第１の実施例の構成を示す断面図で
、第１図の従来例と同一符号は同等部分し、その説明の
惠複を避ける。この実施例では前段ベース（４）とｎ形
高抵抗層（２）との間の接合Ｊ１゜および後段ベース（
５）とｎ形高抵抗層（２）との間の接合Ｊ２の各端縁は
それぞれ半導体基体（１）の主面に個別に露出しており
、前段ベース（４）と後段ベース（５）とは分離帯（／
つの部分で完全に分離されている。
、第１図の従来例と同一符号は同等部分し、その説明の
惠複を避ける。この実施例では前段ベース（４）とｎ形
高抵抗層（２）との間の接合Ｊ１゜および後段ベース（
５）とｎ形高抵抗層（２）との間の接合Ｊ２の各端縁は
それぞれ半導体基体（１）の主面に個別に露出しており
、前段ベース（４）と後段ベース（５）とは分離帯（／
つの部分で完全に分離されている。
また、分離帯しうにはｎ影領域０４）とこれを凹むｐ影
領域０５）とが形成されスピードアップダイオードを構
成している。このような構成にすることによって、リー
ク電流■、はほとんどルーとなり、次に示す実際に前段
トランジスタ（１）に働きかけるベース亀流工 、 だ
けが流れることになる。
領域０５）とが形成されスピードアップダイオードを構
成している。このような構成にすることによって、リー
ク電流■、はほとんどルーとなり、次に示す実際に前段
トランジスタ（１）に働きかけるベース亀流工 、 だ
けが流れることになる。
ｎ（ｔ。
ＩＢ（ｔｒｕリ −〇−１９＋ −１４＋ −＋８＋
−ｔｔｏ＋ −（ＩＩ） −＋５） −［７）−（Ｉ２
１−［Ｆ］ さらに、前記内蔵スピードアップ・ダイオードの存仕に
より、ターンオフ時に次に示す経路を通って電流より（
。ＦＦ）を流して後段トランジスタ（ロ）の残存キャリ
アを引くことができ、ストレージ・タイムを短縮するこ
とがでへる。
−ｔｔｏ＋ −（ＩＩ） −＋５） −［７）−（Ｉ２
１−［Ｆ］ さらに、前記内蔵スピードアップ・ダイオードの存仕に
より、ターンオフ時に次に示す経路を通って電流より（
。ＦＦ）を流して後段トランジスタ（ロ）の残存キャリ
アを引くことができ、ストレージ・タイムを短縮するこ
とがでへる。
ＩＢ（。、、） ＋ ＠−（１２１−（７１−（５１−
（ＩＩＩ−（１７） −、＋１５）−（１４）−〇〇）
−〇 たたし、前記スピードアップ・ダイオードの部分にトラ
ンジスタが寄生することになシ、スピードアップ・ダイ
オードの効果が低減してしまうので、この部分のｐ層０
６１およびｎ−層（２１の幅を太きくしてトランジスタ
としての働きを弱めておくことが必要である。
（ＩＩＩ−（１７） −、＋１５）−（１４）−〇〇）
−〇 たたし、前記スピードアップ・ダイオードの部分にトラ
ンジスタが寄生することになシ、スピードアップ・ダイ
オードの効果が低減してしまうので、この部分のｐ層０
６１およびｎ−層（２１の幅を太きくしてトランジスタ
としての働きを弱めておくことが必要である。
また、前段ベース（４）とｎ−形高抵抗層（２）との間
の接合Ｊ、と、ダイオード部分のｐ形層（Ｉｇｌとｎ−
形高抵抗層（２）との間の接合Ｊ３との間隔Ｗ１および
後段ベース（５）とｎ−形高抵抗層（２）との間の接合
Ｊ２と上記接合Ｊ３との間隔Ｗ２が十分狭くて、接合Ｊ
、、Ｊ３問および接合Ｊ２．Ｊ３間がそれぞれ接合Ｊ１
．Ｊ２の耐圧および接合Ｊ２．Ｊ３の耐圧よりも低い電
圧で空乏状態（ピンチオフ状態）となるような構造とな
っているので、耐圧の低下を避けることかできる。
の接合Ｊ、と、ダイオード部分のｐ形層（Ｉｇｌとｎ−
形高抵抗層（２）との間の接合Ｊ３との間隔Ｗ１および
後段ベース（５）とｎ−形高抵抗層（２）との間の接合
Ｊ２と上記接合Ｊ３との間隔Ｗ２が十分狭くて、接合Ｊ
、、Ｊ３問および接合Ｊ２．Ｊ３間がそれぞれ接合Ｊ１
．Ｊ２の耐圧および接合Ｊ２．Ｊ３の耐圧よりも低い電
圧で空乏状態（ピンチオフ状態）となるような構造とな
っているので、耐圧の低下を避けることかできる。
そして、前段トランジスタ（イ）と後段トランジスタ（
ロ）との分離帯（うがダイオードとなっていて寄生抵抗
が存在しないので、前段トランジスタ（イ）が大きくな
っても従来における程の有効導通面積低下という問題は
ない。しかしそうは１つでも、この第２図に示す構造で
は、やはり有効導通面積低下という問題を完全に解決す
ることはできない。
ロ）との分離帯（うがダイオードとなっていて寄生抵抗
が存在しないので、前段トランジスタ（イ）が大きくな
っても従来における程の有効導通面積低下という問題は
ない。しかしそうは１つでも、この第２図に示す構造で
は、やはり有効導通面積低下という問題を完全に解決す
ることはできない。
第３図はこの点を考慮したこの発明の第２の実施例を示
す断面図である。上記第１の実施例では半導体基体ｉｌ
＋の一点鎖線りで示す中央部は前段ベース電極（９）の
取シ出し部分という働きをしているだけでトランジスタ
動作はしていない。そこで、この第２の実施例では前記
スピードアップダイオードをこの中央部に内蔵させる。
す断面図である。上記第１の実施例では半導体基体ｉｌ
＋の一点鎖線りで示す中央部は前段ベース電極（９）の
取シ出し部分という働きをしているだけでトランジスタ
動作はしていない。そこで、この第２の実施例では前記
スピードアップダイオードをこの中央部に内蔵させる。
それによって半導体基体ｔ１＋を最大限有効に利用でき
、有効導通面積低下という問題は解決された。また、前
段トランジスタ（イ）と後段トランジスタ（ロ）との分
離帯幅、すなわち接合Ｊ１と接合Ｊ２との間隔Ｗ３か、
前記Ｗ１．Ｉ”２と同様に、対向する接合Ｊ、 、 ＋
２間が接合Ｊ１および接合Ｊ２の耐圧よりも低い電圧で
空乏状態（ピンチオフ状態）となるように十分狭い構造
になっているので、耐圧の低下を避けることができる。
、有効導通面積低下という問題は解決された。また、前
段トランジスタ（イ）と後段トランジスタ（ロ）との分
離帯幅、すなわち接合Ｊ１と接合Ｊ２との間隔Ｗ３か、
前記Ｗ１．Ｉ”２と同様に、対向する接合Ｊ、 、 ＋
２間が接合Ｊ１および接合Ｊ２の耐圧よりも低い電圧で
空乏状態（ピンチオフ状態）となるように十分狭い構造
になっているので、耐圧の低下を避けることができる。
しかし、高抵抗層（２）が主表面に露出しているので、
外部的な汚染等が原因となる反転層がこの高抵抗層（２
）界面に生じやすくなり、前段ベース・エミッタ間短絡
現象を来すことになる。この反転層の防止策として、第
４図に、示す第３の実施例のような構成かある。つまり
、主表面に露出した接合Ｊ１．Ｊ２間を、その接合間に
介在する間抵抗のｎ−形半堺体領域（２）とは同−継電
型をなす低抵抗のｎ＋形半導体層（＋８）で覆って前記
反転層の発生を防止し、しかもこのｎ＋形低抵抗半導体
Ｊｔｊ（１８）の深さを接合Ｊ、、Ｊ２の深さよりも洩
くすることにより、接合Ｊ１および＋２の耐圧かこのｎ
＋形低抵抗半導体層（１ａ）の不純物濃度ではなくｎ−
形高抵抗半導体層（２１の不純物濃度で決定されるよう
にして、耐圧の低下を防ぐことができる。接合Ｊ、、
＋２の同にも同様なｎ＋３ｙ。
外部的な汚染等が原因となる反転層がこの高抵抗層（２
）界面に生じやすくなり、前段ベース・エミッタ間短絡
現象を来すことになる。この反転層の防止策として、第
４図に、示す第３の実施例のような構成かある。つまり
、主表面に露出した接合Ｊ１．Ｊ２間を、その接合間に
介在する間抵抗のｎ−形半堺体領域（２）とは同−継電
型をなす低抵抗のｎ＋形半導体層（＋８）で覆って前記
反転層の発生を防止し、しかもこのｎ＋形低抵抗半導体
Ｊｔｊ（１８）の深さを接合Ｊ、、Ｊ２の深さよりも洩
くすることにより、接合Ｊ１および＋２の耐圧かこのｎ
＋形低抵抗半導体層（１ａ）の不純物濃度ではなくｎ−
形高抵抗半導体層（２１の不純物濃度で決定されるよう
にして、耐圧の低下を防ぐことができる。接合Ｊ、、
＋２の同にも同様なｎ＋３ｙ。
低抵抗半導体層α９）が敗りである。
以上説明したように、この発明になるダーリントン接続
形トランジスタでは前段トランジスタのベースと後段ト
ランジスタのへ−２とを分離したので、従来構造におけ
るリーク電流はＷｆ泊し前段トランジスタの電流増幅率
を増大させることができ、更に、スピードアップダイオ
ードを設けたのでキャリヤのストレージタイムを短縮さ
せ高速動作が可能となる。
形トランジスタでは前段トランジスタのベースと後段ト
ランジスタのへ−２とを分離したので、従来構造におけ
るリーク電流はＷｆ泊し前段トランジスタの電流増幅率
を増大させることができ、更に、スピードアップダイオ
ードを設けたのでキャリヤのストレージタイムを短縮さ
せ高速動作が可能となる。
第１図は従来のダーリントン・トランジスタの構成例を
示す断面図、ム↓２．第３および第４図はそれぞれこの
発明の第１．第ｚおよび第３の実施例の構成を示す断面
図である。 図において、ｉｌ＋は半導体基体、（２）はｎ−形高抵
抗Ｊ（Ｊｉ（第１領域） 、＋３１はｎ＋形コレクタ層
（第１領域）、（４１はｐ形前段ベース（第２領域）
、’ （５１はｐ形後段ベース（第３領域） 、（６１
はｎ形前段エミッタ（第５領域）、（７）はｎ形後段エ
ミッタ（第６領域）、Ｈはｎ影領域（ｘ＝＝ｅ−領域）
、（１５１はｐ形領域（第々領域） 、（＋８） ｌ
’（１９）はｎ形（第１導電形）低抵抗半導体層、Ｊ
、は第１ｐｎ接合、＋２は第２ｐｎ接合、＋３は第３ｐ
ｎ接合、Ｃはコレクタ端子、Ｂはベース端子、Ｅはエミ
ッタ端子である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 大岩増雄 第１図 第２図 第３図 第４図 手続補正書（自身） 昭和％Ｂ ’ｌ、！、１７゜ 特許庁長官殿 １、事件の表示 特願昭５８−１３２３ａ５９号２、発
明の名称 ダーリントン接続形トランジスタ３、補正を
する者 代表者片山仁へ部 ５、 補正の対象 明細書の発明の詳細な説明の欄 ６、 補正の内容 明細書をつぎのとおり訂正する。 ページ 行′ 訂 正 前 ： 町 止 棟５ ８ （
ロ）のベース 仲）のｐ形ベース６ １４ ＠段エミッ
タ＋４１ 前段エミッタ（６１８１１５同等部分 し、
同等部分を示し、■ 、 ３２１ １ １ ］ ・ １ １ Ｉ ” １ ）
示す断面図、ム↓２．第３および第４図はそれぞれこの
発明の第１．第ｚおよび第３の実施例の構成を示す断面
図である。 図において、ｉｌ＋は半導体基体、（２）はｎ−形高抵
抗Ｊ（Ｊｉ（第１領域） 、＋３１はｎ＋形コレクタ層
（第１領域）、（４１はｐ形前段ベース（第２領域）
、’ （５１はｐ形後段ベース（第３領域） 、（６１
はｎ形前段エミッタ（第５領域）、（７）はｎ形後段エ
ミッタ（第６領域）、Ｈはｎ影領域（ｘ＝＝ｅ−領域）
、（１５１はｐ形領域（第々領域） 、（＋８） ｌ
’（１９）はｎ形（第１導電形）低抵抗半導体層、Ｊ
、は第１ｐｎ接合、＋２は第２ｐｎ接合、＋３は第３ｐ
ｎ接合、Ｃはコレクタ端子、Ｂはベース端子、Ｅはエミ
ッタ端子である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 大岩増雄 第１図 第２図 第３図 第４図 手続補正書（自身） 昭和％Ｂ ’ｌ、！、１７゜ 特許庁長官殿 １、事件の表示 特願昭５８−１３２３ａ５９号２、発
明の名称 ダーリントン接続形トランジスタ３、補正を
する者 代表者片山仁へ部 ５、 補正の対象 明細書の発明の詳細な説明の欄 ６、 補正の内容 明細書をつぎのとおり訂正する。 ページ 行′ 訂 正 前 ： 町 止 棟５ ８ （
ロ）のベース 仲）のｐ形ベース６ １４ ＠段エミッ
タ＋４１ 前段エミッタ（６１８１１５同等部分 し、
同等部分を示し、■ 、 ３２１ １ １ ］ ・ １ １ Ｉ ” １ ）
Claims (1)
- 【特許請求の範囲】 ｆｉｌ 第１および第２の主表面を有する一つの半導体
基体内に形成され、上記第１の工面に露出した８４！１
導電形の第１領域、上記第１導電形とは逆の第２導電形
を有し上記第１領域に接してそれぞれ第１．第２および
第３ｐｎ接合を形成するとともにそれぞれ上記第２の工
面に露出するように互いに分離して形成された第２．第
３および第４領域、並びに第１導電形を有し上記第２．
第３および第４領域内にそれぞれ上記第２主面に露出す
るように形成された第５．第６および第７領域を備え、
上記第２領域と上記第７領域とを電気的に接続し、かつ
、上記第３領域と上記第４領域と上記第５領域とを電気
的に接続し、上記第１領域、第２領域および第６領域か
らそれぞれコレクタ、ベースおよびエミッタ端子を引き
出したことを特徴とするダーリントン接続形トランジス
タ。 （２）第１領域は第１の主面側に低抵抗層を反対側に高
抵抗層を備え、第４領域の第２の工面からの深さが第２
および第３領域より深く、かつ、上記第４領′域に接す
る部分の上記第１領域の高抵抗層が上記第１領域の他の
部分の高抵抗層より厚さを大きくなされたことを特徴と
する特許請求の範囲第１項記載のダーリントン接続形ト
ランジスタ。 （３）第２領域が半導体基体の内側、第３領域が上記半
導体基体の外側、第４領域が上記第２および第３領域の
間に位置するようにしたことを特徴とする特許請求の範
囲第１項または第２項記載のダーリントン接続形トラン
ジスタ。 （４）第１ｐｎ接合と第３ｐｎ接合との第２領域と第４
領域との分離帯における間隔並ひに第２ｐｎ接合と上記
第３ｐｎ接合との第３領域と上記第４領域との分離帯に
おける間隔かそれぞれ上記第１および第３ｐｎ接合の耐
圧、並ひに上記第２および第３ｐｎ接合の耐圧より低い
電圧で上記各分離帯がピンチオフするような値であるこ
とを特徴とする特許請求の範囲第３項記載のダーリント
ン接続形トランジスタ。 （５）第１ｐｎ接合と第３ ｐｎ接合との間の第２の主
表面部および第２ｐｎ接合と上記第３ｐｎ接合との間の
第２の主表面部に第１導電形の低抵抗半導体層を第２．
第３および第４領域より浅く形成したことを特徴とする
特許請求の範囲第３項または第４項記載のダーリントン
接続形トランジスタ。 （６）第２領域が半導体基体の内側、第３領域が上記半
導体基体の外側に位置し、第４領域が上記第２領域の更
に内側に位置するようにしたことを特徴とする特許請求
の範囲第１項または第２項記載のダーリントン接続形ト
ランジスタ。 （７）第１ｐｎ接合と第２ｐｎ接合との第２領域と第３
領域との分離帯における間隔釜ひに上記第１ｐｎ接合と
第３ ｐｎ接合との上記第２領域と第４領域との分離帯
における間隔がそれぞれ上記第１および第２ｐｎ接合の
耐圧並びに上記第１および第３ ｐｎ接合の耐圧より低
い電圧で上記各分離帯がヒンチオフするような値である
ことを特徴とする特許請求の範囲第６項記載のダーリン
トン接続形トランジスタ。 （８）第１ｐｎ接合と第３ｐｎ接合との間の第２の主表
面部および上記第１ｐｎ接合と第２ｐｎ接合との間の第
２の主表面部に第１導電形の低抵抗半導体層を第２．第
３および第４領域より浅く形成したことを特徴とする特
許請求の範囲第６項または第７項記載のダーリントン接
続形トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58132259A JPS6022366A (ja) | 1983-07-18 | 1983-07-18 | ダ−リントン接続形トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58132259A JPS6022366A (ja) | 1983-07-18 | 1983-07-18 | ダ−リントン接続形トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6022366A true JPS6022366A (ja) | 1985-02-04 |
Family
ID=15077089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58132259A Pending JPS6022366A (ja) | 1983-07-18 | 1983-07-18 | ダ−リントン接続形トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022366A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994880A (en) * | 1986-10-31 | 1991-02-19 | Nippondenso Co., Ltd. | Semiconductor device constituting bipolar transistor |
| JP2006108543A (ja) * | 2004-10-08 | 2006-04-20 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1983
- 1983-07-18 JP JP58132259A patent/JPS6022366A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994880A (en) * | 1986-10-31 | 1991-02-19 | Nippondenso Co., Ltd. | Semiconductor device constituting bipolar transistor |
| JP2006108543A (ja) * | 2004-10-08 | 2006-04-20 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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