JPS6028413B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、電界効果型トランジスタＦＥＴを用いた電流
を論理変数として論理動作を行う半導体集積回路に係る
。

現在ＭＯＳ（絶縁ゲート型）ＦＥＴの電圧ロジックで構
成されるＭＯＳＩＣはＩＣの主流である。

ＭＯＳＩＣは、基本となるＭＯＳＦＥＴがバィポーラと
比べて低速なのが欠点となっている。すなわち、ＭＯＳ
ＦＥＴは、基本動作原理が多数キャリアのＳｉ‐ＳＩ仏
界面走行の制御であり、キャリア速度が半導体バルク内
より本質的に低いということのために、高速化に不利で
ある。また、構造的にチャンネル長を短かくして高速化
をはかると、同時にパンチスルー電圧の低下等、現用の
電圧ロジック回略では特性上不利な点が種々に生じ問題
である。通常のＭＯＳＦＥＴのゲート長を小さくしてゆ
くと、タｍが大きくなり、信号の伝達時間が短かくなる
ので、高速化、低電力化の方向に向う。しかし、前述の
如くこれを極限まで進めるとパンチスルー状態となり、
通常のＦＥＴ動作とは全く異なる状態となり、これは通
常使用されていない状態である。この状態はソース・ド
レィン間を空乏層が接続し、直接伝導帯電子がソース・
ドレィン間を流れる状態となっており、電流の制限は電
流自身と固定電荷の作る空間電荷効果でほぼ決まるか、
またはゲートに与えられた電位と固定電荷分布の静電界
で制御されるようになる。したがって、、このような状
態でもゲートによる電流の制御は可能であり、しかも実
行チャンネル長は０にできるからタｍは大きくとれる。
この原理を実際に実現した最初のものは、ｍＥＥ Ｔｒ
ａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ，Ｖｏｌ．ＤＥ−２２，ａｐｒｉｌ，１９７
５ｐ．１８５，“Ｆｉｅｌｄ−ｅｆｆｅｃｔＴｒａｎｓ
ｉｔｏｒ ＶｅｒＳ雌 ａ雌ｌｏｇ Ｔｒａｎｓｉｓｔ
ｏｒ ”， Ｊ，Ｎｉｓｈｉｚａｗａ、他、に詳述され
ており、ＳＩＴと呼ばれるものであり、ここに基本動作
原理は詳述されている。

このようにパンチスルートランジスタは動作原理上高速
性が最も期待されるデバイスであるが、ロジック動作を
考えた場合、通常ｎｏｒｍａｌｌｙｏｎ特性なので、通
常のＭＯＳＩＣで採用されている電圧ロジックでは直流
的に直結できず、不都合が多く具体化されたものはない
。

本発明はＦＥＴを含む電流ロジックを構成する半導体集
積回路装置を提供するものであり、特にパンチスルート
ランジスタの高速性が十分発揮されるような論理集積回
路装置を提供することを目的とする。

本発明の半導体集積回路装置は、第１および第２の電界
効果トランジスタを有し、該第１のトランジスタのソー
スおよび第２のトランジスタのドレィンが結合され、前
記第２のトランジスタのソースは電流−電流トランスデ
ューサである出力トランジスタまたは出力回路に接続さ
れる出力ソ−スとされ、前記第１のトランジスタのソー
スと前記第２のトランジスタのドレィンとの接続点が入
力信号を受ける制御ソースとされ、該制御ソースが受け
る入力信号によって前記出力ソースに流れる電流を制御
し、電流を論理変数として論理動作を行うことを特徴と
するものである。

以下実施例により絶縁ゲート型パンチスルートランジス
タを例にとって、本発明に基づく電流ロジックであるパ
ンチスルートランジスタロジック（ＰＴＬと称す）の動
作を説明する。

第１図は本発明実施例の半導体集積回路装置の構造断面
図であって、ＰＴＬで構成したィンバータの一例を示す
。

次にこの半導体集積回路装置の製造工程について簡単に
説明する。

Ｐ型シリコン基板１に通常の選択拡散技術を用いてＮ十
型埋込層５を形成する。ついでＮ‐型数ｏｈｍ‐伽で厚
さ数山のェピタキシャル層２を成長させる。以下順次Ｐ
型拡散分離層３、Ｐ型ベース領域７、Ｎ十型コレククタ
コンタクト拡散層６、Ｎ型ドレィン、ソース領域９，１
０，１１およびＮ型ェミッタ領域８を、通常の選択拡散
技術を用いて形成する。全ての拡散領域を形成した後、
電極コンタクト用の窓開きを行い、電極金属を蒸着し、
電極金属パターンを形成して完成する。

この製造工程で必要なフオトマスク数は７〜８枚であり
、拡散工程も含めて、従釆のＣＭＯＳ、バィポーラＩＣ
と同程度の製造工程である。尚、第１図において、４は
絶縁膜、１２，１３，１４はドレィン、ソース電極、１
５はベース電極、１６はェミッタ電極、１７はコレクタ
電極、１８はゲート電極、１９は基板電極を夫々示す。

第１図に示す実施例のィンバータは制御ソース１０およ
び出力ソース１１という２つのソースを持つパンチスル
ートランジスタＴ．とＮＰＮトランジスタＬから構成さ
れている。

パンチスルートランジスタＴ，の構造は、２つのＭＩＳ
ＦＥＴのソースおよびドレィンを結合したものと等価で
あって、結合されたソースおよびドレィンは本実施例で
は制御ソース１０に対応する。基板電極１９には、トラ
ンジスタＴ，部分のＮ‐型ェピタキシャル層２と基板１
および拡散分離層３のなすＰＮ接合が逆バイアスされ、
Ｎ＋型ドレィン・ソース領域９，１０，１１間が空間電
荷領域で充満されるに充分なバイアス電圧（一Ｖｓ■）
が印加される。の状態は通常の接合型ＦＥＴにおけるピ
ンチオフ状態に相当するが、チャネル長が極めて小さい
かあるいはＮ‐型ヱピタキシャル層の不純物濃度が低い
場合は、ソース領域からの電子が電位障壁を越えてドレ
ィン領域に達するようになる。すなわち、パンチスルー
トランジスタではドレイン・ソース間はパンチスルー状
態であり、理想的状態ではゲート電圧Ｖ夕＝０でドレィ
ン電圧Ｖｏ＝０からパンチスルー電流（ドレィン電流ｌ
ｏ）が流れ始める。また、ゲートを逆バィアスして電位
障壁の高さを変えることにより、パンチスルー電流が流
れ始めるドレィン電位Ｖｏを制御することができる。パ
ンチスルートランジスタＴ，は第２図に示すようなドレ
ィン特性を持つ。第２図において、曲線ａはドレィン１
２・制御ソース１３間、曲線ｂはドレィン１２・出力ソ
ース１４８ 々についてのドレィン特性を示す。

第３図は第１図に示すィンバータの等価回路である。第
３図においては、第１図における各部分に対応する部分
を同記号で示す。第２図および第３図を用いてＰＴＬの
基本動作を次に説明する。ｐＴＬの論理変数は電流であ
り、パンチスルートランジスタＴ，を流れる電流がどの
方向に流れるかで論理動作が行われる。ゲートおよびサ
ブストレィトに一定の負電圧が印加され、パワチスルー
トランジスタＴ，のドレィン・ソース間は完全にキャリ
アのない空間電荷領域になっている。パンチスルートラ
ンジスタＴ，の制御ソース１３は、、入力トランジスス
タＴｏのオン・オフにより接地または開放される。以下
この２状態につき’順次説明する。【ィ’Ｔ，の制御ソ
ース１３を接地したとき；Ｌのドレィン電流１，は制御
ソ−ス１３を通って接地へ流れる。

この場合、Ｖ夕＝−Ｖｏでは制御ソース１３・出力ソー
ス１４間は開放となり、出力ソース１４はＮＰＮトラン
ジスタＴ２のべ−ス１５に接続されているので、ベース
１５は開放されていることになる。Ｖ夕＝０のときは、
第２図に示す如く、出力トランジスタＴ２のベース１５
は接地されることになるが、いずれの場合でもＴ，のド
レイン電流１，は制御ソース１３を通って接地へ流れる
ので、Ｔ２のベース１５へは電流は流れない。

従って、出力トランジスタＬはオフ状態となり、コレク
タ１７には電流は流れない。‘ｏー Ｔ，の制御ソース
１３を開放したとき；Ｔ，のドレィン電流は出力ソース
１４に流れる。

出力ソース１４は出力トランジスタＴ２のベース１５に
接続されており、ベース電流が供給されることになる。
したがって出力トランジスタＬはオン状態となり、コレ
クタ１７に電流が流れることになる。このとき出力ソー
ス１４の電位Ｖ，は、出力トランジスタＬのべ−ス・ヱ
ミッタ間電圧をＶＢＥとすると、Ｖｏｏ−Ｖ８８であり
、第２図のドレィン特性に示す１２なる大きさのドレィ
ン電流が流れる。したがって出力トランジスタＴ２の電
流増幅率を８とすると、コレクタ１７に流れる電流はＡ
Ｉ２であり、８１２≧１，であれば、次段のパンチスル
ートランジスタの駆動が可能である。通常、Ｂ＞＞１で
あるから次段のパンチスルートランジスタを駆動するこ
とは充分可能である。以上の説明から判るように、第１
図および第３図に示す実施例の半導体集積回路装置はィ
ンバータとして動作するものであり、またＰＴＬではパ
ンチスルートランジスタＴ，で論理動作が行われ、ＮＰ
ＮトランジスタＴ２は出力トランジスタとして動作して
いる。

この説明ではゲートバイアスを一定としているが、ゲー
トバイアスを可変して出力電流レベルの制御あるいはス
イッチを行うこと、又は動作上の各種制御に利用するこ
とも当然可能である。上記実施例の半導体集積回路装置
において、パンチスルートランジスタＴ，のゲート長を
ＩＡ程度とするとゲート当りの伝播遅延時間および消費
電力は各々０．１ｎｓｅｃ以下、ｌｍｗ以下程度となる
。

この値は現在実用化あるいは提案されているシリコンン
ＩＣ用のロジック素子として最も高速であり、消費電力
・伝播遅延時間積も最小である。また、全体のロジック
回路としてみた場合は、出力用のＮＰＮトランジスタＴ
２の動作速度も問題である。通常の飽和型スイッチ動作
では、動作速度が遅すぎる場合は、ＮＰＮトランジスタ
のコレクタ・ベース接合をショットキーグィオードでク
ランプして飽和時定数を零にすることにより高速化をは
かることができる。さらに高速化したい場合は、出力用
のＮＰＮトランジスタをＥＣＬに代表される非飽和の露
流切替型スイッチ回路に置換すればよい。上記実施例の
如くパンチスルートランジスタＴ，の制御ソースが１つ
の場合はィンバータとなるが、制御ソース部分の構成を
工夫することにより複雑なロジック機能を実現すること
ができる。

例えば制御ソースが２つある場合を考えると、パンチス
ルートランジスタの構造として第４図ａ，ｂに示す直列
配置、並列配置の２種類が考えられ、各々ナンド（ＮＡ
ＮＤ）およびノア（ＮＯＲ）機能を実現することができ
る。第４図ａ，ｂは、ドレィン２２，２７、制御ソース
２３，２４，２８，２９、出力ソーース２５，３０およ
びゲート２６，３１の平面的配置関係を示す。ここで、
ロジック１を電流が流れない状態、ロジック０を電流が
流れる状態と定義する。

制御ソースについて考えると、髪地された場合がロジッ
ク０となり、開放された場合がロジックーとなる。第４
図ａについて考えると制御ソース２３，２４の両方が開
放の場合に出力ソース２５に電流が流れる。

すなわち制御ソース２３，２４は共にロジック１の場合
、出力ソース２５はロジック０となる。制御ソース２３
，２４の両方または片方が接地の場合、出力ソース２５
には電流は流れない。すなわち、制御ソース２３，２４
の両方または片方がロジック０であれば出力ソース２５
はロジック１となる。これを論理値表にまとめたのが第
４図ｃであり、ＮＡＮＤ機能を示している。第４図ｂに
ついて考えると、制御ソース２８，２９が共に接地の場
合、出力ソース３川こ電流が流れない。すなわち制御ソ
ース２８，２９が共にロジック０の場合、出力ソース３
０はロジックＩとなる。制御ソース２８，２９の両方ま
たは片方が開放の場合は出力ソース３０１こ電流が流れ
る。すなわち制御ソース２８，２９の両方または片方が
ロジック１であれば、出力ソース３０はロジック０とな
る。これを論理値表にまとめたのが第４図ｄであり、Ｎ
ＯＲ機能を示している。以上の説明ではパンチスルート
ランジスタとして、、担体が電子であるのに対し〜ゲー
ト下がｎ型のデプレッション型の絶縁ゲート型を用いて
いるが、ゲート構造は、絶縁型、接合型、ショットキー
バリア型のいずれもよく、またゲ−ト下をＰ型とした構
造でもよく更に出力特性もデプレッション特性またはェ
ンハンスメント特性のどちらでもよい事は明らかである
。

上述のようにＰＴＬのロジック動作はパンチスルートラ
ンジスタＴ，グループ内で行わせる。

パンチスルートランジスタは前述の通り実効ゲート長を
０としたＦＥＴであり、キヤリリアは半導体内の速度限
界である飽和速度まで走らせることができ、しかも半導
体内部の速度の早い領域をキャリアが走っている。さら
にキャリアは多数キャリアであり、電界によるドリフト
で電流が流れるので、キャリアの蓄積は殆んどなく、ソ
ース・ゲートの空乏層は最大限に拡がった状態で動作す
るので、この容量による充放電量も少ない。しかも図３
で明らかなよいに動作電流は大きな抵抗分を通る所がな
い。したがってこのパンチスルートランジスタロジック
は、同一走行距離をもつトランジスタ論理回路の中で最
も高速の動作をするものである。以上本発明を特定の実
施例により説明したが、本発明はこの実施例のみに限定
されれるものではなく、例えば出力トランジスタＴ２は
電流−電流トランスデューサである他種の出力回路であ
ってもよいことは勿論である。

【図面の簡単な説明】

第１図は本発明実施例の半導体集積回路装置の構造断面
図、第２図はパンチスルートランジスタの出力特性図、
第３図は第１図の装置の等価回路図、第４図は本発明に
よりＮＡＮＤ、ＮＯＲ機能を得るためのパンチスルート
ランジスタ構造の一例を示す平面図である。 図面において、１はＰ型シリコン基板、、２はＮ‐型ェ
ピタキシャル層、３はＰ型分離拡散層、４はシリコン酸
化膜、９，１０，１１はＮ型ドレィン「 ソース領域、
１２はドレィン電極、１３は制御ソース電極、１ ４は
出力ソース電極、Ｔ，はパンチスルートランジスタ、Ｔ
２はＮＰＮ（出力）トランジスタである。 第１図 第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. １ 第１および第２のパンチスルートランジスタを有し
   、該第１のトランジスタのソースおよび第２のトランジ
   スタのドレインが結合され、前記第２のトランジスタの
   ソースは電流−電流トランスデユーサである出力トラン
   ジスタまたは出力回路に接続された出力ソースとされ、
   前記第１のトランジスタのソースは出力ソース電流を制
   御する制御ソースとされたことを特徴とする半導体集積
   回路装置。