KR880700549A - 자가 정정 분주기 - Google Patents

자가 정정 분주기

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KR880700549A
KR880700549A KR1019860700403A KR860700403A KR880700549A KR 880700549 A KR880700549 A KR 880700549A KR 1019860700403 A KR1019860700403 A KR 1019860700403A KR 860700403 A KR860700403 A KR 860700403A KR 880700549 A KR880700549 A KR 880700549A
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Inventor
죠셉 베이런즈 로버트
Original Assignee
마이클 와이.엡스타인
아메리칸 텔리폰 앤드 텔레그 라프 캄파니
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Publication date
Application filed by 마이클 와이.엡스타인, 아메리칸 텔리폰 앤드 텔레그 라프 캄파니 filed Critical 마이클 와이.엡스타인
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/48—Gating or clocking signals applied to all stages, i.e. synchronous counters with a base or radix other than a power of two
    • H03K23/483—Gating or clocking signals applied to all stages, i.e. synchronous counters with a base or radix other than a power of two with a base which is an odd number
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
    • H03K5/15093—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using devices arranged in a shift register

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  • Physics & Mathematics (AREA)
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  • Time-Division Multiplex Systems (AREA)
  • Logic Circuits (AREA)
  • Pulse Circuits (AREA)

Abstract

내용 없음

Description

자가 정정 분주기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 멀티플 렉싱 회로에 사용되는 본발명의 자가-정정 분지기 실시예의 사시도.

Claims (6)

  1. 자가-정정 분주기 회로(50)에 있어서, 회로nT와 같은 주기를 갖는 입력n-비트 계수흐름(I)을 2nT와 같은 주기를 갖는 출력2n-비트 계수 흐름으로 변환하기 위해 사용되며, (여기서 n은 1보다 큰 정수)그리고 회로가 입력n-비트 계수흐름을 수신하기 위해 연결되는 두개의 입력 단자중 하나를 가지는 2-입력 NOR게이트(51)와 NOR게이트의 출력 단자에 직접 연결된 그것의 입력 단자와 NOR게이트의 다른 입력 단자 및 분주기 회로 출력 단자에 직접 연결되는 그것의 출력 단자를 갖는 지연 장치(52)를 포함하여, 그것에 의해 회로출력단자는 입력n-비트 계수 흐름에 반응하여 출력2n-비트 계수 흐름을 전달하는 것을 특징으로 하는 자가 정정 분주기 회로.
  2. 제1항에 있어서, 지연장치(52)는 n직렬 연결 단이 T와 같은 시간 의해에 계수 흐름을 지연시키기 위해 배열된 것을 특징으로 하는 자가 정정 분주기 회로.
  3. 자가 정정 분주기 회로에 있어서, 회로가 n-비트 계수 흐름을 4n-비트 계수 흐름으로 변환하기 위해 사용되고 제1 및 제2종속분주 회로를 포함하며, 제1회로는 제1혹은 제2항에서 청구된 것과 같은 회로이며 제2회로는 n이 제1회로 보다 제2회로에서 2배인 것을 제외하고는 제1혹은 제2항에서 청구된 것과 같은 회로인 것을 특징으로 하는 자가 정정 분주기회로.
  4. 제1항에 있어서, 지연 장치가 n단을 갖는 직렬 시프트 레지스터이며, n-비트 계수 흐름은 (n-1)개 제로 비트가 뒤따르는 한개의 1비트의 주기적 순열이며, 각 비트는 기간T의 분리된 타임 슬로트 동안 유효화 되며 그리고 레지스터의 각 단은 타임 슬로트와 동기적으로 클록되기 위해 연결되어지는 것을 특징으로 하는 자가 정정 분주기 회로.
  5. 제4항에 있어서, n-비트 계수 흐름은 제1(300, 203내지205) 및제2(206내지209)의 직렬 연결된 동적 마스터-슬레이브시프트 레지스 터단을 갖는 카운터에 의해 만들어지는 3-비트계수 흐름이며, 각각 제1 및 제2단의 출력 단자는 또 다른 NOR게이트(101)의 제1및 제2입력 단자에 각각 연결되어지며, NOR게이트의 출력단자는 클록된 제1트랜지스터의 소오스-드레인 경로가 전원선(VDD)및 예상 인버터의 입력 단자 사이에 연결되며, 제2트랜지스터 게이트 단자는 NOR게이트(101)의 출력 단자에 연결되고, 그것의 소오스 단자는 기준 전압 단자에 연결되며, 제3트랜지스터의 소오스 단자는 그것의 게이트 단자와 예상 인버터의 출력 단자(305)에 연결되고, 그것의 드레인 단자는 전원선(VDD)에 연결되며, 제4트랜지스터의 게이트단자는 제1단의 출력단자에 연결되고 그것의 소오스-드레인 경로는 예상 인버터의 전원선(VDD)및 출력 단자(305)사이에 연결되는 트랜지스터들을 포함하는 예상 인버터(300)의 입력 단자에 연결되는 것을 특징으로 하는 자가 정정 분주기 회로.
  6. 자가 정정 분주기 회로에 있어서, 회로가 입력n-비트 계수 흐름을 4-비트계수 흐름으로 변환하기 위해 사용되며 제1 및 제2직렬 분주 회로를 포함하는데, 제1회로는 제4항에 청구된 것과 같은 회로이며 제2회로는 제2회로에서의 n이 제1회로에서의 2배인 것을 제외하고는 제4항에 청구된 것과 같은 회로인 것을 특징으로 하는 자가 정정 분주기 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860700403A 1984-10-29 1985-10-11 분주기 회로 KR950008956B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US66598684A 1984-10-29 1984-10-29
US665986 1984-10-29
US665,986 1984-10-29
PCT/US1985/002005 WO1986002793A1 (en) 1984-10-29 1985-10-11 Self-correcting frequency dividers

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Publication Number Publication Date
KR880700549A true KR880700549A (ko) 1988-03-15
KR950008956B1 KR950008956B1 (ko) 1995-08-09

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ID=24672350

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019860700403A KR950008956B1 (ko) 1984-10-29 1985-10-11 분주기 회로

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EP (1) EP0203096B1 (ko)
JP (1) JP2719609B2 (ko)
KR (1) KR950008956B1 (ko)
CA (1) CA1253925A (ko)
DE (1) DE3575368D1 (ko)
WO (1) WO1986002793A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
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KR101790320B1 (ko) * 2010-04-09 2017-10-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 분주 회로

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Also Published As

Publication number Publication date
CA1253925A (en) 1989-05-09
EP0203096A1 (en) 1986-12-03
JP2719609B2 (ja) 1998-02-25
JPS62500698A (ja) 1987-03-19
EP0203096B1 (en) 1990-01-10
DE3575368D1 (de) 1990-02-15
KR950008956B1 (ko) 1995-08-09
WO1986002793A1 (en) 1986-05-09

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