KR950008956B1 - 분주기 회로 - Google Patents

Abstract

내용 없음.

Description

분주기 회로

제1도는 종래의 데이타 멀티플렉싱 개략도.

제2도는 종래의 데이타 멀티플렉싱 개략도.

제3도는 또다른 종래의 데이타 멀티플렉싱 개략도.

제4도는 종래의 자가-정정 분주기 개략도.

제5도는 멀티플렉싱 회로에 사용되는 본 발명의 자가-정정 분주기 실시예의 개략도.

제6 내지 제9도는 본 발명의 자가-정정 분주기 실시예의 부분도.

본 발명은 자기 정정 분주기(self-correcting frequency divider)회로에 관한 것이다. 자가 정정(자가 초기화)하여, 초기화 혹은 리셋트를 필요로 하지 않는 회로는 예를들어 데이타 흐름(streams)의 멀티플렉싱 혹은 디멀티플렉싱에 제어시간을 공급하는 데에 유용하다.

오늘날 제안된 섬유 광학 시스템은 광섬유 전송 채널을 통해 송신기로부터 수신되는 회로 시뮬레이션 기술에 의해 투사되는 해당 기가비트(10⁹비트) 정도의 주파수 혹은 데이타 속도로 정보를 2진 데이타 흐름의 형태로 보낸다. 데이타 흐름은 펄스 시퀀스이며, 이런 펄스 각각은 분리되고 사전 할당된 타임 슬로트내에서 송신기에 의해 발생되어지며, 각 펄스의 진폭이나 높이는 분리된 일부의 정보, 즉 통상적으로는 2진 논리에서 비트"비트"(2진 디지트)를 나타낸다. 각 비트는 단지 분리된 대응 타임 슬로트내에서만 유효하다. 순서적인 동기 전송을 위해 각 시간 슬로트는 클럭 제어 타이머(통상적으로 클럭펄스 순차)의 주기 혹은 사이클과 같은 지속 기간(duration)을 갖는다.

이같은 시스템에서, 분주기 회로(즉, 전기적 클럭 펄스들의 주파수를 적분 인수만큼 감소시키는 회로)는 광섬유에(혹은 광섬유에 의해)공급되는 데이타 흐름을 멀티플렉싱(혹은 디멀티플렉싱)하는데 필요한 전기적 타이밍 제어를 공급하는데 특히 유용하다. "멀티플렉싱"은 예를들어, 다수의 즉 n개의 분리된 각 채널로부터 수신되는 데이타를 분리된 타임 슬로트 동안에 한개의 공통 전송 채널속으로 보내는 과정을 의미한다. 그래서, 예를들어, 2진 디지탈 전송에서 한개의 공통 채널은 순차적으로, 즉, 제1개별 채널로부터 데이타의 일부 혹은 비트, 제2개별 채널로부터 데이타의 일부 혹은 비트, 제2개별 채널로부터 한 비트, …, 제n개별 채널로 부터 한 비트, 제1개별 채널로부터 새로운 한개의 비트등을 절단한다(즉, 각 개별의 채널로부터 연속적으로 한개의 비트 사이클을 반복한다). 그리하여 그 결과는 n·배(n-fold) 멀티플렉싱된 데이타를 개별의 채널로부터 공통 채널로 들어간다. 이같은 멀티플렉싱은 "시분할 멀티플렉싱"으로 알려졌으며, 본 분야에 알려진(하지만, 명세서를 간단히 하기 위해 생략)샘플된 아날로그 전송과 관련하여 또한 사용되어질 수 있다. 디멀티플렉싱은 공통 채널에 전달하는 데이타를 다수의 n채널속으로 순차적으로 전달하는 반대 과정을 의미하는데, 예를들어, 공통 채널내의 제1비트는 제1채널로 전달되어지며, 제2비트는 제2채널로 전달되어지고, …제n비트는 n번째 채널로 전달되어지고, (n+1)번째 비트는 제1채널로 전달되어진다. 그리하여 그 결과는 공통 채널로부터 n배 디멀티플렉싱된 데이타를 개별의 채널로 들어가게 한다. 통상적으로, 멀티플렉싱은 송신기에서 수행되어지는 반면에 디멀티플렉싱은 수신기에서 수행되어지고, 데이타는 공통 채널에서 송신기로부터 수신기로 전달된다.

도시된 모든 트랜지스터는 통상적으로 n-채널 MOS(금속산화물 반도체)트랜지스터, 즉 NMOS 기술이다. 각 인버터 기호는 접지와 전원선(V_DD)사이에서 공핍형 트랜지스터(부하)와 직렬로 연결된 증대형 트랜지스터(구동기)에 의해 형성되어지는 종래의 NMOS 인버터를 나타낸다.

제1도는 수신기에서 멀티플렉싱 하기 위한 종래의 회로 배열, 예를들어, 다수의 n개의 다른 데이타 비트 흐름을 도시하는데, 각 흐름은 다수의 n개의 분리됨 개별의 입력 채널 ch1, ch2 …chn중 분리된 한개의 채널로부터 한개의 공통 출력 채녈 ch0로 전달된다. 개별의 입력 채널 ch1, ch2…chn의 각각에서 비트 속도가 초당 f/n비트로 주어지고, 그래서 공통 채널 ch0에서의 비트 속도는 초당 f비트이라는 것을 명확히 가정한다. 원하는 멀티플렉싱을 달성하기 위해, n-단 직렬 시프트 레지스터(즉 지연 D1,D2,…Dn 들을 각각 레지스터에서 순환하는 데이타로 분리시키는 n개의 연속된 클럭된 래치들)의 각단은 같은 클럭 펄스 순차Φ에 의해 제어되는 데이타의 수신과 전달에 그 타이밍을 필요로 한다. 각 단은 같은 지연 D=D1=D2=…Dn을 채널 ch0에서의 데이타 흐름과 동기적으로 레지스터를 통해 순환되는 데이타에 분리시킴으로써, D=1/f이다. 레지스터는 그 출력을 레지스터의 제1단의 입력으로서 피이드백 하기 위해 연결된 레지스터의 n'번째(마지막)단을 갖는 "링 카운터"로써 배열되고 작동하는데, 각 단은 아래에 서술된 것처럼 초기화 되어진다. 통상적으로, 직렬 레지스터의 각 단은 각단에 및 각단으로부터 새로운 데이타의 수신 및 전달의 타이밍을 제어하기 위해, 주기 T=1/f을 갖는 2상 클럭 제어 타이밍 펄스 순차 Φ에 의해 제어되는 마스터-슬레이브 래치이다. 그리하여, 각 단의 지연 D는 종래 기술에서 알려진 것처럼 순차 Φ의 주기 T와 같다. 작동중에, 레지스터는 하나의 1비트로 하나의 단 및 단지 하나의 단만을 세트하고 모든 다른 단을 하나의 0비트로 리세트하여 적당히 초기화된다. 작동중에 시간이 흐름에 따라서, 1비트는 시프트 레지스터를 통하여 그것의 원래 위치로부터 마지막(n'번째)단으로 이동하며, 그 다음(피드백 라인 F를 통하여)제1단으로, 그리고 나서 다시 레지스터를 통하여 마지막 단으로 이동하며, 그리하여, 어떤 한개의 클럭 주기(사이클)동안에 레지스터의 모든 단은 1비트를 포함하는 하나의 단을 제외하고는 0 비트를 갖는다. 한개의 1비트가 레지스터를 통하여 순환하여 그 원래 위치, 가령 i'번째단으로 돌아올때 i'번째 채널 chi는 데이타의 그 다음 새로운 비트를 표시한다. 통과 트랜지스터 T1,T2,…Tn(통상적으로 각각 중대형 MOS트랜지스터)의 형태에서 분리된 n개의 입력 전송 게이트의 각 배열은 순간적으로 그 내용이며 시프트 레지스터의 분리된 하나의 단의 출력인 비트를 그것의 입력 제어(게이트)단자로서 감지하기 위해 연결된다. 그리하여, 시프트 레지스터는 각 전송 게이트를 턴온 및 턴 오프하기 위한 제어 타이밍을 제공하여, 각 전송 게이트는 대응하는 시프트 레지스터 단으로부터 전달되고 대응하는 시프트 레지스터단에 의해 공급되는 하나의 1비트에 의해 턴온되고 하나의 0비트에 의해 턴 오프되며, 그리하여 각 전송 게이트는 대응 채널 ch1…chn에 있는 순간 데이타 비트를 1비트에 응답하여 공통 채널 ch0에 전달한다. 그리하여 단지 하나의 1비트만이 전체 레지스터를 순환하기 때문에, 단지 하나의 전송 게이트만이 동시에 온 상태로 될 수 있고, 그래서 단자 한개의 데이타 비트가 공통 채널 ch0로 한번에 전달되어지는데, 즉, 채널 ch1,ch2,…chn중 개별적인 하나로부터의 데이타 비트는 온상태인 입력 통과 트랜지스터 T1,T2,…Tn 중 그 하나에 연결되어진다.

따라서, 하나의 1비트가 연속적으로 n단의 시프트 레지스터를 통하여 하나의 단으로부터 다음 단으로 시프트할때 통과 트랜지스터 T1,T2,…Tn는 연속적으로 교대로로 턴온 되어지며, 그것에 의해, 채널들 ch1,ch2,…chn에 입력되는 데이타는, 채널 chl,ch2…chn를 채널 ch0로 멀티플렉싱하는 경우에 바람직하듯이, 채널에 따라 차례로 데이타 비트의 연속해서 공통 출력 채널 ch0에 전송(멀티플렉스)된다. 제1도에 도시된 멀티플렉서 장치 "병렬-대-직렬"컨버터로서 알려져 있는데, 왜냐하면, 그것은 채널들 ch1,ch2,…chn으로부터 전달되는 n개의 병렬 입력 데이타 흐름을 공통 채널 ch0에 전달되는 한개의 흐름으로 바꾸기 때문이다. 이 공통 채널에서, n개의 각 흐름으로부터 데이타의 비트는 다른 비트를 쫓아서 직렬로 흐른다. 채널 ch0에 흐르는 결과적인 데이타 흐름은 f와 같은 비트 속도, 즉 개별의 채널을 ch1,ch2,…chn에 흐르는 각 데이타 흐름의 비트(f/n)의 n배와 같은 속도를 갖는 다는 것을 주의하라. 또한 하나의 1비트가 시프트 레지스터의 어떤 주어진 단에서 다시 나타나는 주파수는 f/n=f÷n과 같으며, 그리하여 링 카운터처럼 연결되고 작동하는 n-단 시프트 레지스터는 클럭 펄스 순차 Φ의 주파수 분할을 수행하며, 순차 Φ의 주파수는

=f와 같다.

전송 채널 ch0에서 멀티플렉스된 신호를 송신기로부터 수신기로 전송한 후에, 수신기에서(디멀티플렉스된 채널 ch1,ch2,…chn으로 입력하는 멀티플렉스된 ch0의 디멀티플렉싱(직렬-대-병렬 전환)은 다수의 n개의 분리된 샘플 및 홀드 회로(S&H)1, (S&H)2,…(S&H)n을 통한 멀티플렉스된 입력 채널 ch0로부터 데이타를 전달하는 것에 의해 수행되어질 수 있다(제2도). 이런 샘플 및 홀드 회로 각각은 분리된 샘플링 전송 게이트 T1,T2,…Tn을 갖는데, 그 게이트는 계수 흐름이 입력으로서 전달되는 n-비트 직렬 시프트레지스터로부터 분리된 비트에 의해 제어되어진다. 각 샘플 및 홀드 회로의 샘플 기능은 하나의 1비트에 의해 활성화되어진다. 홀드 기능은 0비트에 의해 활성화 되어진다. 제2도의 디멀티플렉스 도면에서 샘플 및 홀드 회로(S&H)1, (S&H)2,…(S&H)2,…(S&H)n의 입력 통과 트랜지스터 T1,T2,…Tn는 제1도의 멀티플렉싱 회로의 입력 통과 트랜지스터 T1,T2,…Tn과 같은 방법으로 직렬 시프트 레지스터에 의해, 즉(적절히 초기화된) n단의 링 카운터에 의해 그들의 각 타이밍(온 대 오프)에 대해 제어되어지는데, 그렇게 되어 채널 ch0는 개별의 채널을 ch1,ch2,…chn으로 디멀티플렉스(직렬 대 병렬)되어진다.

n비트 계수 흐름에 의해 클럭된 통과 트랜지스터의 n배 디멀티플렉서의 사용은 플립플롭의 반응에서 바람직하지 않게 가산된 게이트 지연(에지-트리거된 래치의 "세트-업 타암"지연)때문에 지연선을 따라 전달되는 구형파에 의해 클럭된 에지-트리거된 플립-플롭의 사용에 비해 더 좋다.

제1도 및 제2도에서 링 카운터로서 연결되고 작동하는 n단 시프트 래지스터 각각은 레지스터의 각단에 주기적 데이타 흐름에 공급하며, 각 주기는 하나의 1비트와 (n-1)개의 0비트에 의해 특정화 되어지는 총n비트를 갖는다. 연속적인 1비트(연속적인 주기에서)로 주어진 단에 도착하는 시간 간격은 그리하여 nT이며 그러한 연속적인 1비트의 도착 주파수 f/n=f÷n이다. 따라서 링 카운터는 분주기로서 작동한다. 특히, 링 카운터처럼 각 n-단 레지스터는 길이에서 n비트 주기를 갖는 순차인 각 제1단의 입력단(마지막 단의 출력단과 같은)에서 비트의 데이타 흐름을 공급하며, 각 주기는 nT와 같은 시간지속을 가지며 연속적인 (n-1)개의 0비트에 의해 뒤따라지는 하나의 1비트로 구성되어진다. 그리하여, 제3도에 도시된 것처럼, 둥가 작동이 피이드 백 없이 달성되어질 수 있으며, 그리하여 피이드 백은 제거되어질 수 있다. 즉, 시프트레지스터의 마지막 단(n'번째)의 출력이 제1단에 피이드 백 되어지는게 아리나 n'번째 전송 게이트 Tn의 게이트 단자에만 전달되어지며, 피이드 백 대신에, n단 시프트 레지스터의 입력단은 n비트 주기를 갖는, 즉, 길이(시간 nT)에서 주기적인 흐름의 비트를 입력으로 제공되어질 수 있으며, 각 주기는 연속적인(n-1)개의 비트가 뒤따르는 하나의 1비트로 구성되어진다. 그리하여 이런 주기적 데이타 흐름은 상징적으로 흐름[1000,…0001000…0001000…]으로서 표현되어질 수 있다. 여기서 세점들 각각은 주기 n과 같은 연속적인 1비트들 사이에 간격을 만들기 위해 충분한 수(n-7)에서의 연속된 제로의 순차를 표현한다. 그리하여, 이런 특정 흐름은 비트 단위로 측정되는 n(시간 단위로 측정되는 nT)와 같은 연속적인 1비트간의 주기를 갖는다. 이러한 주기적 비트 흐름은 1/n("n으로 나누는")과 같은 반복 속도 혹은 주파수를 갖는 주파수분할 순차로서 생각 되어질 수 있으며(예를들어, 푸리에 급수에 의해), 그것은 주기 n("모듈로 n)의 주기적인 계수-비트 흐름으로서 흑은 간단히 n-비트 계수 흐름으로서 표기되어질 수 있다. n-비트 계수 흐름(주기 n을 갖는)은 n으로 나누어진 주파수와 같다. 일반적으로, 그러한 n-비트 계수 흐름은 어떤 주기적인 2진(즉, 2-레벨)디지탈 신호일 수 있으며, 각 주기는 수 단위의 많은 타임 슬로트를 가지며, 각 주기에서 타임 슬로트중 하나에 의해 전달되어지는 신호는 한 레벨이며, 각 주기에서 다른(n-l)슬로트에 의해 전달되어지는 신호는 다른 레벨이다. 그리하여, 길이 단위인 n비트의 각 주기는 (n-1)개의 제로(저 레벨)비트가 뒤따르는 하나의 1(고 레벨) 비트로 구성되어지는 n-비트 계수 흐름[1000…0001000…0001000…]에 덧붙여서, 우리는 역으로된 n-비트 계수 흐름[0111…1110111…1110111…]을 갖는데 (역변환에 의해), 여기서 n비트의 각 주기는(n-1)개의 1비트가 뒤따르는 하나의 0비트로 구성되어 진다. 그러한 두개의 주기적 흐름은 계수 흐름이라고 간단히 불러질 것이다. 그러나 양쪽의 경우에, 계수 흐름이 클럭 Φ와 동기화되는 것이 중요하다. 즉, 레지스터가 연속적인 새 데이타를 받아들일때 클럭 Φ의 연속 주기(부분)에 대응하는 연속적인 시간 슬로트동안 계수흐름에 있는 연속 비트가 유효화 되는 것이 중요하다. 그리하여, n채널에 대한 멀티플렉싱(혹은 디멀티플렉싱)과정은 n단 시프트 레지스터에 주기 n의 계수 흐름을 입력으로서 요구하며, 그 레지스터의 각단은 공통 채널과 분리된 개별의 채널 사이에 연결된 분리된 전송 게이트 혹은 스윗칭 소자, 즉 트랜지스터(혹은 샘플 및 홀드 회로)의 타이밍(온 대 오프)을 제어한다.

링 카운터처럼(제1 및 2도)피이드백을 갖는 n단 시프트 레지스터의 문제점은, 한단을 하나의 1비트로 세트 시키며 모든 단을 하나의 제로 비트로 리세트시키는 것에 의해 레지스터를 초기화시켜야 하는 요구에 덧붙여서, 레지스터가 반복하여 다시 초기화 되어져야 한다는 것이며, 임의의 에러나 혹은 잘못된 비트 때문에, 그 에러나 잘못된 비트가 발생한 후에 작동하는 동안 링 카운터에서 계속적으로 순환할 수 있다는 것이다. 즉, 에러가 레지스터에 발생할 때마다, 하나의 단을 다시 세트(하나의 1비트로)하고 나머지 모든 단을 리세트(하나의 0비트로)시키는 것에 의해 에러를 정정할 필요가 발생하는데, 그렇지 않으면, 에러는 바람직하지 않게 지속될 것이다. 그리하여, 다시 초기화시키기 이전을 제외하고 잘못된 비트가 링 카운터에서 발생한 후에, 카운터는 입력 통과 트랜지스터 T1,T2,…Tn에 잘못된 제어 신호를 보낼 것이며, 그것에 의해 잘못된 멀티플렉스(혹은 디멀티플렉스)가 바람직하지 않게 발생한다. 더우기, 카운터에서 잘못된 비트의 출현의 검출 및 카운터의 재초기화는 특별한 회로를 요구하며 비용을 증가시킨다.

마찬가지로, "스위치테일(switch tail)"또는 존슨 카운터로 불리우는 피이드백 루우프에 인버터를 갖는 링 카운터에서 카운터의 n시프트 레지스터에서의 작동동안 n시프트 레지스터에 의해 얻어지는 가능한 2ⁿ개의 다른 상태로 부터 단지 2n개의 다른 상태를(순차적으로)얻을 수 있는데, 상태는 레지스터에서 0과 1의 특정한 구성으로서 정의된다. 그러므로 동작되는 동안에, 2n상태가 "적당한"반면에 남아 있는(2ⁿ_ 2n)상태는 "부적당"하다. 카운터가 작동하는 동안에 초기화되어지거나 혹은(2ⁿ-2n)개의 부적당한 상태들중에 어떤 하나에 놓인다면, 카운터는 2n개의 적당한 상태중 어떤 하나로(적절하고 부가하고 에러가 더 발생하지 않는다면)돌아오지 않을 것이다. 그리하여, 작동하는 동안 에러를 통해 그러한 카운터가(2ⁿ-2n)개의 부적당한 상태중 어떤 한 상태를 얻는다면, 그러한 에러는 검출 되어져야만 하고 카운터는 다시 초기화 되어져야하는데, 그것 모두는 바람직하지 않은 특별회로를 필요로 한다.

종래기술에서, 특별회로의 필요성을 피하기 위하여 자가-초기화 자가-정정하는 분주 회로가 제4도에 도시된 배열에 의해 구비되어졌다. 여기서, n단 시프트 레지스터는 연속적인 마스터-슬레이브(Φ_lΦ₂)클럭된 래치 31,32,33,34,…3n에 의해 형성된 연속 시프트 레지스터 단에 의해 형성되어지며, 각 래치는 제1 및 제2위상 클럭 펄스 순차 Φ₁및 Φ₂에 의해 제어된다. 그러한 각 래치는 왼쪽에서 오른쪽으로 전달하는 신호에 연관된(같은)지연 D1=D2=…Dn(D)을 가하기 위해 분리된 단을 형성하며, 각 단의 출력은 n-입력 NOR게이트(41)에 대한 입력으로서 분리된 피이드백 선 F1,F2,F3,F4…Fn을 통해 궤환되어진다. 그것에 의해, (n+1)로 나누는 혹은 ÷(n+1)로되는 배열의 출력은 주기(n+1)의 계수 흐름 형태로 출력 단자(45)에 전달되어지는데, 즉 주기적인 비트 흐름에서 비트의 각 주기가 n개의 0비트가 뒤따르는 하나의 1비트로 구성된다. 종래 기술에서 알려진 것처럼, 모든 단에서의 래치는 T와 같은 주기를 갖는 동인한 마스터-슬레이브 제어 타이밍 순차(Φ₁Φ₂)에 의해 모두 다시 클럭제어져서, 비트 흐름에서 연속 비트의 연속적인 시간 슬로트는 순차(Φ₁Φ₂)의 주기 T에 의해 시간적으로 간격이 띄어진다. NOR게이트(41)에 대한 입력이 제로가 아니라면 그리고 제로일때까지, 즉, 모든 단이 하나의 0비트를 저장하지 않는다면 그리고 저장할때까지 클럭의 모든 사이클 동안 NOR게이트(41)는 제1레지스터 단(31)에 하나의 0비트를 전달하기 위해 작동한다. 그리하여, 모든 단이 마지막으로 하나의 0을 저장할때만 및 할때, NOR 게이트(41)는 마지막으로 하나의 1비트를 뒤따르는 연속적인 n개의 0비트의 형태로 원하는 출력 순차를 전달하며, 그후 하나의 1비트가 뒤따르는 다른 연속적인 n개의 0비트도 똑같이 된다. 그럼에도 불구하고, 만약 어떤 시간에 의사 1(혹은 0)비트의 형태의 에러가 레지스터의 어떤 단에 발생하면, 많아야 클럭의 n사이클 후 에러는 NOR게이트(41)에 의해 정정되어지며 원하는 출력 순차가 다시 시작할 것이다. 그러나, 다수의 입력 NOR게이트 즉 n-입력 NOR게이트(41)는 NMOS 기술에서 상호 병렬로 연결된 n개의 유사한 N-채널 트랜지스터의 배열을 필요로 하며, 2 혹은 3 보다 큰 n에 대한 배열은 바람직하지 않게 높은 기생 캐패시컨스 및 필요한 n개의 같은 병렬의 트랜지스터(즉, 각 트랜지스터 지연의 약 n배)에 의해 만들어지는 기생 RC지연 때문에 느린 동작이 발생한다. PMOS의 CMOS 기술에서, 다수의 입력 NOR게이트는 직렬로 연결된 n개의 유사한 P-채널 트랜지스터의 사슬을 요구하며, 2 혹은 3보다 큰 n에 대한 배열은 사슬에 생기는 바람직하지 않게 높은 RC 기생 캐페시턴스 때문에 느리게 작동한다.

자가-정정 주파수 분주기 회로가 미합중국 특허 제3,609,391호에 발표되었다. 그런, (더 느린) 3중-입력 NOR게이트의 요구에 덧붙여서, 회로는 부채꼴로 펼쳐진 AND게이트를 필요로 하며, 즉, 각각의 AND게이트 출력은 다수의 (이해를 하기 위해, 네개의)시프트 레지스터단을 구동하기 위해 필요하다. AND게이트의 각 출력을 증폭(부스트(boost))하기 위한 수단이 필요한데, 그것에 의해 바람직하지 않은 더 느린 동작이 발생한다. 그러므로, 종래 기술의 단점을 피한 자가-정정 분주기 회로를 갖는 것이 바람직하다.

본 발명에 의해 nT주기를 갖는 입력 n-비트 계수 흐름을 2nT주기릍 갖는 2n-비트 계수 흐름으로 변환하기 위한 자가-정정 분주기 회로가 제공되어진다. 여기서 n은 1 보다 큰 정수이며, 2-입력 NOR게이트를 포함하는 회로는 입력 n-비트 계수 흐름을 수신하기 위해 연결된 두개의 입력 단자중 하나를 가지며, 지연 장치는 NOR게이트이 출력 단자에 직접 연결된 입력 단자와 NOR게이트의 다른 입력 단자의 분주기회로 출력 단자 둘다에 직접 연결된 출력 단자를 가지며, 그렇게 하여 회로 출력 단자는 입력 n-비트 계수 흐름에 반응하여 출력 2n-비트 계수 흐름을 전달한다.

2n-비트 계수 흐름은 2n-배 멀티플렉싱 혹은 멀티플렉싱 회로같은 2n-비트 흐름에 대응하는 제어 타이밍을 사용하기 위한 이용 수단에 전달되어질 수 있다. 직렬로 연속인 제1 및 제2분주 회로(제1의 출력이 제2의 입력)--n-비트를 2n-비트 계수 흐름으로 바꾸기 위한 제1,2n-비트를 4n-비트 계수 흐름으로 바꾸기 위한 제2--주기 T의 n-비트 계수 흐름은 주기 4T의 4n-비트 계수 흐름으로 변환되어질 수 있다.

여기에 사용되어진 것처럼, 문맥상 지연 장치에 직접 연결된 "NOR게이트"란 말은 가능적인 논리 등가 --문맥상 인버트 지연 장치에 직접 연결된 OR게이트, 즉, 그것을 통해 흐르는 데이타 흐름을 역으로 하는 성질을 갖는 지연 장치를 포함한다.

특정 실시예에서, 지연 장치는 n-단 시프트 레지스터에 의해 형성되어지며, 각 단은 직렬로 연결된 한쌍의 트랜지스터이며 입력 n-비트 계수 흐름의 각 타임 슬로트의 기간과 같은 주기를 갖는 2상 클럭 펄스순차에 의해 마스터-슬레이브 관계에 시간이 맞춰진다. 그리하여 시프트 레지스터의 각단의 시간은 n-비트 계수 흐름의 시간과 동기가 된다. 지연 장치의 결과된 출력은 --즉, 분주기의 결과된 출력 --2n-단 직렬 시프트 레지스터에 대해 입력으로서 연결되어지며, 그 레지스터는, 교대로, 계수 흐름에 동기적으로 클럭되어진다. 각단의 출력은 2n-배 멀티플렉싱 혹은 디멀티플렉싱 데이타 채널에 배열된 2ⁿ개의 전송게이트의 배열에서 각 전송 게이트의 대응 단의 제어 시간에 연결되어진다. 더우기, 시프트 레지스터의 데이타 경로를 따라 어떤 두개의 연속 통과 트랜지스터 사이에 많아야 두개의 인버터 지연이 있으며, 그것은 동작 속도를 높이기 위해서이며, 즉, 회로 시뮬레이션 기술에 의해 주사되어지는 것처럼 초당 약 2기가 비트의 속도로 하기 위함이다.

제5도는 소오스 S에 의해 공급되는 입력 n-비트 계수 흐름 I를 출력 2n-비트 계수 흐름 Z로 변환하는 자가-정정 분주기(50)를 도시한다. 이 흐름은 Z는 교대로 2n-단 직렬 시프트-레지스터(즉, D1,D2,…Dn에 의해 표기되는 2n 마스터 슬레이브단을 갖는)를 포함하는 멀티플렉서(60)를 제어한다. 각단은 계수흐름 I의 시간과 동기화된 같은 클럭 제어 시간 순차 Φ에 의해 시간이 정해지며, 그것에 의해 시프트 레지스터에 있는 데이타는 모든 단(마지막을 제외한)으로부터 순차Φ의 각 클럭 주기 동안 다음단으로 이동되어지며, 각 클럭 주기는 흐름 I의 다른 대응 비트가 레지스터에서 유효되는 각 흐름동안 계수 흐름 I의 대응타임 슬로트와 동기화되어진다. 그리하여 각단은 시간 D=T=1/f에 의해 계수 흐름 I를 지연시키며, 거기에서 f는 계수 흐름 I의 비트 속도이다.

분주기(50)는 2-입력 NOR게이트(51)과 지연 장지(52)를 포함한다. NOR게이트는 입력 데이타로서 그것의 출력 데이타 Y를 전달하기 위해 지연 장치에 연결되어진다. 지연 장치(52)는 nD와 같은 시간에 의해 그것을 통해 전달하는 데이타를 지연시키기 위해 만들어진다. 즉, 주기 T=1/f의 n배가 계수 흐름 I의 하나의 타임 슬로트의 기간과 관련되어진다. NOR게이트(51)의 입력 단자중 계수 하나가 흐름 I를 수신하기위해 연결되어지며, NOR게이트(51)의 입력단자중 다른 것은 지연 장치(52)의 출력 Z를 피이드백 fn으로서 수신하기 위해 연결되어진다. 출력 Z는 2n-비트 계수 흐름이다.

멀티플렉서(60)는 종래 기술(제3도)과 같은 방법으로 만들어지며 작동되고 2n비트 계수 흐름 Z를 수신하기 위해 연결되어지는 2n-단 직렬 시프트 레지스터를 갖는다. 그것에 의해 멀티플렉서(60)는 2ⁿ-배 멀티플렉싱을 수행할 수 있다. 출력 Z는 2n-비트 계수 흐름으로서 nD의 지연을 갖는 지연 장치(52)대신에 2nD지연을 갖는 다는 점이외에 분주기(50)와 유사한 또다른 분주기(보이지 않음)에 전달되어질 수 있다.

동작하는 동안, 계수 흐름 I가 NOR게이트에 하나의 0비트를 전달할때, 즉 I=0일때, 모든 n번째 주기를 제외한 모든 클럭 주기 동안에 NOR게이트(51)는 0비트를 전달한다. 그리하여,(결정되지 않은) 출력 Z(그러므로 Z와 항상 같은 피이드 백 Fn)가 제로(Z=0) 혹은 일(Z=1)인가에 따라서, 모든 n번째 주기동안 NOR게이트의 출력 Y는 1(Y=1) 혹은 0(Y=0), 즉 결정되지 않은(X로 표기되는) 상태일 것이다. 이와 반대로, 모든 n번째 주기에, 출력 Z=Fn의 논리 값은 NOR게이트(51)에 의해 역으로 되어지며, 그것에 의해 출력 Z에 있는 결정되지 않는 비트의 논리값는 변경(X와 그것의 역

사이)될 것이다. 그리하여 X값이 0혹은 1인가에 관계없이, 출력 Z는 제5도에 보여지는 것처럼 2n-비트 계수 흐름일 것이다. 이 2n-비트계수 흐름 Z는 예전에 서술된(제3도) n-배 멀티플렉서의 시간을 제어하는 n-비트 계수와 같은 방법으로 2n-배 멀티플렉서(60)의 시간을 제어하기 위해 사용되어질 수 있다. 물론 2n-비트 계수 흐름 Z는 제2도에 설명된 것처럼 똑같이, 2n-배 멀티플렉서의 시간을 제어하기 위해 사용되어질 수 있다는 것이 이해되어져야 한다.

2n-비트 계수 흐름형태에서, 출력 Z는 2n으로 나누는 (÷2)것과 같다. 즉, 1비트가 모든 2n타임 슬로트 동안에 단지 한번 Z에서 발생한다.

제6도는 2,4,8 등등으로 나누기 위한 분주기를 도시한다. 여기서 D표시된 박스는 동기 지연 소자, 즉, 시간이 클럭 펄스 순차 Φ와 그것의 역 Φ에 의해 제어되는 마스터 슬레이브 시프트 레지스터 단이다. 그리하여, 각 지연 소자 D를 통한 데이타의 흐름에 증폭된 지연을 클럭 순차 Φ의 주기와 같다. 특히, 지연 소자(71)는 그것의 입력으로서 제1인버터(61)의 출력을 수신하기 위해 연결되어지며, 교대로, 그 인버터는 그것의 입력(피이드백) 데이타로서 동기 지연 소자(71)로부터의 출력 Z1을 수신하기 위해 연결되어진다. 제1NOR게이트(62)의 입력 단자는 지연 소자(71)로 부터 출력 Z1을 수신하기 위해 연결되어진다. NOR게이트(62)의 출력 단자는 직렬 연결된 동기 지연 소자(81 및 82)의 쌍에 의해 형성되는 2단 시프트레지스터로 그 출력을 전달하기 위해 연결되어진다. 교대로, 이 2단 시프트 레지스터의 출력 Z2는 피이드백으로서 NOR게이트(62)의 또다른 입력 단자로 그리고 입력으로서 제2인버터(83)로 전달되어진다.

유사하게, 인버터(83)의 출력 단자는 제2NOR게이트의 입력 단자에 연결되어지며, 그 게이트는 네개의 직렬 연결 동기 지연 소자(91,92,93 및 94)에 의해 형성된 4단 시프트 레지스터에 피이드백 배열로 연결된다. 4단 시프트 레지스터의 출력 Z3는 제3NOR게이트(64)에 제3인버터(95)를 통해 전달되어지며, 그 게이트는 96등등에 의해(상세히 보이지 않는) 8단 시프트 레지스터에 피이드 백 배열로 연결되어진다.

동작중에, 지연 소자(71)로부터 인버터(61)로 피이드 백되기 때문에, 종래 기술에서 알려진 것처럼 출력 Z1은 2비트 계수 흐름이다. 더우기 n=2일때 제5도에 유추하여, 출력 Z2는 4비트 계수 흐름이다. 똑같이, 출력 Z3는 8비트 계수 흐름이며 출력 Z4는 16비트 계수 흐름이다. 그리하여 연속된 시프트 레지스터(단의 수를 증가시키는)에 의해 형성된 분주기를 직렬로 연결하는 것에 의해, 2ⁱ주파수 분주는, i는 정수, 만들어질 수 있다(마지막 단의

와 같은 시프트 레지스터 단의 수). 인버터(83)의 출력 Z2는

의 보수인 4 비트계수 흐름이며, 인버터(95)의 출력 Z3는

의 보수인 8비트 계수 흐름이라는 것을 주의하라.

제7도는 3,6,12 등등, 즉, 3×2ⁱ로 나누어지는 또다른 분주기를 (직렬배열)도시한다. 제1단은 두개의 입력 NOR게이트(101)를 갖는 이중 피이드 백 배열인 동기 지연 소자 쌍(102 및 103)으로 구성되며, 그것에 의해, 3으로 나누는 연산이 시행된다. 제2단은 3단 시프트 레지스터를 형성하기 위해 세개가 직렬로 연결된 동기 지연 소자(112,113 및 114)로 구성된다. 3단 레지스터의 출력(÷6)은 2-입력 NOR게이트(111)의 한개 입력 단자에 피이드 백 배열로 연결되어진다. 제1단위 출력은 3비트 계수 흐름(÷3)이다. 이 출력은 또한 인버터(104)를 통해 NOR게이트(111)의 다른 입력 단자에 보내진다. 유사하게 제3단은 6단 시프트 레지스터로 구성되며, 그 레지스터는 직렬로 연결된 여섯개의 지연 소자(122 내지 126)에 의해 형성되어지고, 제3단의 출력이 피이드 백되어 NOR게이트(121)의 입력 단자에(뿐만 아니라 보수 ÷12의 계수 흐름을 얻기 위해 인버터(127)에)연결되어진다. NOR게이트(121)의 다른 입력 단자는 인버터로부터 6비트 계수흐름을 받기 위해 인버터(115)의 출력 단자에 연결되어진다. 그리하여 ÷3×2ⁱ(2 보다 큰 정수 i에 의해)형태의 계수 흐름 형태의 주파수 분주가 2같은 레지스터를 직렬 연결하여 얻어질 수 있으며, 전번 레지스터의 단의 수는 3×3^i-i과 같다. 더우기, 12비트와 같은 주기를 갖는 구형파 순차가 증대형 MOS 트랜지스터 M의 드레인 단자에서 얻어질 수 있으며, 그 트랜지스터는 6비트 계수 흐름(÷6)에 연결된 게이트와 12비트 계수 흐름(÷12)에 연결된 소오스 단자를 갖는다.

제8도에 시프트 레지스터의 트랜지스터 레벨에서 제7도에 도시된 분주기를 도시한다. 제7도와 같은 제8도의 소자는 같은 참조 숫자가 주어진다. 여기서(제8도) Φ₁및 Φ₂는 상호 겹치지 않는 2상 클럭 펄스순차이며, 가능한 세이프티 마진을 제외하고는 Φ₁및 Φ₂와 각각 원래같다. 두개의 직렬 연결 인버터의 함께 클럭된(Φ₁Φ₂)통과 트랜지스터의 각쌍은 마스터-슬레이브 시프트 레지스터 단 R₁…R₅중 분리된 한 단을 형성한다. 이와 반대로, 제1단은 NOR게이트(101), 인버터(202,204,206,208) 및 클럭된 통과 트랜지스터(203,205,207,209)로 구성된다. 그것의 츨력(÷3)은 인버터(210) 및 특별 클럭 통과 트랜지스터(211)을 통해 제2단의 NOR게이트(111)로 보내진다. 인버터에 있는 각 통과 트랜지스터는 종래 기술에서 알려진 것처럼 분리된 동작 시프트 레지스터단을 형성한다. 특별 클럭된 통과 트랜지스터(211)가 보여지는 것처럼, 세개의 인버터를 통한 데이타 흐름을 피하여 연속적인 세 인버터의 지연을 피하기 위해(인버터 지연처럼 NOR게이트를 계수할때)인버터(211)와 NOR게이트(212) 사이에 삽입되어진다. 그리하여(부가된 클럭된 통과 트랜지스터(211)을 제외하고) 제8도는 제7도와 동적 시프트 레지스터 동작 수행도이다.

제9도는 시프트 레지스터의 트랜지스터 레벨에서 제8도에 도시된 분주기의 제1단의 변형된 형을 도시한다. 같은 소자는 참조 숫자로 표기된다. 제8도에서 처럼 다시, 제9도의 각 시프트 레지스터단은 인버터에 직렬로 연결된 클럭된 통과 트랜지스터에 의해 형성된 동적 마스터-슬레이브 시프트 레지스터단이다. NOR게이트(101)와 클럭된 통과 트랜지스터(203) 사이에 예상 인버터 (300)가 연결되며, 즉, 그 인버터는 아래 설명된 것같이 빠른 속도의 동작을 위해(저전압 레벨) 0비트를 예상한다. 이 인버터(300)는 출력단자(305)를 가지며 증대형 트랜지스터(302) 및 공핍형 트랜지스터(301, 303 및 304)로 구성된다. 트랜지스터(301)는 NOR게이트(101)의 출력 단자 및 전원선 V_DD(대표적으로 +5V)의 사이에 연결된 소오스-드레인 경로를 가지며 그것의 게이트 단자는 제1클럭 펄스 순차 Φ₁에 연결된다. 트랜지스터(302)는 접지된 소오스-드레인 경로의 한 단부와 트랜지스터(303 및 304)의 소오스-드레인 경로가 V_DD에 병렬 연결된 다른 단부를 갖는다. 트랜지스터(302)의 게이트 단자는 NOR게이트(101)의 출력 단자에 연결된다 : 트랜지스터(303)의 게이트 단자는 그것의 소오스 단자에 : 그리고 트랜지스터(304)의 게이트 단자는 인버터(206)의 입력 단자에 연결된다.

제9도의 예상 인버터(300)의 목적은 제8도의 (종래의) 인버터(202)가 하는 같은 기능을 수행하는 것이며, 인버터(300)가 부가된 트랜지스터(301 및 304)를 포함하여서 아래 논의된 것처럼, 그것의 종래 인버터(공핍형 트랜지스터 부하와 직렬인 증대형 트랜지스터 구동기)보다 더 빠르게 작동할 수 있다는 점을 제외된다. 본 논의에서, 전송 게이트 혹은 통과 트랜지스터 처럼 트랜지스터의 지연은 인버터 지연보다 덜 중요하다는 것을 기억해야 한다.

제9도에서 트랜지스터(302 및 303)는 종래의 인버터처럼 연결되어지고 작동한다. 트랜지스터(301 및304)는 인버터의 더 빠른 반응시간을 위해 첨가되고 더 빠른 동작 속도를 위해 첨가된다. 이 트랜지스터들(301 및 304)은 제로 한계 증대이지만, 공핍형 트랜지스터는 특정 처리 단계의 필요를 피하기 위해 사용되어질 수 있다. 특히, 첨가된 클럭된 트랜지스터(301)는 피이드백(F2)이 고레벨로 부터 저전압 레벨로 될때 인버터(300)의 반응 속도를 빠르게 하는 것을 돕는다. 특히, 이 트랜지스터(301)는 각 클럭 사이클의 제1위상 시작부에서, 즉, 제1위상 Φ₁이 고레벨 될때 NOR게이트(10l)의 출력 단자 전압을 끌어 올린다. 많아야 (적당한)동작동안에, 단지 한개의 1비트(고전압 레벨)가 피이드 백 F1은 순열[010010…]의 형태인 반면에, 피이드 백 F2가 고전압 레벨로 부터 저전압 레벨로 될때(즉, 피이드백 F1이 저레벨로 있는 시간에), 그리고 NOR게이트(101)가 그 자신의 출력 단자의 전압을 끌어 올릴때, 클럭된 트랜지스터(301)는 제1클럭 Φ₁의 고 위상의 개시부에서 즉각 끌어 올려지며 트랜지스터 구동기(302)는 턴온되고 예상 인버터(300)의 출력 단자(305)를 끌어 내린다. NOR게이트(101) 자체가 그 출력단자 전압을 끌어 올리는 것보다. 즉, NOR게이트의 게이트 지연 시간 간격을 기다리는 것보다 차라리 위처럼 한다. 피이드 백(F1)이 F2가 고레벨에서 저레벨로 될 때 탈선동안 저레벨이 되기 때문에, 트랜지스터(304)는 탈선에 거쳐 비교적 저 전도 상태로 남아 있는다. 이와 반대로, 첨가된 트랜지스터(304)는 피이드 백 F1이 저레벨에서 고레벨로 될때--즉, 피이드 백 F2가 저레벨 상태에 있을 때--출력 단자(305)의 빠른 끌어올림을 돕기 위해 사용되며, 그래서 NOR게이트(101)의 출력 단자는 고레벨에서 저레벨로 될 때 그리고 인버터(300)의 출력 단자(305)가 저레벨에서 고 레벨로 될 때 사용된다. 특히, Φ₁이 고레벨일때 클럭 게이트의 제1위상의 개시부에서 피이드백 F1은 고레벨(통과 트랜지스터로서 작용하는 트랜지스터(205)의 비교적 작은 지연에 의해 제한된 반응 시간처럼)로 되며 첨가된 트랜지스터(304)를 강하게 턴온하며, 그렇게 하여 출력단자(305)는 NOR게이트(101)의 반응을 기다리는 것 없이 끌어 올림에서 이른 증폭을 받아들인다. (역으로 하는) NOR게이트에서 지연이 트랜지스터(205) 같은-통과 트랜지스터에서 지연보다 횔씬 크다.

여러 변형이 종래의 기술에 숙달된 자에 의해 만들어질 수 있다. 예를들어, 마스터-슬레이브 동적 래치에 의해 형성된 동적 시프트 레지스트단 대신에 종래 기술로 알려진 고정 래치(플립-플롭)가 사용되어질 수 있다.

Claims (3)

1. n가 1보다 큰 정수일 때, nT와 같은 주기를 갖는 n-비트 계수 흐름(1)의 소오스(S)를 구비하는 분주기 회로(제5도에서 50)에 있어서, 제1및 2입력 단자중 제1입력 단자가 상기 소오스에 연결되며, 상기 제1 및 2입력 단자를 갖는 2진 디지탈 논리 게이트(51)와, 논리 게이트의 출력 단자에 연결된 입력 단자와, 논리 게이트의 제2입력 단자 및 분주기 회로의 출력 단자 둘다에 연결된 출력 단자를 갖는 지연 장치(52)를 구비하는 것을 특징으로 하는 분주기 회로.
2. 제1항에 있어서, 상기 지연 장치는 nT와 같은 지연을 하도록 구성되는 것을 특징으로 하는 분주기회로.
3. n이 제1분주기 회로보다 제2분주기 회로에서 2배가 되는 것을 제외하고는 제1 또는 2항에 따른 각각의 제1 및 2직렬 연결된(cascaded) 분주기 회로를 구비하는 분주기 회로.

Images