KR900004111A - 논리 레벨 변환용 버퍼회로 - Google Patents

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KR900004111A
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기요시 가지이
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야마모도 다꾸마
후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

논리 레벨 변환용 버퍼회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 제1도의 회로의 전송특징을 도시한 도.
제3도는 제1도의 회로에 일어난 사이드(side) 게이트 효과를 설명하기 위한 도.
제4도는 사이드 게이트 효과를 도시한 다른 도.

Claims (7)

  1. 입력신호가 인가되는 입력단자와, 소정의 첫번째 전압을 공급하기 위한 첫번째 전압원과, 상기 소정의 첫번째 전압의 그것보다 더 적은 레벨을 갖는 소정의 두번째 전압을 공급하기 위한 두번째 전압원과, 첫번째 전압원에 연결된 첫번째 끝을 가지는 첫번째 레지스턴스 수단과, 첫번째 레지스턴스 수단의 두번째 끝에 연결된 드레인을 갖는 증가형 FET, 상기 입력단자에 연결된 게이트와 상기 두번째 전압원에 연결된 소오스와, 첫번째 전압원에 연결된 첫번째 끝을 갖는 두번째 레지스턴스 수단과, 두번째 레지스턴스 수단의 두번째 끝에 연결된 드레인을 갖는 두번째 증가형 FET, 상기 첫번째 증가형 FET의 드레인에 연결된 소오스와 첫번째 증가형 FET의 게이트에 연결된 게이트를 포함하고, 그것의 논리레벨을 변환시키기 위한 입력논리 신호로 공급된 반전회로를 더 포함하는 입력논리 신호의 논리레벨을 변환시키기 위한 입력버퍼 회로.
  2. 청구범위 제1항에 있어서, 상기 첫번째와 두번째 레지스턴스 수단이 공핍형 FET의 직렬 연결로 이루어지고, 공핍형 FET의 각각이 동일 FET의 드레인에 연결된 소오스를 갖는 입력버퍼 회로.
  3. 청구범위 제1항에 있어서, 상기 첫번째와 두번째 레지스턴스 수단이 3개의 쇼트키 게이트 FET를 포함하는 입력버퍼 회로.
  4. 청구범위 제1항에 있어서, 상기 소정의 두번째 전압이 약 2V만큼의 상기 소정의 첫번째 전압의 레벨보다 더 적은 입력버퍼 회로.
  5. 청구범위 제1항에 있어서, 첫번째 증가형 FET의 게이트와 입력단자 사이의 소정의 전류레벨로 통하여 흐르는 전류를 제한하기 위한 전류제한 수단으로 더 이루어진 입력버퍼 회로.
  6. 청구범위 제5항에 있어서, 상기 전류제한 수단이 입력단자에 연결된 드레인을 갖는 공핍형 FET, 첫번째 증가형 FET의 게이트에 연결된 소오스와 공핍형 FET의 소오스에 연결된 게이트, 공핍형 FET의 드레인과 소오스를 교차하여 연결된 캐패시터를 포함하는 입력버퍼 회로.
  7. 청구범위 제1항에 있어서, 인버터의 출력신호를 수신하고, 인버터의 첫번째 출력신호의 그것에 대해 이동된 레벨을 갖는 출력신호를 발생하기 위한 두번째 증가형 FET의 드레인에 연결된 레벨이동 회로, 상기 레벨이동 회로는 직렬로 연결된 공핍형 FET와 세번째 증가형 FET를 포함하고, 상기 세번째 증가형 FET는 첫번째 전압원에 연결된 드레인과 두번째 증가형 FET의 드레인에 연결된 게이트와 공핍형 FET의 드레인에 연결된 소오스를 갖고, 상기 공핍형 FET가 두번째 전압원에 공동으로 연결된 소오스와 게이트를 하는 입력버퍼 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890012350A 1988-08-30 1989-08-29 논리 레벨 변환용 버퍼회로. KR920005359B1 (ko)

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KR920005359B1 (ko) 1992-07-02
DE68914548D1 (de) 1994-05-19
US5051626A (en) 1991-09-24
EP0356986A3 (en) 1990-09-19
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