KR860000660A - 기준 회로 - Google Patents

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KR860000660A
KR860000660A KR1019850004572A KR850004572A KR860000660A KR 860000660 A KR860000660 A KR 860000660A KR 1019850004572 A KR1019850004572 A KR 1019850004572A KR 850004572 A KR850004572 A KR 850004572A KR 860000660 A KR860000660 A KR 860000660A
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Abstract

내용 없음

Description

기준 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명을 구체화하는 기준회로를 포함하는 메모리 배열의 개략도, 제4도 및 제5도는 본 발명을 구체화하는 별개의 메모리 배열의 다이아그램.
도면의 주요부분에 사용된 부호의 설명
31 : 기준회로, 33 : 노드, 35 : 기준라인, 41 : 기준선택 회로망.

Claims (3)

  1. 각 데이터 트랜지스터는 도전통로의 도전율을 제어하는 제어전극을 갖고, 논리 “0”에 상응하는 제1임계값(VT1)혹은 논리 “1”에 상응하는 제2임계값(VT2)을 갖도록 설정되고, 메모리 배열내의 각스택(30)은 데이터 트랜지스터가 직렬로 접속되어 형선된 종렬상의 도전통로를 갖고, 상기 데이터 트랜지스터들의 제어전극은 횡렬상에서 서로 접속되고, 상기 메모리 배열내의 한 데이터 트랜지스터는 1) 선충전 비트라인(BL)과 기준전위간에 직렬접속 도전통로들을(Tsi를 통해)접속시켜서 선택된 트랜지스터를 포함하고 있는 스택을 한개 선택하고, 2) 선택된 트랜지스터르 포함하는 횡렬상의 데이터 트랜지스터의 제어전극에 선택된 데이터 트랜지스터가 논리 “0”을 기억하면 선택된 데이터 트랜지스터를 통전시키지 않고, 만약 선택된 트랜지스터가 논리“1”을 기억하면 선택된 데이터 트랜지스터를 통전시키기 위해 제1전압(V1)을 인가하고, 3) 선택된 스택내의 나머지 모든 트랜지스터들의 제어전극들에는 상기 스택내의 나머지 모든 트랜지스터가 무조건 통전하도록 제2전압(V2)을 인가하는 것에 의해 선택되므로, 비트라인에서 선택된 스택을 통해 흐르는 신호전류(IS)는 선택된 트랜지스터에 기억된 정보에 따라 변하는 것은 물론 선택된 스택상에서의 선택된 데이터 트랜지스터의 위치 및 선택된 스택내의 나머지 데이터 트랜지스터들에 기억된 정보에 따라 가변하고, 다수의 데이터 트랜지스터들(Mi1,…Mi8)이 횡렬 및 종렬로 배열된 메모리 배열에서 임의로 선택된 데이터 트랜지스터에 기억된 정보를 판독할 수 있는 시스템에 사용되는 기준회로(제3도의 31)에 있어서, 상기 기준회로가 신호전류와의 비교를 할수 있도록 선택된 트랜지스터를 포함하는 횡렬에 관련된 기준전류를 발생하는 수단(RS1, RS2 등등)을 구비하는 것을 특징으로 하는 기준회로.
  2. 제1항에 있어서, 상기 기준전류값은 1) 선택된 데이터 트랜지스터의 임계전압을 제2값(VT2)으로 설정하고 제1전압(V1)을 선택된 트랜지스터의 제어전극에 인가하고, 2) 선택된 스택내의 나머지 데이터 트랜지스터들의 임계전압을 제1값(VT1)으로 설정하고 제2전압(V2)을 선택되지 않은 나머지 데이터 트랜지스터들의 제어전극에 인가했을때, 선택된 스택을 통해 흐르는 신호전류값과 거의 동일하다는 것을 특징으로 하는 기준회로.
  3. 제2항에 있어서, 기준전류를 발생시키는 수단은 메모리 배열의 각 횡렬에 대응하고, 메모리 배열의 각 종렬에 포함된 데이터 트랜지스터들(Mi1,…Mi8)갯수(8)만큼의 기준트랜지스터들(R11,R21등등)로 구선되는 각 스트링(예, Rs1)이 메모리 배열의 횡렬에 존재하는 데이터 트랜지스터들의 갯수만큼 존재하여 구선되는 다수의 스트링들(RS1,RS2 등등)과, 기준전위점과 선충전된 기준라인(35)간에 스트링들을 접속시키기 위해 데이터 트랜지스터 한개를 선택함과 동시에 동작하는 수단(TR)을 구비하고, 각 스트링내의 각 기준트랜지스터는 1) 동일한 기준스트링내의 나머지 기준트랜지스터들이 형선하는 직렬도전통로와, 2) 기준트랜지스터의 도전통로의 도전율을 제어하고 메모리 배열의 각 대응횡렬에 포함된 데이터 트랜지스터들의 제어전극들에 접속된 제어전극을 갖고, 기준트랜지스터들로 구선되는 1개의 스트링으로부터 선택된 데이터 트랜지스터를 포함하는 횡렬에 해당하는 기준전류를 제공하기 위해, 데이터 트랜지스터들로 구선되는 메모리 배열내의 횡렬에 해당하는 각 스트링(RS1)내의 한 기준트랜지스터(R11)를 제2임계전압(VT2)으로 설정하고 나머지 기준트랜지스터들(R12…R18)은 제1임계전압으로 설정하는 것을 특징으로 하는 기준회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8504572A 1984-06-29 1985-06-27 Reference circuit KR900000053B1 (en)

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