DE3855444T2

DE3855444T2 - Programmierbarer Halbleiterspeicher

Info

Publication number: DE3855444T2
Application number: DE19883855444
Authority: DE
Inventors: Fujio C O Patent Divis Masuoka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-10-24
Filing date: 1988-10-24
Publication date: 1996-12-19
Anticipated expiration: 2008-10-25
Also published as: EP0365721B1; DE3855444D1; EP0365721A1

Description

Die vorliegende Anmeldung steht aufgrund ihres Inhalts in Beziehung zu der zusammen abgetretenen und gleichzeitig eingereichten Anmeldung EP-A- 0365720 mit dem Titel "Programmierbarer Halbleiterspeicher".

HINTERGRUND DER ERFINDUNG

1. GEBIET DER ERFINDUNG

Die vorliegende Erfindung bezieht sich allgemein auf einen programmierbaren Halbleiterspeicher, bei dem nichtflüchtige Transistoren als Speicherzellen verwendet werden, bei denen Daten elektrisch gelöscht werden können. Sie bezieht sich insbesondere, aber nicht ausschließlich auf einen nichtflüchtigen Halbleiterspeicher, bei dem in einer Vielzahl von Speicherzellen gespeicherte Daten gleichzeitig oder in Einheiten aus einer Zeile gelöscht werden können. Die Daten können pro Zelle (oder Bit) in den Speicher eingeschrieben werden.

2. BESCHREIBUNG DES STANDES DER TECHNIK

Nichtflüchtige Halbleiterspeicher. bei denen Daten gelöscht werden können, sind als EPROMs (Erasable and Programmable Read Only Memories) bekannt. EPROMs, bei denen Daten elektrisch gelöscht werden können, werden E²PROMs (Electrically Erasable PROMs) genannt. Es sind E²PROMs entwickelt worden, die die gleichzeitige Löschung von in einer Vielzahl von Speicherzellen gespeicherten Daten ermöglichen. Ein solcher E²PROM ist beschrieben in "A 128K Flash EEPROM Using Double Polysilicon Technology", S.76-77 von "1987 IEEE International Solid State Circuits Conference, Digest of Technical Papers".
Die Figur 1 ist ein Schaltbild. das eine Speicherzellenanordnung eines dem Stand der Technik entsprechenden E²PROMs wiedergibt, bei der die in den Speicherzellen gespeicherten Daten gleichzeitig gelöscht werden können. In der Figur bestehen die Speicherzellen 50 aus nichtflüchtigen Transistoren, die eine Floating-Gate-Elektrode, eine Steuergate-Elektrode, und eine Löschgate-Elektrode haben. Die Datenlöschung kann elektrisch ausgeführt werden. Die Speicherzellen 50 sind in (vertikal angeordneten) Zeilen und (horizontal angeordneten) Spalten angeordnet. Die Drain-Gebiete der Speicherzellen 50 in einer bestimmten Spalte sind mit einer der Bitleitungen 51 verbunden. Die Source-Gebiete der Speicherzellen 50 in einer bestimmten Spalte sind mit einer der Masseleitungen 52 verbunden. Die Steuergate-Elektroden der Speicherzellen 50 in einer bestimmten Zeile sind mit einer der Zeilenleitungen 53 verbunden. Schließlich sind die Löschgate- Elektroden der Speicherzellen 50 in einer bestimmten Spalte mit einer der Löschleitungen 54 verbunden. Eine solche Speicherzellenanordnung ist in dem US-Patent Nr. 4437174 beschrieben.
Bei einem solchen E²PROM des Standes der Technik besteht jede Speicherzelle aus einem einzigen, nichtflüchtigen Transistor, der ein einziges Datenbit aufnehmen kann. Jede Speicherzelle ist mit einer zugeordneten Bitleitung, Masseleitung, Zeilenleitung und Löschleitung verbunden. Folglich sind bei einer solchen Konfiguration vier Drähte. nämlich die Bitleitung, die Masseleitung, die Zeilenleitung, und die Löschleitung, für jedes Bit erforderlich. Weiterhin besteht das Drain- Gebiet jeder Zelle aus einem Diffusionsgebiet, und die Bitleitung besteht aus einem Metalldraht aus beispielsweise Aluminium. Wenn eine Zelle mit ihrer zugeordneten Bitleitung verbunden wird, ist daher ein Kontakt erforderlich. Zur Bildung eines Kontaktes ist gewöhnlich ein Gebiet erforderlich, das breiter als die Drahtbreite ist. Daher ist es schwierig, hohe Integrationsdichten der Zellen zu erreichen. Eine große Anzahl von Kontakten verringert die Fertigungsausbeute.
Ein weiterer Speicher, bei dem nichtflüchtige Speicherzellen in einer Zeilen- und Spaltenmatrix angeordnet sind, und bei dem die Zellen in einer bestimmten Spalte in Serie miteinander verbunden sind, ist in JP-A- 62219296 beschrieben. In US-A-4648074 ist ein dem Oberbegriff des Patentanspruchs 1 entsprechender Speicherbaustein beschrieben. In US-A- 4485349 wird die Verwendung des Massepotentials zur Steuerung der Gates von nicht-ausgewählten Floating-Gate-Speicherzellen in einer bestimmten Zeile beschrieben.
Gemäß der vorliegenden Erfindung werden die obenerwähnten Probleme des Standes der Technik dadurch beseitigt, daß die Anzahl der Drähte, die für jedes Bit oder jede Zelle erforderlich sind, reduziert wird, und die Anzahl der Kontakte. über die die Zellen mit den Bitleitungen verbunden werden, reduziert wird.
Gemäß der Erfindung werden die Merkmale des Patentanspruchs 1 vorgesehen.
Der programmierbare Halbleiterspeicher der vorliegenden Erfindung weist eine Vielzahl von in einer Zeilen- und Spaltenmatrix angeordneten Serienschaltungseinheiten auf, wobei jede Serienschaltungseinheit mindestens zwei in Serie miteinander verbundene Speicherzellen hat. Jede Speicherzelle besteht aus einem nichtflüchtigen Transistor, der eine Steuergate-Elektrode, eine Floating-Gate-Elektrode, und eine Löschgate- Elektrode hat. Die in den Speicherzellen gespeicherten Daten können elektrisch gelöscht werden. Ein Ende jeder Serienschaltungseinheit ist mit einer Bitleitung verbunden, wobei die Schaltungseinheiten in einer bestimmten Zeile von Schaltungseinheiten mit derselben Bitleitung verbunden sind. Die Steuergate-Elektroden der Speicherzellen in einer bestimmten Spalte von Speicherzellen sind mit derselben Spaltenleitung verbunden, und die Löschgate-Elektroden der Speicherzellen einer bestimmten Serienschaltungseinheit sind mit einer Löschleitung verbunden, wobei die Schaltungseinheiten in einer bestimmten Zeile von Schaltungseinheiten mit derselben Löschleitung verbunden sind.
Ein Vorteil der beschriebenen Ausführungsform der vorliegenden Erfindung ist, daß ein nichtflüchtiger Halbleiterspeicher vorgesehen ist, bei dem durch Verringerung der Anzahl der Drähte und der Anzahl der Kontakte eine hohe Integrationsdichte erreicht werden kann.
Ein weiterer Vorteil ist, daß ein nichtflüchtiger Halbleiterspeicher mit niedrigen Herstellungskosten vorgesehen ist.
Noch ein weiterer Vorteil ist, daß ein nichtflüchtiger Halbleiterspeicher vorgesehen ist, der eine erhöhte Produktionsausbeute ermöglicht.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Ausführungsformen der Erfindung werden nun mittels eines Beispiels beschrieben, wobei auf die beigefügten Zeichnungen Bezug genommen wird, die Folgendes darstellen:
Die Figur 1 ist ein Schaltbild eines dem Stand der Technik entsprechenden, nichtflüchtigen Halbleiterspeichers.
Die Figur 2 ist ein Schaltbild einer Ausführungsform der vorliegenden Erfindung.
Die Figur 3 ist ein Grundriß eines Musters, das die Speicherzellenanordnung des der Figur 2 entsprechenden Schaltbildes wiedergibt.
Die Figur 4 und die Figur 5 sind Querschnittansichten gemäß den Schnittlinien I - I' bzw. II - II' der Figur 3.
Die Figur 6 ist ein Schaltbild, das das gesamte Layout, einschließlich der peripheren Schaltungsanordnung, des Speichers der Figur 1 wiedergibt.
Die Figur 7, die Figur 8 und die Figur 11 sind Ablaufdiagramme des Speichers der obigen Ausführungsform
Die Figur 9 und die Figur 10 sind Querschnittansichten, die die nichtflüchtigen Transistoren wiedergeben, die mit einer Floating-Gate- Elektrode und einer Steuergate-Elektrode versehen sind.
Die Figur 12 ist ein Schaltbild, das das gesamte Layout, einschließlich der peripheren Schaltungsanordnung, des Speichers einer weiteren Ausführungsform wiedergibt.
Die Figur 13 ist ein Grundriß eines Musters, das die Speicherzellenanordnung des der Figur 12 entsprechenden Schaltbildes wiedergibt.
Die Figur 14 und die Figur 15 sind Querschnittansichten gemäß den Schnittlinien I - I' bzw. II - II' der Figur 13.
Die Figur 16 gibt einen detaillierten Bereich des Spaltendekodierers der Figuren 6 und 12 wieder.
Die Figur 17 ist ein Schaltbild eines Spaltengruppen-Dekodierers.
Die Figur 18 ist ein Schaltbild eines Spaltengruppendekodierer- Puffers.
Die Figur 19 ist ein Schaltbild eines Spalten-Teildekodierers.
Die Figur 20 ist eine Tabelle, die die verschiedenen Eingaben in den Spalten-Teildekodierer eines Spaltendekodierers wiedergibt.
Die Figur 21 ist ein Schaltbild eines Dekodierer-Ausgabepuffers.
Die Figur 22 ist ein Schaltbild einer Oszillatorschaltung, die Taktsignale für die Schaltungen der Figur 18 und der Figur 21 erzeugt.
Die Figur 23 ist ein Schaltbild einer Anhebungsschaltung, die die Spannungen für den Spaltendekodierer erzeugt.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Die Figur 2 ist ein Schaltbild einer Speicherzellenanordnung, bei der die vorliegende Erfindung bei einem E²PROM angewandt wird (der später einfach als "Speicher" bezeichnet wird). In der Figur umfaßt die Serienschaltungseinheit 10 vier in Serie miteinander verbundene Speicherzellen 11. Jede Speicherzelle 11 der Serienschaltungseinheit 10 besteht aus einem nichtflüchtigen Transistor, mit einem Source-Gebiet; einem Drain-Gebiet; einer Floating-Gate-Elektrode, die über dem zwischen dem Source-Gebiet und dem Drain-Gebiet liegenden Kanalgebiet angeordnet ist; einer Steuergate-Elektrode; und einer Löschgate-Elektrode, die so angeordnet ist, daß sie die Floating-Gate-Elektrode überlappt. Die in einer Speicherzelle 11 gespeicherten Daten können elektrisch gelöscht werden.
Im allgemeinen kann die vorliegende Erfindung bei Bausteinen angewandt werden, die als programmierbare Speicher bezeichnet werden können. Der Ausdruck programmierbarer Speicher, wie er in dieser Beschreibung benutzt wird, bezieht sich auf jede Art von Halbleiterspeicher, der nach der Herstellung oder Fertigung programmiert werden kann. Er kann nichtflüchtige Speicher, SRAMs und DRAMs umfassen, aber sollte nicht darauf begrenzt sein.
Eine Vielzahl dieser Serienschaltungseinheiten 10 ist in Matrixform angeordnet. wie in der Figur 2 gezeigt ist. Die Serienschaltungseinheiten sind in Zeilen und Spalten angeordnet. Der Ausdruck "Zeile", wie er in dieser Beschreibung verwendet wird. bezieht sich auf eine sich vertikal oder von oben nach unten erstreckende Reihe, wie in der Figur 2 zu sehen ist. Der Ausdruck "Spalte" bezieht sich auf eine sich horizontal oder von links nach rechts erstreckende Reihe, wie in der Figur 2 zu sehen ist. Zwecks Klarheit bei der nachfolgenden Erörterung sollte angemerkt werden, daß jede Spalte von Serienschaltungseinheiten in der Figur 2 vier Spalten von Speicherzellen umfaßt, wobei die Steuergates der in einer bestimmten Spalte von Speicherzellen angeordneten Speicherzellen mit derselben Spaltenleitung 14 verbunden sind. Obwohl diese Ausdrücke zwecks Klarheit der Beschreibung definiert wurden, sollen sie den Geltungsbereich der Erfindung in keiner Weise begrenzen, sondern vielmehr das Verständnis der Erfindung erleichtern. Ein Ende jeder Serienschaltungseinheit 10 ist mit einer der Bitleitungen 12&sub1; ... 12N verbunden, wobei die Serienschaltungseinheiten in einer bestimmten Zeile von Serienschaltungseinheiten mit derselben Bitleitung verbunden sind. Das andere Ende jeder Serienschaltungseinheit 10 ist mit einer der Masseleitungen 13&sub1; bis 13M verbunden, wobei die Serienschaltungseinheiten in einer bestimmten Spalte von Serienschaltungseinheiten mit derselben Masseleitung verbunden sind. Auf den Masseleitungen 13 wird eine Spannung von 0 V aufrechterhalten. Die Löschgate-Elektroden jeder Speicherzelle einer Serienschaltungseinheit sind mit einer gemeinsamen Löschleitung 15 verbunden, wobei die Serienschaltungseinheiten in einer bestimmten Zeile mit derselben Löschleitung verbunden sind. Die Steuergate-Elektrode jeder Speicherzelle einer Serienschaltungseinheit ist mit einer Spaltenleitung 14 verbunden, wobei jede Speicherzelle einer bestimmten Spalte von Speicherzellen mit derselben Spaltenleitung verbunden ist. Folglich sind bei der Ausführungsform der Figur 2 die Spaltenleitungen 14&sub1;, 14&sub2;, 14&sub3; bzw. 14&sub4; mit jeder der vier Speicherzellen einer Serienschaltungseinheit verbunden.
Die Figur 3 ist ein Grundriß, der der Struktur der in der Figur 2 wiedergegebenen Speicherzellenanordnungsschaltung entspricht, wenn ein solcher Speicher auf einem Halbleiterchip tatsächlich verwirklicht wird. Die Figur 4 ist eine Querschnittansicht längs der Schnittlinie I - I' der Figur 3. Die Figur 5 ist eine Querschnittansicht längs der Schnittlinie II - II' der Figur 3.
Bei dieser Ausführungsform wird ein P-leitendes Silizium- Halbleitersubstrat als Substrat 20 des Speichers verwendet. Die getrennten Gebiete 21 vom N&spplus;-Typ, die die Source- und Drain-Gebiete der vier Speicherzellen 11 in jeder Serienschaltungseinheit 10 ergeben, werden in dem Oberflächengebiet des Substrats 20 gebildet. Die N&spplus;-Gebiete 21A und 21B, die in dem obersten bzw. untersten Bereich der Figur 3 angeordnet sind, sind mit den benachbarten Serienschaltungseinheiten 10 verbunden. Die N&spplus;-Gebiete 21A und 21B werden als Masseleitungen 13 verwendet. Die Metalldrähte 23 aus beispielsweise Aluminium sind über Kontaktlöcher 22 mit jedem der Gebiete 21C vom N&spplus;-Typ verbunden, die zwischen den N&spplus;-Gebieten 21A und 21B gelegen sind. Die Metalldrähte 23 werden als Bitleitungen 12 verwendet. Die Elektroden 24, die aus einer ersten polykristallinen Siliziumschicht bestehen und in einen floatenden elektrischen Zustand gebracht werden, werden zwischen benachbarten Gebieten 21 vom N&spplus;-Typ gebildet und sind durch einen isolierenden Film gegenüber den Gebieten 21 isoliert. Die Elektroden 24 sind die Floating-Gate-Elektroden der Speicherzellen 11. Die Elektroden 25, die aus einer dritten polykristallinen Siliziumschicht bestehen, sind über der Vielzahl der in der Figur 3 wiedergegebenen Elektroden 24 gebildet, und durch einen isolierenden Film gegenüber den Elektroden 24 isoliert. Die Elektroden 25 sind die Steuergate-Elektroden und dienen als Spaltenleitungen 14 jeder Speicherzelle 11. Die Elektroden 26, die aus einer zweiten polykristallinen Siliziumschicht bestehen, sind zwischen benachbarten Zeilen von Serienschaltungseinheiten 10 gebildet und durch einen isolierenden Film gegenüber diesen Zeilen isoliert. Diese Elektroden 26 überlappen einen Bereich der Elektroden 24, die aus der ersten polykristallinen Schicht bestehen. Die Elektroden 26 sind die Löschgate-Elektroden und dienen als Löschleitung 15, die mit jeder Speicherzelle 11 verbunden ist.
Bei dieser Ausführungsform des Speichers besteht jede Serienschaltungseinheit 10 aus vier in Serie miteinander verbundenen Speicherzellen 11. In der Praxis können verschiedene Anzahlen von Speicherzellen verwendet werden. beispielsweise 8, 16 oder 32, und die Erfindung sollte nicht als in dieser Hinsicht begrenzt angesehen werden.
Ein Ende jeder Serienschaltungseinheit 10 ist mit einer Bitleitung 12 verbunden, die durch den Metalldraht 23 verkörpert ist, während das andere Ende mit einer Masseleitung 13 verbunden ist, die durch das N&spplus;-Gebiet 21A oder 218 verkörpert ist. Die Steuergate-Elektrode jeder Speicherzelle 11 ist mit einer Spaltenleitung 14 verbunden, die durch die Elektrode 25 verkörpert ist, und die. Löschgate-Elektrode jeder Speicherzelle 11 ist mit einer Löschleitung 15 verbunden.
Die Figur 6 ist ein Schaltbild. das den Gesamtaufbau dieser Ausführungsform zusammen mit ihrer peripheren Schaltungsanordnung wiedergibt. Die Serienschaltungseinheiten sind in einer Matrix aus M Spalten und N Zeilen angeordnet. wobei jede der M Spalten der Schaltungseinheiten vier Spaltenleitungen hat, die mit 141n, 142n, 143n, 144n bezeichnet sind, wobei n die Spaltennummer ist. Die Bitleitungen 12 sind mit dem Zeilendekodierer 16 verbunden, während die vier Spaltenleitungen 14, die einer bestimmten Spalte von Serienschaltungseinheiten zugeordnet sind, mit dem entsprechenden Spaltendekodierer 17 verbunden sind. Die angehobenen Spannungen, die von der Anhebungsschaltung 18 durch Anheben der Stromquellenspannung Vcc erzeugt werden, und die hohe Spannung Vpp, die von externen Quellen zugeführt wird, werden auf jeden Spaltendekodierer 17&sub1; bis 17M gegeben. Die Löschleitungen 15 sind mit der Löschspannungs-Erzeugungsschaltung 19 verbunden.
Eine typische Stromquellenspannung Vcc ist 5V, und eine typische hohe Spannung Vpp ist 12.5V. Die von der Anhebungsschaltung 18 gelieferten, angehobenen Spannungen sind 5-10V bzw. 20V. Die Löschspannungs- Erzeugungsschaltung 19 erzeugt aus der hohen Spannung Vpp eine Löschspannung von ungefähr 20V, und gibt diese Löschspannung in selektiver Weise auf die Löschleitungen 15.
Die Funktionsweise des in den Figuren 2 und 6 wiedergegebenen Speichers wird nun beschrieben. Zunächst wird der Datenlesevorgang beschrieben, wobei auf das Ablaufdiagramm der Figur 7 Bezug genommen wird. Die Daten einer ausgewählten Zelle einer Serienschaltungseinheit sollen gelesen werden. Unter der Kontrolle des Ausgangssignals des Spaltendekodierers 17n, der der Serienschaltungseinheit entspricht, die die ausgewählte Zelle enthält, werden Spannungen auf die vier Spaltenleitungen 141n, 142n, 143n, 144n gegeben. Eine Spannung in dem Bereich 2V bis 5V wird auf die Spaltenleitung gegeben, die mit der Steuergate-Elektrode der ausgewählten Zelle verbunden ist, während eine von der Anhebungsschaltung 18 erzeugte Spannung in dem Bereich 5V bis 10V auf die übrigen drei Spaltenleitungen gegeben wird. Die Ausgangsspannung der anderen Spaltendekodierer 17 ist 0V.
Nehmen wir zum Beispiel an, daß die Serienschaltungseinheit 10, die die ausgewählte Zelle enthält, mit der Bitleitung 12&sub1; und den vier Spaltenleitungen 14&sub1;&sub1; bis 14&sub4;&sub1; verbunden ist. Nehmen wir weiter an, daß die ausgewählte Zelle mit der Spaltenleitung 14&sub2;&sub1; verbunden ist. Unter der Kontrolle des Spaltendekodierers 17&sub1; wird eine Spannung in dem Bereich 2V bis 5V auf die Spaltenleitung 14&sub2;&sub1; gegeben. Die auf die übrigen drei Spaltenleitungen gegebene Spannung liegt in dem Bereich 5V bis 10V. Bei jeder Speicherzelle 11 wurde die Schwellenspannung entsprechend den Daten gesetzt, die vorher in dem Datenschreibmodus in diese Speicherzelle eingeschrieben wurden. Eine Spannung in dem Bereich 2V bis 5V ist höher als die niedrige Schwellenspannung der Zelle unmittelbar nach der Löschung, aber niedriger als die hohe Schwellenspannung der Zelle, nachdem ein Niveau "1" in sie eingeschrieben wurde. Eine Spannung in dem Bereich 5V bis 10V ist in genügendem Maße höher als die hohe Schwellenspannung der Zelle, nachdem ein Niveau "1" in sie eingeschrieben wurde. Wenn die angegebenen Spannungen auf die vier Spaltenleitungen 14&sub1;&sub1; bis 14&sub4;&sub1; gegeben werden, hat dies folglich zur Wirkung, daß die drei Speicherzellen. deren Steuergate- Elektroden mit einer Spannung in dem Bereich 5-10V verbunden sind, nämlich die Zellen, die mit den Spaltenleitungen 14&sub1;&sub1;, 14&sub3;&sub1;, und 14&sub4;&sub1; verbunden sind, eingeschaltet werden. Der EIN- oder AUS-Zustand der ausgewählten Zelle, deren Steuergate-Elektrode mit der Spaltenleitung 14&sub2;&sub1; verbunden ist, wird jedoch von ihrer Schwellenspannung bestimmt, die wie oben angegeben während des Datenschreibmodus gesetzt wird.
Während des Datenlesens wird aufgrund des Ausgangssignals des Zeilendekodierers 16 eine Lesespannung von 2V auf die Bitleitung 121 gegeben. Wenn die Schwellenspannung des ausgewählten Transistors niedrig ist, wobei sie einem Niveau "0" entspricht. wird der ausgewählte Transistor durch die Spannung der Spaltenleitung 14&sub2;&sub1; eingeschaltet. Folglich wird die auf die Bitleitung 12&sub1; gegebene Lesespannung von 2V über die Serienschaltungseinheit 10 nach der Masseleitung 13&sub1; entladen. Die Masseleitungen 13 werden, wie oben angegeben, auf 0V gehalten. Wenn jedoch die Schwellenspannung des ausgewählten Transistors hoch ist, wobei sie einem Niveau "1" entspricht, bleibt der Transistor ausgeschaltet, wenn die Spannung der Spaltenleitung 14&sub2;&sub1; auf ihn gegeben wird. Folglich wird die auf die Bitleitung 12&sub1; gegebene Lesespannung von 2V nicht nach der Masseleitung 13 entladen. Kurz gesagt, die Spannung einer Bitleitung 12 hängt davon ab, ob die Schwellenspannung der ausgewählten Zelle hoch oder niedrig ist. Folglich kann zwischen den logischen Niveaus "1" und "0" unterschieden werden, wenn die Potentialdifferenz mit einem an die Bitleitung 12 angeschlossenen Leseverstärker 30 verstärkt wird. In der Praxis sollte die während des Datenlesens auf die Spaltenleitungen 14 der nicht-ausgewählten Zellen gegebene Spannung normalerweise auf ungefähr 8V gesetzt werden.
Nun wird der Datenschreibvorgang beschrieben, wobei auf das Ablaufdiagramm der Figur 8 Bezug genommen wird. Die Daten sollen in eine ausgewählte Zelle einer Serienschaltungseinheit eingeschrieben werden. Wie bei dem Datenlesen werden unter der Kontrolle des Ausgangssignals des Spaltendekodierers 17n, der der Serienschaltungseinheit entspricht, die die ausgewählte Zelle enthält, Spannungen auf die vier Spaltenleitungen 141n, 142n, 143n, 144n gegeben.
Eine angehobene Spannung von 10V von der Anhebungsschaltung 18 wird auf die Spaltenleitung gegeben, die mit der Steuergate-Elektrode der ausgewählten Zelle verbunden ist, während eine angehobene Spannung von 20V auf die übrigen drei Spaltenleitungen gegeben wird. Die Ausgangsspannung aller anderen Spaltendekodierer 17 ist 0V. Wie bei dem Datenlesen wird angenommen, daß die Serienschaltungseinheit 10. die die ausgewählte Zelle enthält, mit der Bitleitung 12&sub1; verbunden ist, und die ausgewählte Zelle mit der Spaltenleitung 14&sub2;&sub1; verbunden ist. Unter der Kontrolle des Spaltendekodierers 17&sub1; wird eine Spannung von 10V auf die Spaltenleitung 14&sub2;&sub1; gegeben. Eine Spannung von 20V wird auf die übrigen drei Spaltenleitungen gegeben. Während des Datenschreibens werden je nach den Schreibdaten, die von dem Zeilendekodierer 16 ausgegeben werden, zwei verschiedene Spannungsniveaus auf die Bitleitung 12&sub1; gegeben. Wenn ein Niveau "1" geschrieben wird. wird eine Spannung von 10V auf die Bitleitung 12&sub1; gegeben, während eine Spannung von 0V auf die Bitleitung 12&sub1; gegeben wird, wenn ein Niveau "0" geschrieben wird.
Die drei Speichertransistoren 11, deren Steuergate-Elektroden über die drei Spaltenleitungen 14&sub1;&sub1;, 14&sub3;&sub1;, 14&sub4;&sub1; mit den 20V verbunden sind, arbeiten als Trioden, d.h. in ihrem Nicht-Sättigungszustand. Bei dieser Funktionsweise wird zwischen dem Source-Gebiet und dem Drain-Gebiet ein Kanalgebiet gebildet, wie in der Figur 9 gezeigt ist.
Der ausgewählte Speichertransistor, dessen Steuergate-Elektrode über die Spaltenleitung 14&sub2;&sub1; mit einer Spannung von 10V versorgt wird. wird jedoch in seinen gesättigten Zustand gesteuert. wie in der Figur 10 gezeigt ist. Wenn zwischen der Bitleitung 12&sub1; und der Masseleitung 13&sub1; 10V angelegt werden, fließen bei den vier Zellen 11 der Serienschaltungseinheit 10 Elektronen von dem Source-Gebiet nach dem Drain-Gebiet. Das elektrische Feld ist in der Verarmungsschicht 31 konzentriert, die insbesondere in der Umgebung des Drain-Gebietes des ausgewählten Speichertransistors 11 erzeugt wird. Dies hat zur Folge, daß die Elektronen beschleunigt werden und genügend Energie aufnehmen. um an der Oberfläche des Substrats 20 in der Figur 10 die Energiebarriere des isolierenden Films zu überwinden. Diese Elektronen werden "heiße Elektronen" genannt. Sie werden zu der auf die Spannung von 10V gesetzten Steuergate-Elektrode 25 der ausgewählten Zelle hin gezogen, und fliegen in die Floating-Gate-Elektrode, wo sie eingefangen werden. Dies hat zur Folge, daß die Floating-Gate-Elektrode 24 der ausgewählten Zelle negativ aufgeladen wird, wodurch die Schwellenspannung auf ein hohes Niveau ansteigt.
Wenn eine Spannung von 0V auf die Bitleitung 121 gegeben wird, werden die heißen Elektronen nicht erzeugt, und die Schwellenspannung bleibt in ihrem ursprünglichen. niedrigen Zustand. Auf diese Weise können die Daten in jede einzelne Zelle eingeschrieben werden.
Nun wird die Datenlöschung beschrieben. Bei der Datenlöschung werden, wie in dem Ablaufdiagramm der Figur 11 gezeigt ist, durch das Ausgangssignal des Zeilendekodierers 16 und des Spaltendekodierers 17 alle Bitleitungen 12 und alle Spaltenleitungen 14 auf 0V gesetzt. Alle Löschleitungen 15 werden durch das Ausgangssignal der Löschspannungs Erzeugungsschaltung 19 auf die hohe Spannung von 25V gesetzt. Eine hohe Spannung von 25V wird daher auf die Löschgate-Elektroden jeder Zelle gegeben. Dies hat zur Folge. daß zwischen der Floating-Gate-Elektrode und der Löschgate-Elektrode jeder Zelle Feldemission stattfindet, wodurch die Elektronen, die sich bei der Floating-Gate-Elektrode angesammelt hatten, nach der Löschgate-Elektrode emittiert werden. Folglich kehren die Schwellenspannungen jeder Zelle in den niedrigen Zustand zurück, und alle Zellen werden gleichzeitig gelöscht.
Bei der Datenlöschung kann die Löschung der Zelldaten in den Serienschaltungen 10 in Zeileneinheiten ausgeführt werden, wenn die hohe Spannung von 25V von der Löschspannungs-Erzeugungsschaltung 19 in selektiver Weise nur auf bestimmte Löschleitungen 15 gegeben wird.
Bei Verwendung der oben beschriebenen Prozesse können die Daten in Biteinheiten gelesen und geschrieben werden, und entweder bei allen Zellen gleichzeitig, oder in Zeileneinheiten gelöscht werden. Wichtiger ist, daß diese Prozesse bei einer Anordnung ausgeführt werden können, die eine Bitleitung und eine Löschleitung pro Serienschaltungseinheit erfordert, die bei der obigen Ausführungsform vier Zellen aufweist. Dies steht in deutlichem Gegensatz zu Anordnungen gemäß dem Stand der Technik, bei denen eine Bitleitung und eine Löschleitung für jedes Bit oder jede Zelle erforderlich sind. Bei Verwendung der vorliegenden Erfindung ist es daher möglich, Speicherzellenanordnungen mit einer hohen Integrationsdichte herzustellen. Bei der vorliegenden Erfindung ist ein Kontakt bei der Bitleitung für je vier Zellen erforderlich. Dies kann zu einer Erhöhung der Produktionsausbeute führen.
Die Figuren 12 bis 15 geben eine weitere Ausführungsform der vorliegenden Erfindung wieder. Die Figur 12 ist ein Schaltbild, das den Gesamtaufbau dieser Ausführungsform mit ihrer peripheren Schaltungsanordnung wiedergibt. Bei diesem Speicher besteht die Serienschaltungseinheit 10 aus vier in Serie miteinander verbundenen Zellen 11. In der Praxis können wiederum verschiedene Anzahlen von Zellen verwendet werden, und diese Ausführungsform sollte nicht als in dieser Hinsicht begrenzt angesehen werden. Die Zellen 11 weisen eine Serienschaltung aus einem Floating-Gate-Elektroden-Transistor, der eine Löschgate-Elektrode hat, und einem MOS-Transistor vom Anreicherungstyp auf.
Die Figur 13 ist ein Grundriß des Musters der Struktur der Speicherzellenanordnung der Figur 12. Die Figur 14 ist eine Querschnittansicht längs der Schnittlinie I - I' der Figur 13. die Figur 15 ist eine Querschnittansicht längs der Schnittlinie II - II' der Figur 13.
Jede der Speicherzellen 11, die die Serienschaltungseinheit 10 aufweist, umfaßt einen nichtflüchtigen Transistor, mit einem Source-Gebiet; einem Drain-Gebiet; einer Floating-Gate-Elektrode, die über dem Kanalgebiet längs eines Teils der Kanallänge zwischen dem Source-Gebiet und dem Drain- Gebiet angeordnet ist; eine Steuergate-Elektrode, die über der Floating- Gate-Elektrode, und über dem Kanalgebiet, wo die Floating-Gate-Elektrode nicht vorgesehen ist, gebildet ist; und eine Löschgate-Elektrode, die so angeordnet ist, daß sie die Floating-Gate-Elektrode überlappt. Das Steuergate des nichtflüchtigen Transistors dient auch als Gate-Elektrode des in Serie geschalteten MOS-Transistors vom Anreicherungstyp. In den Figuren 13, 14 und 15 sind aus einer ersten polykristallinen Siliziumschicht bestehende und in einen floatenden elektrischen Zustand versetzte Elektroden 24 zwischen benachbarten Gebieten 21 vom N&spplus;-Typ längs eines Teils der Kanallänge über dem Kanalgebiet gebildet und durch einen isolierenden Film gegenüber dem Kanalgebiet isoliert. Die Elektroden 24 sind die Floating-Gate-Elektroden jeder Speicherzelle 11. Die aus einer dritten polykristallinen Siliziumschicht bestehenden Elektroden 25 sind über der Vielzahl von Elektroden 24, gegenüber denen sie durch einen isolierenden Film isoliert sind, und über den Kanalgebieten, wo die Elektroden 24 nicht vorgesehen sind, gebildet. Die Elektroden 25 sind die Steuergate-Elektroden. und die Gate-Elektroden des Anreicherungs-MOS- Transistors. und dienen als Spaltenleitung 14 jeder Speicherzelle 11. Die aus einer zweiten polykristallinen Siliziumschicht bestehenden Elektroden 26 sind zwischen benachbarten Zeilen von Serienschaltungseinheiten 10 gebildet, wobei sie durch einen isolierenden Film isoliert sind. Diese Elektroden 26 überlappen einen Teil der Elektroden 24, die wie angegeben. die Floating-Gate-Elektroden jeder Zelle sind. Die Elektroden 26 sind die Löschgate-Elektroden, und dienen als Löschleitung 15 jeder Speicherzelle 11. Bei dieser Ausführungsform wird der Anreicherungs-MOS-Transistor während des Lesemodus und des Schreibmodus durch das Signal der Steuergate- Elektrode 25 des Floating-Gate-Transistors geschaltet.
Die vorliegende Erfindung ist nicht auf die obigen Ausführungen beschränkt und kann auf verschiedene Weisen geändert werden. Beispielsweise wurde bei der obigen Ausführungsform während des Datenlesens eine Spannung in dem Bereich von 2V bis 5V auf die mit der ausgewählten Zelle verbundene Spaltenleitung 14 gegeben, während eine Spannung in dem Bereich 5V bis 10V auf die übrigen drei Spaltenleitungen gegeben wurde. Diese Spannungen sollten entsprechend der Schwellenspannung gesetzt werden, die dem Niveau "1" und dem Niveau "0" der Speicherzelle 11 entspricht. Die auf die Bitleitung 12 gegebene Lesespannung von 2V kann auch nach Bedarf geändert werden. Es ist wünschenswert, diese Lesespannung so niedrig wie möglich einzustellen, um während des Lesemodus das sogenannte "Weichschreib"- Phänomen zu unterdrücken.
Weiterhin wurde bei den obigen Ausführungsformen während des Datenschreibens eine Spannung von 10V nur auf die mit der ausgewählten Zelle verbundene Spaltenleitung 14 gegeben. und eine Spannung von 20V auf die übrigen drei Spaltenleitungen gegeben. Diese Spannungen müssen in Wirklichkeit nur hoch genug sein, um durch den Sättigungsbetrieb eine genügende Anzahl von Elektronen in die Floating-Gate-Elektrode der ausgewählten Zelle zu injizieren. und um die nicht-ausgewählten Zellen in ihren Nicht-Sättigungszustand zu steuern (Triodenbetrieb).
Außerdem kann, obwohl bei dem Speicher der obigen Ausführungsformen die Serienschaltungseinheit 10 vier Speicherzellen in Serie aufweist, eine Serienschaltung von 8, 16 oder 32 Speicherzellen verwendet werden. Wenn die Serienschaltung 10 beispielsweise 8 Speicherzellen in Serie aufweist, kann der Integrationsgrad gegenüber dem Speicher des Standes der Technik verdoppelt oder noch mehr erhöht werden. In Verbindung mit der Erhöhung der Dichte der Schaltungsintegration kann dies eine beträchtliche Kostensenkung ergeben.
Bei der Beschreibung der obigen Ausführungsform wurde angenommen. daß die Elektroden 25 in der Figur 3, die als Steuergate-Elektroden und Spaltenleitungen 14 jeder Zelle dienen, aus polykristallinem Silizium bestehen. Es können jedoch auch andere metallische Silizide mit hohem Schmelzpunkt, wie Titansilizid, Molybdänsilizid, oder andere Metalle mit hohem Schmelzpunkt verwendet werden.
Obwohl bei den obigen Ausführungsformen die Löschung der Daten bei allen Zellen gleichzeitig ausgeführt wurde, kann die Löschung bei jeweils einer Zeile von Zellen erfolgen.
Die Figuren 16-23 veranschaulichen die Einzelheiten der peripheren Schaltungsanordnung, die mit den Ausführungsformen der Figuren 6 und 12 kombiniert sind, und diese Figuren werden nun erörtert. Die Figur 16 ist ein Schaltbild der gesamten Schaltung, das den Bereich eines Spaltendekodierers 17, der eine hohe Spannung von 10V oder 20V auf die Spaltenleitungen 14 gibt, um Daten in den in den Figuren 6 und 12 wiedergegebenen Speicher einzuschreiben, im Detail wiedergibt. Einer der Spaltendekodierer 17&sub1; bis 17M wird durch eine 4-Bit-Adresse aktiviert, die aus den Bits A3, A4, A5 und A6 besteht. Das dekodierte Ausgangssignal des aktivierten Spaltendekodierers 17 wählt eine Vielzahl von Serienschaltungen aus. die in der entsprechenden Spalte von Serienschaltungseinheiten miteinander verbunden sind. Außerdem wird eine der vier Spaltenleitungen, die mit dieser Vielzahl von Serienschaltungen 10 verbunden sind, durch eine 2-Bit-Adresse ausgewählt, die aus den Bits A1 und A2 besteht.
Jeder Spaltendekodierer 17 ist mit einem Spaltengruppen-Dekodierer (column group decoder - CGD) 33 versehen, der so angeschlossen ist, daß er die 4-Bit-Adresse, d.h. eine Kombination der Adressenbits A3, A4, A5 und A6 empfängt, wobei jedes Bit entweder eine positive oder eine negative Phase hat. Das dekodierte Ausgangssignal CG des CGD 33 wird auf einen Spaltengruppendekodierer-Puffer (column-group decoder buffer - CGDB) 34 gegeben. Es wird gleichzeitig auf die vier Dekodierer-Ausgangssignal-Puffer (decoder-output buffers - DOPBs) 32&sub1; bis 32&sub4; gegeben, die für jede der vier Spaltenleitungen 14 vorgesehen sind, und die die hohe Spannung von 10V oder 20V ausgeben. Das Ausgangssignal CGS des CGDB 34 wird ebenfalls auf die DOPBs 32&sub1; bis 32&sub4; gegeben.
Jeder Spaltendekodierer 17 ist außerdem mit vier Spalten Teildekodierern (column part decoders - CPDs) 35&sub1; bis 35&sub4; versehen. von denen jeder so angeschlossen ist, daß er die 2-Bit-Adresse, d.h.. eine Kombination der Adressenbits A1 und A2. empfängt, wobei jedes Bit entweder eine positive oder eine negative Phase hat. Die dekodierten Ausgangssignale CD1 bis CD4 der CPDs 35&sub1; bis 35&sub4; werden auf den entsprechenden DOPB der DOPBs 32&sub1; bis 32&sub4; gegeben. Die DOPBs 32&sub1; bis 32&sub4; geben als Reaktion auf das Ausgangssignal CG des CGD 33. des Ausgangssignals CGS des CGDB 34, und die Ausgangssignale der CPDs 35 die hohe Spannung von 10V oder 20V, oder eine Massespannung von 0V an die entsprechende Spaltenleitung 14 aus.
Die Figur 17 ist ein Schaltbild, das den für jeden Spaltendekodierer 17 vorgesehenen CGD 33 im Detail wiedergibt. Der CGD 33 weist vier P-Kanal- MOS-Transistoren 41 bis 44, und vier N-Kanal-MOS-Transistoren 45 bis 48 auf. Die Transistoren 41 bis 44 sind parallel geschaltet, wobei jeder zwischen der Stromquellen-Spannungsklemme Vcc und dem Knotenpunkt 40 für das Ausgangssignal CG liegt. Die Adressenbits A3. A4, AS und A6 werden auf die Gates der MOS-Transistoren 41 bis 44 gegeben. Die Transistoren 45 bis 48 sind in Serie geschaltet und zwischen dem Ausgangsknotenpunkt 40 und der Masse angeschlossen. Die Adressenbits A3, A4, A5 und A6 werden auf die Gates dieser Transistoren 45 bis 48 gegeben. Die in den anderen Spaltendekodierern 17 vorgesehenen CGDs 33 haben die gleiche Struktur, aber die Phasen der Adressenbits A3, A4, A5 und A6 sind verschieden.
Die Figur 18 ist ein Schaltbild, das den für jeden Spaltendekodierer 17 vorgesehenen CGDB 34 im Detail wiedergibt. Der N-Kanal-MOS-Transistor 52 ist zwischen den Knotenpunkten 50 und 51 angeschlossen. Die hohe Spannung Vpp2 wird auf den Knotenpunkt 50 gegeben. Ein N-Kanal-MOS- Transistor 54 ist zwischen dem Knotenpunkt 51 und dem Knotenpunkt 53 angeschlossen, um das Signal CGS auszugeben. Das Gate des Transistors 52 ist auch mit dem Knotenpunkt 53 verbunden. Das Gate des Transistors 54 ist mit dem Knotenpunkt 51 verbunden. Der Kondensator 55, der einen N-Kanal MOS-Transistor aufweist, ist an einem Ende mit dem Knotenpunkt 51 verbunden. Das andere Ende des Kondensators 55 ist mit dem Knotenpunkt 56 verbunden, um das Taktsignal 1C zu empfangen. Der N-Kanal-MOS-Transistor 57 vom Verarmungstyp ist an einem Ende mit dem Knotenpunkt 53 verbunden. Das andere Ende des Transistors 57 ist mit dem Ausgangs-Knotenpunkt 61 des CMOS-Inverters 60 verbunden. Der CMOS-Inverter 60 besteht aus dem P-Kanal- MOS-Transistor 58 und dem N-Kanal-MOS-Transistor 59, und ist so angeschlossen, daß er das dekodierte Ausgangssignal CG von dem CGD 33 empfängt. Die Spannung Vcc liegt dauernd an dem Gate des Transistors 57 vom Verarmungstyp. Alle in dieser Schaltung verwendeten Transistoren, außer dem Transistor 57, sind Transistoren vom Anreicherungstyp.
Die Figur 19 ist ein Schaltbild. das einen der in jedem Spaltendekodierer 17 vorgesehenen CPDs 35 im Detail wiedergibt. Genauer gesagt, das Schaltbild gibt den CPD 35&sub1; wieder, in den die Adressenbits A1 und A2 eingegeben werden. Zwei P-Kanal-MOS-Transistoren 66 und 67 sind parallel geschaltet, wobei jeder zwischen der Stromquellen-Spannungsklemme Vcc und dem Knotenpunkt 65, über den das Signal CD1 ausgegeben wird, angeschlossen ist. Die Adressenbits A1 und A2 werden auf die Gates der Transistoren 66 bzw. 67 gegeben. Die N-Kanal-MOS-Transistoren 68 und 69 sind in Serie geschaltet und zwischen dem Knotenpunkt 65 und der Masse angeschlossen. Die Adressenbits A1 und A2 werden auf die Gates der Transistoren 68 bzw. 69 gegeben. Die anderen CPDs 35 haben die gleiche Struktur wie der in der Figur 19 wiedergegebene CPD, aber die Phasen der eingegebenen Adressenbits sind verschieden. Wie in der Figur 20 gezeigt ist, werden die Bits A1 und A2 auf den CPD 35&sub2; gegeben; die Bits A1 und A2 auf den CPD 353 gegeben; und die Bits A1 und A2 auf den CPD 35&sub4; gegeben.
Die Figur 21 ist ein Schaltbild, das einen der in jedem Spaltendekodierer 17 vorgesehenen DOPBs 32 im Detail wiedergibt. Der N- Kanal-MOS-Transistor 72 ist zwischen den Knotenpunkten 70 und 71 angeschlossen. Die hohe Spannung Vpp2 wird auf den Knotenpunkt 70 gegeben. Der N-Kanal-MOS-Transistor 74 ist zwischen dem Knotenpunkt 71 und dem Knotenpunkt 73 angeschlossen. Das Gate des Transistors 72 ist mit dem Knotenpunkt 73 verbunden, und das Gate des Transistors 74 ist mit dem Knotenpunkt 71 verbunden, Der Kondensator 75, der einen N-Kanal-MOS- Transistor aufweist, ist an einem Ende mit dem Knotenpunkt 71 verbunden. Das andere Ende des Kondensators 75 ist mit dem Knotenpunkt 76 verbunden. auf den das Taktsignal 1C gegeben wird. Der N-Kanal-MOS-Transistor 77 vom Verarmungstyp ist an einem Ende mit dem Knotenpunkt 73 verbunden. Die Spannung Vcc liegt immer an dem Gate des Transistors 77. Das andere Ende der Transistors 77 ist mit dem Ausgangs-Knotenpunkt des CMOS-Inverters 80 verbunden, der einen P-Kanal-MOS-Transistor 78 und einen N-Kanal-MOS Transistor 79 aufweist, und der so angeschlossen ist, daß er das dekodierte Ausgangssignal CD1 des CPD 35&sub1; erhält.
Außerdem sind zwei P-Kanal-MOS-Transistoren 82 und 83 zwischen den Knotenpunkten 70 und 81 in Serie angeschlossen. Der Knotenpunkt 81 ist mit der Spaltenleitung 14 verbunden. Zwei N-Kanal-MOS-Transistoren 85 und 86 sind zwischen den Knotenpunkten 81 und 84 in Serie angeschlossen. Die hohe Spannung Vpp1 wird auf den Knotenpunkt 84 gegeben. Das Gate des MOS- Transistors 82 ist über den Inverter 88 mit dem Knotenpukt 87 verbunden, auf den das von dem CGDB 34 ausgegebene Signal CGS gegeben wird. Das Gate des Transistors 86 ist mit dem Knotenpunkt 87 direkt verbunden. Die Gates der Transistoren 83 und 85 sind mit dem Knotenpunkt 73 verbunden. Der N- Kanal-MOS-Transistor 89 ist so angeschlossen, daß er das Signal CG von dem CGD 33 erhält. Alle in dieser Schaltung verwendeten Transistoren. außer dem Transistor 77, sind Transistoren vom Anreicherungstyp.
Nehmen wird an. daß alle Adressenbits A1 bis A6 auf das Niveau "1" gesetzt sind, um Daten in den Speicher mit der in der Figur 16 wiedergegebenen Struktur einzuschreiben. Dann sind das dekodierte Ausgangssignal CG des CGD 33 des Spaltendekodierers 17&sub1;, und das dekodierte Ausgangssignal CD1 des CPD 35&sub1; des Spaltendekodierers 17&sub1; auf "0" gesetzt. Im einzelnen werden bei dem in der Figur 17 wiedergegebenen CGD 33 die vier Adressenbits A3 bis A6 auf das Niveau "1" gesetzt. wodurch die P-Kanal-MOS- Transistoren 41 bis 44 ausgeschaltet werden, und die N-Kanal-MOS- Transistoren 45 bis 48 eingeschaltet werden. Dies hat zur Folge, daß der Ausgangs-Knotenpunkt 40 über die Transistoren 45 bis 48 entladen wird, und das bei dem Knotenpunkt 40 erhaltene Signal CG auf das Niveau "0". d.h., auf 0V, gesetzt wird. Bei dem in der Figur 19 wiedergegebenen CPD 35&sub1; werden die zwei Adressenbits A1 und A2 auf das Niveau "1" gesetzt, wodurch die N-Kanal-MOS-Transistoren 68 und 69 eingeschaltet werden. Daher wird der Knotenpunkt 65 über die Transistoren 68 und 69 entladen, und das Signal CD1 wird ebenfalls auf das Niveau "0". d.h., auf 0V, gesetzt. Bei den anderen CPDs 35&sub2; bis 35&sub4;, die in dem Spaltendekodierer 17&sub1; vorgesehen sind, wird eines der Adressenbits A1 oder A2 auf das Niveau "0" gesetzt. Folglich wird mindestens einer der zwei P-Kanal-MOS-Transistoren 66 und 67 eingeschaltet. Dies hat zur Folge, daß die Signale CD2 bis CD4 auf das Niveau "1", d.h., auf Vcc, gesetzt werden.
Wenn das Signal CG auf "0" gesetzt wird, wird das Ausgangssignal CGS des CGDB 34 auf eine Spannung gesetzt, die gleich, oder größer als Vpp2 ist. Im einzelnen wird bei dem in der Figur 18 wiedergegebenen CGDB 34 der Ausgangs-Knotenpunkt 61 des CMOS-Inverters 60 auf "1" (Vcc) gesetzt, wenn das Signal CG auf "0" gesetzt wird. Da die Spannung Vcc auf das Gate des Transistors 57 vom Verarmungstyp gegeben wird, wird der Knotenpunkt 53 auch auf "1" (Vcc) gesetzt. Der Transistor 52 wird dadurch eingeschaltet, und der Knotenpunkt 51 wird mit der auf den Knotenpunkt 50 gegebenen, hohen Spannung Vpp2 rasch aufgeladen. Folglich wird der Transistor 54 ebenfalls eingeschaltet, und der Knotenpunkt 53 wird mit der hohen Spannung Vpp2 aufgeladen. Danach wird infolge der Kopplungskapazität des Kondensators 55 die Spannung bei dem Knotenpunkt 53 jedesmal angehoben, wenn das Taktsignal 1C von "0" auf "1" übergeht, wobei der Transistor 54 als gleichrichtendes Element dient. Das bei dem Knotenpunkt 53 erhaltene Signal CGS wird auf ein Niveau gesetzt, das gleich, oder größer als Vpp2 ist.
Der DOPB 32&sub1;, der das Ausgangssignal CG des CGD 33, das Ausgangssignal CGS des CGDB 34, und das Ausgangssignal CD1 des CPD 35&sub1; erhält, gibt eine hohe Spannung Vpp1 von 10V auf die ausgewählte Zeilenleitung 14&sub1;&sub1;. Im einzelnen wird bei dem in der Figur 21 wiedergegebenen DOPB 32 der Transistor 86 eingeschaltet, da das Signal CGS auf eine hohe Spannung von 20V oder mehr gesetzt wird. Das Ausgangssignal des Inverters 88, auf den das Signal CGS gegeben wird, wird auf "0" gesetzt. Folglich wird der Transistor 82 ebenfalls eingeschaltet. Da das dekodierte Ausgangssignal CD1 des CPD 35&sub1; zu diesem Zeitpunkt "0" ist, wird wie bei der Schaltung der Figur 18 eine hohe Spannung von 20V oder mehr nach dem Knotenpunkt 73 ausgegeben. Dies hat zur Folge. daß der Transistor 85 eingeschaltet wird. Zu diesem Zeitpunkt ist das Ausgangssignal CG des CGD 33 gleich "0". und der Transistor 89 ist ausgeschaltet. Daher wird der Knotenpunkt 81 über die Transistoren 86 und 85 mit der Spannung Vpp1 aufgeladen. Da zu diesem Zeitpunkt eine hohe Spannung von 20V oder mehr auf die Gates der beiden Transistoren 86 und 85 gegeben wird, wird die Spannung Vpp1 von 10V direkt auf den Knotenpunkt 81 gegeben.
Bei jedem der anderen, in dem Spaltendekodierer 17&sub1; vorgesehenen DOPBs 32&sub2; bis 32&sub4;, die mit den anderen, von der ausgewählten Spaltenleitung 14&sub1;&sub1; verschiedenen Spaltenleitungen verbunden sind, werden die dekodierten Ausgangssignale CD2 bis CD4 der Dekodierer CPD 35&sub2; bis 35&sub4; auf "1" gesetzt. und der Knotenpunkt 73 wird auf die Massespannung gesetzt. Daher wird bei der Schaltung der Figur 21 der Transistor 83 eingeschaltet, der Transistor 85 ausgeschaltet, und der Knotenpunkt 81 über die Transistoren 82 und 83 mit der Spannung Vpp2 aufgeladen. Folglich geben die DOPBs 32&sub2; bis 32&sub4; des Spaltendekodierers 17&sub1; eine hohe Spannung von 20V auf die Spaltenleitungen 14&sub2;&sub1;, 14&sub3;&sub1; bzw. 14&sub4;&sub1;.
Bei jedem der Spaltendekodierer, außer dem Spaltendekodierer 17&sub1;, ist das dekodierte Ausgangssignal CG des CGD 33 auf "1" gesetzt, wodurch der in jedem DOPB 32 (Figur 21) vorgesehene Transistor 89 eingeschaltet wird. Dies hat zur Folge, daß die Ausgangsspannung des DOPB 32 0V beträgt, d.h., gleich der Massespannung ist.
Die Figur 22 ist ein Schaltbild. das eine Oszillatorschaltung zum Erzeugen des Taktsignals 1C und des Taktsignals 2C (die weiter unten beschrieben werden) für die Schaltungen 18 und 21 wiedergibt. Diese Oszillatorschaltung ist gemäß dem Stand der Technik als Ringoszillator bekannt. Sie weist eine ungerade Anzahl von CMOS-Invertern 90, zum Beispiel 5, auf, die als Kaskade geschaltet sind, und von denen jeder aus einem P- Kanal- und einem N-Kanal-MOS-Transistor besteht. Zwischen diesen Invertern sind die Transfergates 91 angeschlossen, die als Widerstandselemente dienen, wobei jedes einen P-Kanal- und einen N-Kanal-MOS-Transistor aufweist. Die Kondensatoren 92 sind mit dem Verbindungspunkt zwischen einem CMOS-Inverter und dem benachbarten Transfergate verbunden.
Die Figur 23 ist ein Schaltbild, das eine Anhebungsschaltung zum Erzeugen der bei dem Spaltendekodierer 17 verwendeten, hohen Spannungen Vpp1 und Vpp2 wiedergibt. Diese Schaltung ist von dem gut bekannten Ladungspumptyp. Sie weist eine Vielzahl von in Kaskade geschalteten Anhebungseinheiten auf. Jede Einheit weist einen N-Kanal-MOS-Transistor 95, der als Ladetransistor dient, einen N-Kanal-MOS-Transistor 96, der als gleichrichtender Transistor dient, und einen Kondensator 97 auf. Die Taktsignale 1C und 2C, die durch die in der Figur 22 wiedergegebene Oszillatorschaltung erhalten werden, werden abwechselnd auf ein Ende des Kondensators 97 gegeben.
Während die vorstehende Beschreibung sich nur auf einige wenige gegenwärtig bevorzugte Ausführungsformen bezieht, ist es für Fachleute auf diesem Gebiet offensichtlich, daß zahlreiche Änderungen vorgenommen werden können, ohne den Geltungsbereich der Erfindung zu verlassen, der nur durch die beigefügten Patentansprüche begrenzt sein soll.

Claims

1. Programmierbarer Halbleiterspeicher, aufweisend:

eine Vielzahl von Speicherzellen (11). wobei jede Speicherzelle (11) aus einem nichtflüchtigen Transistor besteht, der eine Steuergate-Elektrode (25) hat;

eine Vielzahl von Bitleitungen (12); und

eine Vielzahl von Spaltenleitungen (14);

wobei die Vielzahl von Speicherzellen (11) als eine Vielzahl von Schaltungseinheiten (10) konfiguriert ist, die in einer Zeilen- und Spaltenmatrix angeordnet sind, wobei jede Schaltungseinheit (10) mindestens zwei in Serie geschaltete Speicherzellen (11) aufweist, und ein Ende jeder Schaltungseinheit (10) mit einer der Bitleitungen (12) gekoppelt ist, so daß bei den Speicherzellen (11) in einer bestimmten Spalte die Steuergate Elektroden (25) mit derselben Spaltenleitung (14) gekoppelt sind. aber die Speicherzellen (11) in einer bestimmten Schaltungseinheit (10) unabhängig voneinander steuerbar sind. da sie mit einer verschiedenen Spaltenleitung (14) gekoppelt sind; und

auf Adreßdaten ansprechende Dekodiermittel (16, 17), um durch Anlegen von Spannungen an die Spaltenleitungen (14) und die Bitleitungen (12) eine Speicherzelle (11) in einer der Schaltungseinheiten (10) auszuwählen, wobei die Dekodiermittel auf die Adreßdaten ansprechende Spaltendekodiermittel (17) umfassen, um eine erste Spannung auf die Spaltenleitung (14) zu geben. die mit der ausgewählten Zelle (11) der einen der Schaltungseinheiten (10) gekoppelt ist, und eine von der ersten Spannung verschiedene, zweite Spannung auf die Spaltenleitungen zu geben, die mit den nichtausgewählten Speicherzellen (11) der einen der Schaltungseinheiten (10) gekoppelt sind. dadurch gekennzeichnet, daß die nichtflüchtigen Transistoren Floating-Gate- Elektroden (24) haben, und daß die Spaltendekodiermittel (17) eine Erdspannung, die verschieden von der ersten und der zweiten Spannung ist, auf alle anderen Spaltenleitungen (14) geben.

2. Programmierbarer Halbleiterspeicher gemäß Anspruch 1, weiterhin dadurch gekennzeichnet, daß die Spaltendekodiermittel (17) eine Vielzahl von Spaltendekodierern (17n) aufweisen, von denen jeder mit einem Spaltengruppen-Dekodierer (33) versehen ist, der gekoppelt ist, um Adreßdaten zu empfangen, und angepaßt ist, um ein dekodiertes Ausgangssignal an einen Spaltengruppendekodierer-Puffer (34) und an Dekodierer-ausgangssignal-Puffer (32) zu übermitteln, wobei jeder Spaltendekodierer (17n) auch mit Spalten-Teildekodierern (35) versehen ist, von denen jeder gekoppelt ist, um Adreßdaten zu empfangen, und um dekodierte Ausgangssignale an einen entsprechenden der Dekodiererausgangssignal-Puffer (32) zu übermitteln (Figur 16).

3. Programmierbarer Halbleiterspeicher gemäß irgendeinem vorhergehenden Anspruch, weiterhin dadurch gekennzeichnet, daß jede Speicherzelle eine Löschgate-Elektrode (26) aufweist, um die in der Zelle (11) gespeicherten Daten elektrisch zu löschen.

4. Programmierbarer Halbleiterspeicher gemäß irgendeinem vorhergehenden Anspruch, weiterhin dadurch gekennzeichnet, daß ein zweites Ende jeder Schaltungseinheit (10) mit einer Stromquellen-Leitung (13) gekoppelt ist, die eine vorgegebenes Potential liefert.

5. Programmierbarer Halbleiterspeicher gemäß Anspruch 4, weiterhin dadurch gekennzeichnet, daß die Stromquellen-Leitung eine Erdleitung ist.

6. Programmierbarer Halbleiterspeicher gemäß irgendeinem vorhergehenden Anspruch, weiterhin dadurch gekennzeichnet, daß jede Schaltungseinheit vier nichtflüchtige Transistoren (11) aufweist.

7. Programmierbarer Halbleiterspeicher gemäß irgendeinem der Ansprüche 1-5, weiterhin dadurch gekennzeichnet, daß jede Schaltungseinheit (10) acht nichtflüchtige Transistoren (11) aufweist.

8. Programmierbarer Halbleiterspeicher gemäß irgendeinem der Ansprüche 1-5, weiterhin dadurch gekennzeichnet, daß jede Schaltungseinheit (10) sechzehn nichtflüchtige Transistoren (11) aufweist.

9. Programmierbarer Halbleiterspeicher gemäß irgendeinem der Ansprüche 1-5, weiterhin dadurch gekennzeichnet, daß jede Schaltungseinheit (10) zweiunddreißig nichtflüchtige Transistoren (11) aufweist.

10. Programmierbarer Halbleiterspeicher gemäß irgendeinem vorhergehenden Anspruch, weiterhin dadurch gekennzeichnet, daß die nichtflüchtigen Transistoren N-Kanal-Transistoren (11) sind.

11. Programmierbarer Halbleiterspeicher gemäß irgendeinem vorhergehenden Anspruch, weiterhin dadurch gekennzeichnet, daß die Spaltenleitungen (14) polykristallines Silizium aufweisen.

12. Programmierbarer Halbleiterspeicher gemäß irgendeinem der Ansprüche 1-10, weiterhin dadurch gekennzeichnet, daß die Spaltenleitungen (14) ein Silizid mit hohem Schmelzpunkt aufweisen.

13. Programmierbarer Halbleiterspeicher gemäß irgendeinem vorhergehenden Anspruch, weiterhin dadurch gekennzeichnet, daß das Silizid mit hohem Schmelzpunkt Titansilizid aufweist.

14. Programmierbarer Halbleiterspeicher gemäß Anspruch 12. weiterhin dadurch gekennzeichnet, daß das Silizid mit hohem Schmelzpunkt Molybdänsilizid aufweist.

15. Programmierbarer Halbleiterspeicher gemäß Anspruch 1, weiterhin dadurch gekennzeichnet, daß die erste Spannung die ausgewählte Speicherzelle (11) einer Schaltungseinheit (10) in ihren Sättigungszustand steuert, und die zweite Spannung die verbleibenden Speicherzellen (11) der Schaltungseinheit (10) in ihren Nicht-Sättigungszustand steuert.

16. Programmierbarer Halbleiterspeicher gemäß Anspruch 1 oder Anspruch 15, weiterhin dadurch gekennzeichnet, daß während des Auslesens der Daten aus der ausgewählten Speicherzelle (11) die erste Spannung größer ist als eine Schwellenspannung eines nichtflüchtigen Transistors (11), die einem Niveau "0" entspricht, und kleiner ist als eine Schwellenspannung des nichtflüchtigen Transistors (11), die einem Niveau "1" entspricht, und die zweite Spannung größer ist als die Schwellenspannung. die einem Niveau "1" entspricht.

17. Programmierbarer Halbleiterspeicher gemäß irgendeinem der Ansprüche 1, 15 oder 16, weiterhin dadurch gekennzeichnet, daß die zweite Spannung, die auf die verbleibenden Spaltenleitungen (14) gegeben wird, von einer Anhebungsschaltung (18) erzeugt wird, die die Spannung einer externen Stromquelle anhebt.

18. Programmierbare Halbleiterspeicherschaltung gemäß irgendeinem vorhergehenden Anspruch, weiterhin dadurch gekennzeichnet, daß jede Schaltungseinheit (10) L in Serie geschaltete Speicherzellen umfaßt, wobei die Vielzahl von Schaltungseinheiten (10) in einer Matrix mit MxN Spalten und Zeilen angeordnet ist, wobei jeder Zeile von Schaltungseinheiten (10) eine der N Bitleitungen (12) zugeordnet ist, wobei die Schaltungseinheiten (10) in einer bestimmten Zeile von Schaltungseinheiten (10) mit der zugeordneten Bitleitung (12) gekoppelt sind, und die Speicherzellen (11) in den mit derselben Bitleitung (12) gekoppelten Schaltungseinheiten (10) mit einer verschiedenen der MxL Spaltenleitungen (14) gekoppelt sind.

19. Programmierbarer Halbleiterspeicherbaustein gemäß Anspruch 1, weiterhin dadurch gekennzeichnet, daß die Dekodierermittel (16, 17) Zeilendekodierermittel (16) aufweisen, die jeder Zeile von Schaltungseinheiten (10) zugeordnet sind.