KR20230113238A - 반도체 장치, 그 반도체 장치를 갖는 표시 장치, 그표시 장치를 갖는 표시 모듈, 및 그 반도체 장치, 그 표시 장치, 및 그 표시 모듈을 갖는 전자 기기 - Google Patents

반도체 장치, 그 반도체 장치를 갖는 표시 장치, 그표시 장치를 갖는 표시 모듈, 및 그 반도체 장치, 그 표시 장치, 및 그 표시 모듈을 갖는 전자 기기 Download PDF

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oxygen
transistor
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슌페이 야마자키
šœ페이 야마자키
준이치 고에즈카
마사미 진쵸
다이스케 구로사키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 산화물 반도체를 갖는 트랜지스터를 사용한 반도체 장치에 있어서, 전기 특성의 변동을 억제함과 함께, 신뢰성을 향상시킨다.
트랜지스터를 갖는 반도체 장치로서, 트랜지스터는 게이트 전극과, 게이트 전극 위의 제1 절연막과, 제1 절연막 위의 제2 절연막과, 제2 절연막 위의 산화물 반도체막과, 산화물 반도체막에 전기적으로 접속되는 소스 전극과, 산화물 반도체막에 전기적으로 접속되는 드레인 전극을 갖고, 트랜지스터 위에는 제3 절연막이 형성되고, 제3 절연막 위에는 제4 절연막이 형성되며, 제3 절연막은 산소를 갖고, 제4 절연막은 질소를 가지며, 제3 절연막은 승온 탈리 가스 분석법에 있어서 산소 분자의 방출량이 1×1019개/㎤ 이상이고, 제4 절연막은 승온 탈리 가스분석법에 있어서 산소 분자의 방출량이 1×1019개/㎤ 미만이다.

Description

반도체 장치, 그 반도체 장치를 갖는 표시 장치, 그 표시 장치를 갖는 표시 모듈, 및 그 반도체 장치, 그 표시 장치, 및 그 표시 모듈을 갖는 전자 기기 {SEMICONDUCTOR DEVICE, DISPLAY DEVICE INCLUDING THE SEMICONDUCTOR DEVICE, DISPLAY MODULE INCLUDING THE DISPLAY DEVICE, AND ELECTRONIC APPLIANCE INCLUDING THE SEMICONDUCTOR DEVICE, THE DISPLAY DEVICE, AND THE DISPLAY MODULE}
본 발명의 일 형태는, 산화물 반도체막을 사용한 반도체 장치 및 그 반도체 장치를 사용한 표시 장치에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에서 개시하는 발명의 일 형태 기술 분야는, 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 그들의 구동 방법, 또는 그들의 제조 방법에 관한 것이다.
또한 본 명세서 등에 있어서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯해, 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함) 및 전자 기기는 반도체 장치를 갖고 있는 경우가 있다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(전계 효과 트랜지스터(FET), 또는 박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘을 대표로 하는 반도체 재료가 널리 알려져 있지만, 기타의 재료로서 산화물 반도체가 주목받고 있다(예를 들어 특허문헌 1).
또한 채널을 형성하는 산화물 반도체층의 바탕 절연층에, 가열에 의하여 산소를 방출하는 절연층을 사용하고, 그 산화물 반도체층의 산소 결손을 저감시키는 반도체 장치가 개시되어 있다(예를 들어 특허문헌 2).
일본 특허 공개 제2006-165529호 공보 일본 특허 공개 제2012-9836호 공보
산화물 반도체막을 채널 영역에 사용하여 트랜지스터를 제작하는 경우, 산화물 반도체막 중에 형성되는 산소 결손은 트랜지스터 특성에 영향을 주기 때문에 문제가 된다. 예를 들어 산화물 반도체막 중에 산소 결손이 형성되면, 그 산소 결손에 수소가 결합하여, 캐리어 공급원으로 된다. 산화물 반도체막 중에 캐리어 공급원이 생성되면, 산화물 반도체막을 갖는 트랜지스터의 전기 특성의 변동, 대표적으로는 역치 전압의 시프트가 발생한다. 또한 트랜지스터마다 전기 특성이 변동된다는 문제가 있다. 따라서 산화물 반도체막의 채널 영역에서는, 산소 결손이 적을수록 바람직하다.
상기 문제를 감안하여, 본 발명의 일 형태는, 산화물 반도체를 갖는 트랜지스터를 사용한 반도체 장치에 있어서, 전기 특성의 변동을 억제함과 함께, 신뢰성을 향상시키는 것을 과제의 하나로 한다. 또는 본 발명의 일 형태는, 소비 전력이 저감된 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는 본 발명의 일 형태는, 신규의 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는 본 발명의 일 형태는, 신규의 표시 장치를 제공하는 것을 과제의 하나로 한다.
또한 상기 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는, 반드시 이들 과제 모두를 해결할 필요는 없다. 상기 이외의 과제는 명세서 등의 기재로부터 저절로 밝혀지는 것이며, 명세서 등의 기재로부터 상기 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는, 트랜지스터를 갖는 반도체 장치로서, 트랜지스터는, 게이트 전극과, 게이트 전극 위의 제1 절연막과, 제1 절연막 위의 제2 절연막과, 제2 절연막 위의 산화물 반도체막과, 산화물 반도체막에 전기적으로 접속되는 소스 전극과, 산화물 반도체막에 전기적으로 접속되는 드레인 전극을 갖고, 트랜지스터 위에는 제3 절연막이 형성되고, 제3 절연막 위에는 제4 절연막이 형성되고, 제3 절연막은 산소를 갖고, 제4 절연막은 질소를 갖고, 제3 절연막은 승온 탈리 가스 분석법에 있어서, 산소 분자의 방출량이 1×1019개/㎤ 이상이며, 제4 절연막은 승온 탈리 가스 분석법에 있어서, 산소 분자의 방출량이 1×1019개/㎤ 미만인 것을 특징으로 하는 반도체 장치이다.
또한 본 발명의 다른 일 형태는, 트랜지스터를 갖는 반도체 장치로서, 트랜지스터는, 게이트 전극과, 게이트 전극 위의 제1 절연막과, 제1 절연막 위의 제2 절연막과, 제2 절연막 위의 산화물 반도체막과, 산화물 반도체막에 전기적으로 접속되는 소스 전극과, 산화물 반도체막에 전기적으로 접속되는 드레인 전극을 갖고, 트랜지스터 위에는 제3 절연막이 형성되고, 제3 절연막 위에는 제5 절연막이 형성되고, 제5 절연막 위에는 제4 절연막이 형성되고, 제3 절연막은 산소를 갖고, 제4 절연막은 질소를 갖고, 제5 절연막은 금속을 갖고, 제5 절연막은 산소 또는 질소 중 적어도 하나를 갖고, 제3 절연막은 승온 탈리 가스 분석법에 있어서, 산소 분자의 방출량이 1×1019개/㎤ 이상이며, 제4 절연막은 승온 탈리 가스 분석법에 있어서, 산소 분자의 방출량이 1×1019개/㎤ 미만인 것을 특징으로 하는 반도체 장치이다.
또한 본 발명의 다른 일 형태는, 트랜지스터를 갖는 반도체 장치로서, 트랜지스터는, 게이트 전극과, 게이트 전극 위의 제1 절연막과, 제1 절연막 위의 제2 절연막과, 제2 절연막 위의 산화물 반도체막과, 산화물 반도체막 위의 제3 절연막과, 산화물 반도체막에 전기적으로 접속되는 소스 전극과, 산화물 반도체막에 전기적으로 접속되는 드레인 전극을 갖고, 트랜지스터 위에는 제4 절연막이 형성되고, 제3 절연막은 산소를 갖고, 제4 절연막은 질소를 갖고, 제3 절연막은 승온 탈리 가스 분석법에 있어서, 산소 분자의 방출량이 1×1019개/㎤ 이상이며, 제4 절연막은 승온 탈리 가스 분석법에 있어서, 산소 분자의 방출량이 1×1019개/㎤ 미만인 것을 특징으로 하는 반도체 장치이다.
또한 본 발명의 다른 일 형태는, 트랜지스터를 갖는 반도체 장치로서, 트랜지스터는, 게이트 전극과, 게이트 전극 위의 제1 절연막과, 제1 절연막 위의 제2 절연막과, 제2 절연막 위의 산화물 반도체막과, 산화물 반도체막 위의 제3 절연막과, 제3 절연막 위의 제5 절연막과, 산화물 반도체막에 전기적으로 접속되는 소스 전극과, 산화물 반도체막에 전기적으로 접속되는 드레인 전극을 갖고, 트랜지스터 위에는 제4 절연막이 형성되고, 제3 절연막은 산소를 갖고, 제4 절연막은 질소를 갖고, 제5 절연막은, 금속 원소를 갖고, 제5 절연막은 산소 또는 질소 중 적어도 하나를 갖고, 제3 절연막은 승온 탈리 가스 분석법에 있어서, 산소 분자의 방출량이 1×1019개/㎤ 이상이며, 제4 절연막은 승온 탈리 가스 분석법에 있어서, 산소 분자의 방출량이 1×1019개/㎤ 미만인 것을 특징으로 하는 반도체 장치이다.
상기 각 구성에 있어서, 제3 절연막은 산소, 질소, 및 실리콘을 가지면 바람직하다. 또한 상기 각 구성에 있어서, 제4 절연막은 질소 및 실리콘을 가지면 바람직하다.
또한 상기 각 구성에 있어서, 제5 절연막이 갖는 금속은, 인듐, 아연, 티타늄, 알루미늄, 텅스텐, 탄탈륨, 또는 몰리브덴 중에서 선택되는 적어도 하나 이상을 가지면 바람직하다.
또한 상기 각 구성에 있어서, 제1 절연막은 질소와, 실리콘을 가지면 바람직하다.
또한 상기 각 구성에 있어서, 산화물 반도체막은, 산소와, In과, Zn과, M(M은, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf를 나타냄)을 가지면 바람직하다. 또한 상기 각 구성에 있어서, 산화물 반도체막은, 결정부를 갖고, 결정부는, 결정부의 c축이 산화물 반도체막의 피형성면의 법선 벡터에 평행한 부분을 가지면 바람직하다.
또한 본 발명의 다른 일 형태는, 상기 각 구성의 어느 하나에 기재된 반도체 장치와 표시 소자를 갖는 표시 장치이다. 또한 본 발명의 다른 일 형태는, 그 표시 장치와 터치 센서를 갖는 표시 모듈이다. 또한 본 발명의 다른 일 형태는, 상기 각 구성의 어느 하나에 기재된 반도체 장치, 상기 표시 장치, 또는 상기 표시 모듈과, 조작 키 또는 배터리를 갖는 전자 기기이다.
본 발명의 일 형태에 의하여, 산화물 반도체를 갖는 트랜지스터를 사용한 반도체 장치에 있어서, 전기 특성의 변동을 억제함과 함께, 신뢰성을 향상시킬 수 있다. 또는 본 발명의 일 형태에 의하여, 소비 전력이 저감된 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 신규의 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 신규의 표시 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는, 반드시 이들 효과 모두를 가질 필요는 없다. 또한 이들 이외의 효과는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 효과를 추출하는 것이 가능하다.
도 1은 반도체 장치의 일 형태를 도시하는 상면도 및 단면도.
도 2는 반도체 장치의 일 형태를 도시하는 단면도.
도 3은 반도체 장치의 일 형태를 도시하는 상면도 및 단면도.
도 4는 반도체 장치의 일 형태를 도시하는 단면도.
도 5는 반도체 장치의 일 형태를 도시하는 상면도 및 단면도.
도 6은 반도체 장치의 일 형태를 도시하는 단면도.
도 7은 반도체 장치의 일 형태를 도시하는 상면도 및 단면도.
도 8은 반도체 장치의 일 형태를 도시하는 단면도.
도 9는 밴드 구조를 설명하는 도면.
도 10은 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 11은 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 12는 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 13은 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 14는 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 15는 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 16은 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 17은 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 18은 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 19는 CAAC-OS의 단면에 있어서의 Cs 보정 고분해능 TEM상, 및 CAAC-OS의 단면 모식도.
도 20은 CAAC-OS의 평면에 있어서의 Cs 보정 고분해능 TEM상.
도 21은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면.
도 22는 In-Ga-Zn 산화물 중의 산소의 이동 경로를 설명하는 도면.
도 23은 계산 모델을 설명하는 도면.
도 24는 초기 상태와 최종 상태를 설명하는 도면.
도 25는 활성화 장벽을 설명하는 도면.
도 26은 초기 상태와 최종 상태를 설명하는 도면.
도 27은 활성화 장벽을 설명하는 도면.
도 28은 VoH의 천이 레벨을 설명하는 도면.
도 29는 표시 장치의 일 형태를 도시하는 상면도.
도 30은 표시 장치의 일 형태를 도시하는 단면도.
도 31은 표시 장치의 일 형태를 도시하는 단면도.
도 32는 표시 장치를 설명하는 블록도 및 회로도.
도 33은 표시 모듈을 설명하는 도면.
도 34는 전자 기기를 설명하는 도면.
도 35는 TDS 측정 결과를 설명하는 도면.
도 36은 SIMS 측정 결과를 설명하는 도면.
도 37은 실시예에 있어서의 트랜지스터의 전기 특성을 설명하는 도면.
도 38은 실시예에 있어서의 트랜지스터의 전기 특성을 설명하는 도면.
도 39는 실시예에 있어서의 트랜지스터의 신뢰성 시험 결과를 설명하는 도면.
도 40은 CAAC-OS의 성막 모델을 설명하는 모식도, 펠릿 및 CAAC-OS의 단면도.
도 41은 nc-OS의 성막 모델을 설명하는 모식도, 및 펠릿을 도시하는 도면.
도 42는 펠릿을 설명하는 도면.
도 43은 피형성면에 있어서 펠릿에 가해지는 힘을 설명하는 도면.
도 44는 피형성면에 있어서의 펠릿의 움직임을 설명하는 도면.
도 45는 InGaZnO4의 결정을 설명하는 도면.
도 46은 원자가 충돌하기 전의 InGaZnO4의 구조 등을 설명하는 도면.
도 47은 원자가 충돌한 후의 InGaZnO4의 구조 등을 설명하는 도면.
도 48은 원자가 충돌한 후의 원자의 궤적을 설명하는 도면.
도 49는 CAAC-OS 및 타깃의 단면 HAADF-STEM상.
도 50은 CAAC-OS의 전자 회절 패턴을 도시하는 도면.
도 51은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 도시하는 도면.
이하, 실시 형태에 대하여 도면을 참조하면서 설명한다. 단, 실시 형태는 많은 다른 형태로 실시하는 것이 가능하고, 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서 본 발명은 이하의 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 도면에 있어서, 크기, 층의 두께, 또는 영역은, 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 반드시 그 스케일에 한정되는 것은 아니다. 또한 도면은, 이상적인 예를 모식적으로 도시한 것이며, 도면에 도시하는 형상 또는 값 등에 한정되지 않는다.
또한 본 명세서에서 사용하는 「제1」, 「제2」, 「제3」이라고 하는 서수사는, 구성 요소의 혼동을 피하기 위하여 첨부한 것이며, 수적으로 한정하는 것이 아닌 것을 부기한다.
또한 본 명세서에 있어서, 「위에」, 「아래에」 등의 배치를 나타내는 어구는, 구성끼리의 위치 관계를, 도면을 참조하여 설명하기 위해서 편의상 사용하고 있다. 또한 구성끼리의 위치 관계는, 각 구성을 묘사하는 방향에 따라서 적절히 변화하는 것이다. 따라서 명세서에서 설명한 어구에 한정되지 않으며, 상황에 따라서 적절하게 바꾸어 말할 수 있다.
또한 본 명세서 등에 있어서, 트랜지스터란, 게이트와, 드레인과, 소스를 포함하는 적어도 세개의 단자를 갖는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역 또는 드레인 전극)과 소스(소스 단자, 소스 영역 또는 소스 전극) 사이에 채널 영역을 갖고 있으며, 드레인과 채널 영역과 소스를 통하여 전류를 흘릴 수 있는 것이다. 또한 본 명세서 등에 있어서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한 소스나 드레인의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체되는 경우가 있다. 이로 인해, 본 명세서 등에 있어서는, 소스나 드레인의 용어는, 교체하여 사용할 수 있는 것으로 한다.
또한 본 명세서 등에 있어서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상 간에서의 전기 신호의 수수를 가능하게 하는 것이라면 특별히 제한을 받지 않는다. 예를 들어 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선을 비롯해, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 캐패시터, 기타의 각종 기능을 갖는 소자 등이 포함된다.
또한 본 명세서 등에 있어서, 산화질화실리콘막이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 막을 가리키고, 질화산화실리콘막이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 막을 가리킨다.
또한 본 명세서 등에 있어서, 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 -5° 이상 5° 이하의 경우도 포함된다. 또한 「대략 평행」이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한 「수직」이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 85° 이상 95° 이하의 경우도 포함된다. 또한 「대략 수직」이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치에 대해서, 도 1 내지 도 18을 참조하여 설명한다.
<반도체 장치의 구성예 1>
도 1의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100)의 상면도이며, 도 1의 (B)는 도 1의 (A)에 도시하는 일점쇄선 X1-X2 사이에 있어서의 절단면의 단면도에 상당하고, 도 1의 (C)는 도 1의 (A)에 도시하는 일점쇄선 Y1-Y2 사이에 있어서의 절단면의 단면도에 상당한다. 또한 도 1의 (A)에 있어서, 번잡해지는 것을 피하기 위해서, 트랜지스터(100)의 구성 요소의 일부(게이트 절연막으로서 기능하는 절연막 등)를 생략하여 도시하고 있다. 또한 일점쇄선 X1-X2 방향을 채널 길이 방향, 일점쇄선 Y1-Y2 방향을 채널 폭 방향이라 호칭하는 경우가 있다. 또한 트랜지스터의 상면도에 있어서는, 이후의 도면에 있어서도 도 1의 (A)와 마찬가지로, 구성 요소의 일부를 생략하여 도시하는 경우가 있다.
트랜지스터(100)는 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104)과, 기판(102) 및 도전막(104) 위의 절연막(106)(제1 절연막이라고도 함)과, 절연막(106) 위의 절연막(107)(제2 절연막이라고도 함)과, 절연막(107) 위의 산화물 반도체막(108)과, 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a, 112b)을 갖는다. 또한 트랜지스터(100) 위, 보다 상세하게는, 도전막(112a, 112b) 및 산화물 반도체막(108) 위에는 절연막(114, 116)(제3 절연막이라고도 함) 및 절연막(118)(제4 절연막이라고도 함)이 설치된다. 절연막(114, 116, 118)은, 트랜지스터(100)의 보호 절연막으로서의 기능을 갖는다.
또한 트랜지스터(100)에 있어서는, 도전막(112a)은 도전막(110a)과, 도전막(111a)의 2층 구조이다. 또한 도전막(112b)은 도전막(110b)과 도전막(111b)의 2층 구조이다. 단, 도전막(112a, 112b)의 구조에 대해서는, 이에 한정되지 않으며, 1층 구조 또는 3층 이상의 적층 구조로 해도 된다.
또한 절연막(106) 및 절연막(107)은 트랜지스터(100)의 게이트 절연막으로서의 기능을 갖는다.
트랜지스터(100)가 갖는 산화물 반도체막(108)은 산소 결손이 형성되면 캐리어인 전자가 발생하여, 노멀리 온 특성으로 되기 쉽다. 따라서 산화물 반도체막(108) 중의 산소 결손을 저감시키는 것이, 안정된 트랜지스터 특성을 얻는 데 있어서 중요해진다. 본 발명의 일 형태의 트랜지스터의 구성에 있어서는, 산화물 반도체막(108) 위의 절연막, 여기에서는, 산화물 반도체막(108) 위의 절연막(114)에 과잉의 산소를 도입함으로써, 절연막(114)으로부터 산화물 반도체막(108) 중에 산소를 이동시켜, 산화물 반도체막(108) 중의 산소 결손을 보충하는 것을 특징으로 한다. 또는 산화물 반도체막(108) 위의 절연막(116)에 과잉의 산소를 도입함으로써, 절연막(116)으로부터 절연막(114)을 통하여 산화물 반도체막(108) 중에 산소를 이동시켜, 산화물 반도체막(108) 중의 산소 결손을 보충하는 것을 특징으로 한다. 또는 산화물 반도체막(108) 위의 절연막(114) 및 절연막(116)에 과잉의 산소를 도입함으로써, 절연막(114) 및 절연막(116)의 양쪽으로부터 산화물 반도체막(108) 중에 산소를 이동시켜, 산화물 반도체막(108) 중의 산소 결손을 보충하는 것을 특징으로 한다.
따라서 절연막(114, 116)은 산소를 갖는다. 보다 구체적으로는, 절연막(114, 116)은, 산화물 반도체막(108) 중으로 이동하기 쉬운 상태에서 산소를 갖는다. 그 산소의 일례로서는, O, O2가 있다. 또한 절연막(114, 116)으로서는, 화학양론적 조성보다도 과잉으로 산소를 함유하는 영역(산소 과잉 영역)을 갖는 것이 보다 바람직하다. 달리 말하면, 절연막(114, 116)은, 산소를 방출하는 것이 가능한 절연막이다. 또한 절연막(114, 116)에 산소 과잉 영역을 형성하기 위해서는, 예를 들어 성막 후의 절연막(114, 116)에 산소를 도입하여, 산소 과잉 영역을 형성한다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이멀젼 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
또한 절연막(114, 116)을 승온 탈리 가스 분석법(TDS(Thermal Desorption Spectroscopy))으로 측정했을 경우, 산소 분자의 방출량이 1×1019개/㎤ 이상이다. 또한 절연막(114, 116) 중의 산소는, 절연막(114, 116) 중에 평균적, 거의 평균적으로 격자 사이에 존재하는 경우가 있다. 또한 절연막(114, 116) 중의 산소는, 열처리에 의하여 산화물 반도체막(108)에 확산된다.
또한 절연막(118)을 승온 탈리 가스 분석법으로 측정했을 경우, 산소 분자의 방출량이 1×1019개/㎤ 미만이다.
산화물 반도체막(108) 위에 절연막(114, 116)을 형성함으로써, 절연막(114, 116) 중의 산소를 산화물 반도체막(108)으로 이동시켜, 산화물 반도체막(108) 중에 형성되는 산소 결손을 보충하는 것이 가능해진다. 또한 절연막(114, 116) 위에 산소의 방출량이 적은 절연막(118)을 형성함으로써, 절연막(114, 116) 중의 산소가 외부로 확산되는 것을 억제할 수 있다. 산화물 반도체막(108) 중의 산소 결손을 보충함으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한 절연막(114)은 산화물 반도체막의 가전자대 상단부 에너지(Ev_os)와 전도대의 하단부 에너지(Ec_os) 사이에 질소산화물의 준위 밀도가 낮은 산화물 절연막을 사용하여 형성할 수 있다. Ev_os와 Ec_os 사이에 질소산화물의 준위 밀도가 낮은 산화물 절연막으로서, 질소산화물의 방출량이 적은 산화질화실리콘막, 또는 질소산화물의 방출량이 적은 산화질화알루미늄막 등을 사용할 수 있다.
또한 질소산화물의 방출량이 적은 산화질화실리콘막은, 승온 탈리 가스 분석법에 있어서, 질소산화물의 방출량보다 암모니아의 방출량이 많은 막이며, 대표적으로는 암모니아의 방출량이 1×1018개/㎤ 이상 5×1019개/㎤ 이하이다. 또한 암모니아의 방출량은, 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 가열 처리에 의한 방출량으로 한다.
질소산화물(NOx, x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는, 절연막(114) 등에 준위를 형성한다. 그 준위는, 산화물 반도체막(108)의 에너지 갭 내에 위치한다. 그로 인해, 질소산화물이, 절연막(114) 및 산화물 반도체막(108)의 계면에 확산되면, 그 준위가 절연막(114)측에 있어서 전자를 포획하는 경우가 있다. 이 결과, 포획된 전자가, 절연막(114) 및 산화물 반도체막(108) 계면 근방에 머무르기 때문에, 트랜지스터의 역치 전압을 플러스 방향으로 시프트시켜 버린다.
또한 질소산화물은, 가열 처리에 있어서 암모니아 및 산소와 반응한다. 절연막(114)에 포함되는 질소산화물은, 가열 처리에 있어서, 절연막(116)에 포함되는 암모니아와 반응하기 때문에, 절연막(114)에 포함되는 질소산화물이 저감된다. 이로 인해, 절연막(114) 및 산화물 반도체막(108)의 계면에 있어서, 전자가 포획되기 어렵다.
절연막(114)으로서, Ev_os와 Ec_os 사이에 질소산화물의 준위 밀도가 낮은 산화물 절연막을 사용함으로써 트랜지스터의 역치 전압의 시프트를 저감시키는 것이 가능하여, 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
또한 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 300℃ 이상 기판 변형점 미만의 가열 처리에 의하여, 절연막(114)은 100K 이하의 ESR로 측정하여 얻어진 스펙트럼에 있어서 g값이 2.037 이상 2.039 이하인 제1 시그널, g값이 2.001 이상 2.003 이하인 제2 시그널, 및 g값이 1.964 이상 1.966 이하인 제3 시그널이 관측된다. 또한 제1 시그널 및 제2 시그널의 스플릿 폭, 및 제2 시그널 및 제3 시그널의 스플릿 폭은, X 밴드의 ESR 측정에 있어서 약 5mT이다. 또한 g값이 2.037 이상 2.039 이하인 제1 시그널, g값이 2.001 이상 2.003 이하인 제2 시그널, 및 g값이 1.964 이상 1.966 이하인 제3 시그널의 스핀의 밀도의 합계가 1×1018spins/㎤ 미만이고, 대표적으로는 1×1017spins/㎤ 이상 1×1018spins/㎤ 미만이다.
또한 100K 이하의 ESR 스펙트럼에 있어서 g값이 2.037 이상 2.039 이하인 제1 시그널, g값이 2.001 이상 2.003 이하인 제2 시그널, 및 g값이 1.964 이상 1.966 이하인 제3 시그널은, 질소산화물(NOx, x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하)에 기인하는 시그널에 상당한다. 질소산화물의 대표예로서는, 일산화질소, 이산화질소 등이 있다. 즉, g값이 2.037 이상 2.039 이하인 제1 시그널, g값이 2.001 이상 2.003 이하인 제2 시그널, 및 g값이 1.964 이상 1.966 이하인 제3 시그널의 스핀의 밀도의 합계가 적을수록, 산화물 절연막에 포함되는 질소산화물의 함유량이 적다고 말할 수 있다.
또한 Ev_os와 Ec_os 사이에 질소산화물의 준위 밀도가 낮은 산화물 절연막은 SIMS(Secondary Mass Spectrometry, 2차 이온 질량 분석법)로 측정되는 질소 농도가 6×1020atoms/㎤ 이하이다.
기판 온도가 220℃ 이상, 또는 280℃ 이상, 또는 350℃ 이상이며, 실란 및 일산화이질소를 사용한 PECVD법을 사용하여, Ev_os와 Ec_os 사이에 질소산화물의 준위 밀도가 낮은 산화물 절연막을 형성함으로써, 치밀하고, 또한 경도가 높은 막을 형성할 수 있다.
이하에, 본 실시 형태의 반도체 장치에 포함되는 그 외의 구성 요소에 대해서 상세하게 설명한다.
<기판>
기판(102)의 재질 등에 큰 제한은 없지만, 적어도, 나중의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있을 필요가 있다. 예를 들어 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(102)으로서 사용해도 된다. 또한 실리콘이나 탄화 실리콘을 재료로 한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이 기판 위에 반도체 소자가 설치된 것을 기판(102)으로서 사용해도 된다. 또한 기판(102)으로서 유리 기판을 사용하는 경우, 제6 세대(1500㎜×1850㎜), 제7 세대(1870㎜×2200㎜), 제8 세대(2200㎜×2400㎜), 제9 세대(2400㎜×2800㎜), 제10 세대(2950㎜×3400㎜) 등의 대면적 기판을 사용함으로써 대형 표시 장치를 제작할 수 있다.
또한 기판(102)으로서, 가요성 기판을 사용하고, 가요성 기판 위에 직접 트랜지스터(100)를 형성해도 된다. 또는 기판(102)과 트랜지스터(100) 사이에 박리층을 형성해도 된다. 박리층은, 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판(102)으로부터 분리하고, 다른 기판에 전재하는 데도 사용할 수 있다. 그 때, 트랜지스터(100)는 내열성이 떨어지는 기판이나 가요성의 기판에도 옮겨 적재할 수 있다.
<도전막>
게이트 전극으로서 기능하는 도전막(104) 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a, 112b)으로서는, 크롬(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 망간(Mn), 니켈(Ni), 철(Fe), 코발트(Co)로부터 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 각각 형성할 수 있다.
또한 도전막(104, 112a, 112b)은 단층 구조이거나, 2층 이상의 적층 구조로 해도 된다. 예를 들어 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한 알루미늄에, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 하나 또는 복수를 조합한 합금막, 또는 질화막을 사용해도 된다.
또한 도전막(104, 112a, 112b)에는, 인듐주석산화물, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다.
또한 도전막(104, 112a, 112b)에는, Cu-X 합금막(X는, Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 적용해도 된다. Cu-X 합금막을 사용함으로써 습식 에칭 프로세스로 가공할 수 있기 때문에, 제조 비용을 억제하는 것이 가능해진다.
<게이트 절연막>
트랜지스터(100)의 게이트 절연막으로서 기능하는 절연막(106, 107)으로서는, 플라즈마 화학 기상 퇴적(PECVD: (Plasma Enhanced Chemical Vapor Deposition))법, 스퍼터링법 등에 의하여, 산화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 질화실리콘막, 산화알루미늄막, 산화하프늄막, 산화이트륨막, 산화지르코늄막, 산화갈륨막, 산화탄탈막, 산화마그네슘막, 산화란탄막, 산화세륨막 및 산화네오디뮴막을 1종 이상 포함하는 절연층을 각각 사용할 수 있다. 또한 절연막(106, 107)의 적층 구조로 하지 않고, 상술한 재료로부터 선택된 단층의 절연막, 또는 3층 이상의 절연막을 사용해도 된다.
또한 절연막(106)은 산소의 투과를 억제하는 블로킹막으로서의 기능을 갖는다. 예를 들어 절연막(107, 114, 116) 및/또는 산화물 반도체막(108) 중에 과잉의 산소를 공급하는 경우에 있어서, 절연막(106)은 산소의 투과를 억제할 수 있다.
또한 트랜지스터(100)의 채널 영역으로서 기능하는 산화물 반도체막(108)과 접하는 절연막(107)은 산화물 절연막인 것이 바람직하고, 화학양론적 조성보다도 과잉으로 산소를 함유하는 영역(산소 과잉 영역)을 갖는 것이 보다 바람직하다. 달리 말하면, 절연막(107)은 산소를 방출하는 것이 가능한 절연막이다. 또한 절연막(107)에 산소 과잉 영역을 형성하기 위해서는, 예를 들어 산소 분위기 하에서 절연막(107)을 형성하면 된다. 또는 성막 후의 절연막(107)에 산소를 도입하여, 산소 과잉 영역을 형성해도 된다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이멀젼 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
또한 절연막(107)으로서, 산화하프늄을 사용하는 경우, 이하의 효과를 발휘한다. 산화하프늄은, 산화실리콘이나 산화질화실리콘과 비교하여 비유전율이 높다. 따라서 등가 산화막 두께에 대하여 물리적인 막 두께를 크게 할 수 있기 때문에, 등가 산화막 두께를 10㎚ 이하 또는 5㎚ 이하로 했을 경우에도, 터널 전류에 의한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 실현할 수 있다. 또한 결정 구조를 갖는 산화하프늄은, 비정질 구조를 갖는 산화하프늄과 비교하여 높은 비유전율을 구비한다. 따라서 오프 전류가 작은 트랜지스터로 하기 위해서는, 결정 구조를 갖는 산화하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는, 단사정계나 입방정계 등을 들 수 있다. 단, 본 발명의 일 형태는, 이들에 한정되지 않는다.
또한 본 실시 형태에서는, 절연막(106)으로서 질화실리콘막을 형성하고, 절연막(107)으로서 산화실리콘막을 형성한다. 질화실리콘막은, 산화실리콘막과 비교하여 비유전율이 높고, 산화실리콘막과 동등한 정전 용량을 얻는데도 필요한 막 두께가 두껍기 때문에, 트랜지스터(150)의 게이트 절연막으로서, 질화실리콘막을 포함함으로써 절연막을 물리적으로 후막화할 수 있다. 따라서 트랜지스터(100)의 절연 내압의 저하를 억제하고, 나아가 절연 내압을 향상시켜서, 트랜지스터(100)의 정전 파괴를 억제할 수 있다.
<산화물 반도체막>
산화물 반도체막(108)은 산소와, In과, Zn과, M(M은, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf를 나타냄)을 갖는다. 대표적으로는, 산화물 반도체막(108)은 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물을 사용할 수 있다. 특히, 산화물 반도체막(108)으로서는, In-M-Zn 산화물을 사용하면 바람직하다.
산화물 반도체막(108)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는, In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2가 바람직하다. 또한 성막되는 산화물 반도체막(108)의 원자수비는 각각, 오차로서 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 플러스 마이너스 40％의 변동을 포함한다.
또한 산화물 반도체막(108)이 In-M-Zn 산화물막일 때, Zn 및 O를 제외한 In과 M의 원자수 비율은, 바람직하게는 In이 25atomic％ 이상, M이 75atomic％ 미만, 더욱 바람직하게는 In이 34atomic％ 이상, M이 66atomic％ 미만으로 한다.
또한 산화물 반도체막(108)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써 트랜지스터(150)의 오프 전류를 저감할 수 있다.
또한 산화물 반도체막(108)의 두께는, 3㎚ 이상 200㎚ 이하, 바람직하게는 3㎚ 이상 100㎚ 이하, 더욱 바람직하게는 3㎚ 이상 50㎚ 이하로 한다.
또한 산화물 반도체막(108)으로서는, 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어 산화물 반도체막(108)은 캐리어 밀도가 1×1017개/㎤ 이하, 바람직하게는 1×1015개/㎤ 이하, 더욱 바람직하게는 1×1013개/㎤ 이하, 보다 바람직하게는 1×1011개/㎤ 이하로 한다.
또한 이들에 한정되지 않으며, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 역치 전압 등)에 따라서 적절한 조성의 것을 사용하면 된다. 또한 필요로 하는 트랜지스터의 반도체 특성을 얻기 위해서, 산화물 반도체막(108)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한 산화물 반도체막(108)으로서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써 더욱 우수한 전기 특성을 갖는 트랜지스터를 제작할 수 있어 바람직하다. 여기에서는, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서 그 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 역치 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)이 되는 경우가 적다. 또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 오프 전류가 현저하게 작고, 채널 폭이 1×106㎛이고 채널 길이 L이 10㎛인 소자여도, 소스 전극과 드레인 전극 간의 전압(드레인 전압)이 1V부터 10V의 범위에서, 오프 전류가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라고 하는 특성을 얻을 수 있다.
따라서 상기 고순도 진성, 또는 실질적으로 고순도 진성의 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터로 할 수 있다. 또한 산화물 반도체막의 트랩 준위에 포획된 전하는, 소실될 때까지 필요로 하는 시간이 길어, 마치 고정 전하와 같이 행동하는 경우가 있다. 그로 인해, 트랩 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성이 불안정해지는 경우가 있다. 불순물로서는 수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등이 있다.
산화물 반도체막에 포함되는 수소는, 금속 원자와 결합하는 산소와 반응하여 물로 됨과 함께, 산소가 탈리한 격자(또는 산소가 탈리한 부분)에 산소 결손을 형성한다. 그 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성으로 되기 쉽다. 이로 인해, 산화물 반도체막(108)은 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체막(108)에 있어서, SIMS 분석에 의하여 얻어지는 수소 농도를, 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 보다 바람직하게는 1×1019atoms/㎤ 이하, 5×1018atoms/㎤ 이하, 바람직하게는 1×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하, 더욱 바람직하게는 1×1016atoms/㎤ 이하로 한다.
산화물 반도체막(108)에 있어서, 제14족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막(108)에 있어서 산소 결손이 증가하여, n형화되어 버린다. 이로 인해, 산화물 반도체막(108)에 있어서의 실리콘이나 탄소의 농도와, 산화물 반도체막(108)의 계면 근방의 실리콘이나 탄소의 농도(SIMS 분석에 의하여 얻어지는 농도)를 2×1018atoms/㎤ 이하, 바람직하게는 2×1017atoms/㎤ 이하로 한다.
또한 산화물 반도체막(108)에 있어서, SIMS 분석에 의하여 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를, 1×1018atoms/㎤ 이하, 바람직하게는 2×1016atoms/㎤ 이하로 한다. 알칼리 금속 및 알칼리 토금속은, 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있고, 트랜지스터의 오프 전류가 증대되어 버리는 경우가 있다. 이로 인해, 산화물 반도체막(108)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감시키는 것이 바람직하다.
또한 산화물 반도체막(108)에 질소가 포함되어 있으면, 캐리어인 전자가 발생하여, 캐리어 밀도가 증가하여, n형화되기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성으로 되기 쉽다. 따라서 그 산화물 반도체막에 있어서, 질소는 가능한 한 저감되어 있는 것이 바람직한, 예를 들어 SIMS 분석에 의하여 얻어지는 질소 농도는, 5×1018atoms/㎤ 이하로 하는 것이 바람직하다.
또한 산화물 반도체막(108)은 예를 들어 비단결정 구조여도 된다. 비단결정 구조는, 예를 들어 후술하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에 있어서, 비정질 구조는 가장 결함 준위 밀도가 높고, CAAC-OS는 가장 결함 준위 밀도가 낮다.
산화물 반도체막(108)은 예를 들어 비정질 구조여도 된다. 비정질 구조의 산화물 반도체막은, 예를 들어 원자 배열이 무질서해서, 결정 성분을 갖지 않는다. 또는 비정질 구조의 산화물막은, 예를 들어 완전한 비정질 구조이며, 결정부를 갖지 않는다.
또한 산화물 반도체막(108)이 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역의 2종 이상을 갖는 혼합막이어도 된다. 혼합막은, 예를 들어 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 갖는 단층 구조의 경우가 있다. 또한 혼합막은, 예를 들어 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상을 갖는 적층 구조를 갖는 경우가 있다.
<보호 절연막>
절연막(114, 116, 118)은 보호 절연막으로서의 기능을 갖는다. 절연막(114, 116)은 산소를 갖는다. 또한 절연막(114)은 산소를 투과할 수 있는 절연막이다. 또한 절연막(114)은 나중에 형성하는 절연막(116)을 형성할 때의, 산화물 반도체막(108)에의 대미지 완화막으로서도 기능한다.
절연막(114)으로서는, 두께가 5㎚ 이상 150㎚ 이하, 바람직하게는 5㎚ 이상 50㎚ 이하의 산화실리콘, 산화질화실리콘 등을 사용할 수 있다.
또한 절연막(114)은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래되는 g=2.001에 나타나는 신호의 스핀 밀도가 3×1017spins/㎤ 이하인 것이 바람직하다. 이것은, 절연막(114)에 포함되는 결함 밀도가 많으면, 그 결함에 산소가 결합해 버려, 절연막(114)에 있어서의 산소의 투과량이 감소되어 버린다.
또한 절연막(114)에 있어서는, 외부로부터 절연막(114)에 들어간 산소가 모두 절연막(114)의 외부로 이동하지 않고, 절연막(114)에 머무르는 산소도 있다. 또한 절연막(114)에 산소가 들어감과 함께, 절연막(114)에 포함되는 산소가 절연막(114)의 외부로 이동함으로써, 절연막(114)에 있어서 산소의 이동이 발생하는 경우도 있다. 절연막(114)으로서 산소를 투과할 수 있는 산화물 절연막을 형성하면, 절연막(114) 위에 설치되는, 절연막(116)으로부터 탈리하는 산소를, 절연막(114)을 통하여 산화물 반도체막(108)으로 이동시킬 수 있다.
절연막(116)은 화학양론적 조성을 만족시키는 산소보다도 많은 산소를 포함하는 산화물 절연막을 사용하여 형성한다. 화학양론적 조성을 만족시키는 산소보다도 많은 산소를 포함하는 산화물 절연막은 가열에 의하여 산소의 일부가 탈리한다. 화학양론적 조성을 만족시키는 산소보다도 많은 산소를 포함하는 산화물 절연막은 TDS 분석으로, 산소 분자로 환산한 산소의 탈리량이 1.0×1019/㎤ 이상, 바람직하게는 3.0×1020/㎤ 이상인 산화물 절연막이다. 또한 상기 TDS 분석에 있어서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
절연막(116)으로서는 두께가 30㎚ 이상 500㎚ 이하, 바람직하게는 50㎚ 이상 400㎚ 이하인 산화실리콘, 산화질화실리콘 등을 사용할 수 있다.
또한 절연막(116)은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래되는 g=2.001에 나타나는 신호의 스핀 밀도가 1.5×1018spins/㎤ 미만, 나아가 1×1018spins/㎤ 이하인 것이 바람직하다. 또한 절연막(116)은 절연막(114)과 비교하여 산화물 반도체막(108)으로부터 이격되어 있기 때문에, 절연막(114)보다 결함 밀도가 많아도 된다.
또한 절연막(114, 116)은, 동종의 재료의 절연막을 사용할 수 있기 때문에, 절연막(114)과 절연막(116)의 계면을 명확하게 확인할 수 없는 경우가 있다. 따라서 본 실시 형태에 있어서는, 절연막(114)과 절연막(116)의 계면은, 파선으로 도시하고 있다. 또한 본 실시 형태에 있어서는, 절연막(114)과 절연막(116)의 2층 구조에 대하여 설명했지만, 이에 한정되지 않으며, 예를 들어 절연막(114)의 단층 구조로 해도 된다.
절연막(118)은 질소를 갖는다. 또한 절연막(118)은 질소 및 실리콘을 갖는다. 또한 절연막(118)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 블로킹할 수 있는 기능을 갖는다. 절연막(118)을 형성함으로써, 산화물 반도체막(108)으로부터의 산소의 외부로의 확산과, 절연막(114, 116)에 포함되는 산소의 외부로의 확산과, 외부로부터 산화물 반도체막(108)에의 수소, 물 등의 인입을 방지할 수 있다. 절연막(118)으로서는, 예를 들어 질화물 절연막을 사용할 수 있다. 그 질화물 절연막으로서는, 질화실리콘, 질화산화실리콘, 질화알루미늄, 질화산화알루미늄 등이 있다. 또한 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과를 갖는 질화물 절연막 대신에 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막을 설치해도 된다. 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막으로서는, 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화질화갈륨, 산화이트륨, 산화질화이트륨, 산화하프늄, 산화질화하프늄 등이 있다.
또한 상기 기재된, 도전막, 절연막, 산화물 반도체막 등의 다양한 막은, 스퍼터링법이나 PECVD법에 의하여 형성할 수 있지만, 다른 방법, 예를 들어 ALD(Atomic Layer Deposition)법, 또는 열CVD(Chemical Vapor Deposition)법에 의하여 형성해도 된다. 열CVD법의 예로서 MOCVD(Metal Organic Chemical Vapor Deposition)법을 들 수 있다.
열CVD법은, 플라즈마를 사용하지 않는 성막 방법이기 때문에, 플라즈마 대미지에 의하여 결함이 생성될 일이 없다는 이점을 갖는다.
열CVD법은, 원료 가스와 산화제를 동시에 챔버 내에 보내고, 챔버 내를 대기압 또는 감압 하로 하고, 기판 근방 또는 기판 위에서 반응시켜서 기판 위에 퇴적시킴으로써 성막을 행해도 된다.
또한 ALD법은, 챔버 내를 대기압 또는 감압 하로 하고, 반응을 위한 원료 가스가 순차적으로 챔버에 도입되고, 그 가스 도입의 순서를 반복함으로써 성막을 행해도 된다. 예를 들어 각각의 스위칭 밸브(고속 밸브라고도 칭함)를 전환하여 2종류 이상의 원료 가스를 순서대로 챔버에 공급하고, 복수종의 원료 가스가 혼합되지 않도록 제1 원료 가스와 동시 또는 그 후에 불활성 가스(아르곤, 또는 질소 등) 등을 도입하고, 제2 원료 가스를 도입한다. 또한 동시에 불활성 가스를 도입할 경우에는, 불활성 가스는 캐리어 가스로 되고, 또한 제2 원료 가스의 도입 시에도 동시에 불활성 가스를 도입해도 된다. 또한 불활성 가스를 도입하는 대신 진공 배기에 의하여 제1 원료 가스를 배출한 후, 제2 원료 가스를 도입해도 된다. 제1 원료 가스가 기판의 표면에 흡착하여 제1층을 성막하고, 나중에 도입되는 제2 원료 가스와 반응하여, 제2층이 제1층 위에 적층되어서 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수 회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입 순서를 반복하는 횟수에 의하여 조절할 수 있기 때문에, 정밀한 막 두께 조절이 가능하여, 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법 등의 열CVD법은, 상기 실시 형태의 도전막, 절연막, 산화물 반도체막, 금속 산화막 등의 다양한 막을 형성할 수 있고, 예를 들어 In-Ga-ZnO막을 성막하는 경우에는, 트리메틸인듐, 트리메틸갈륨, 및 디메틸아연을 사용한다. 또한 트리메틸인듐의 화학식은, In(CH3)3이다. 또한 트리메틸갈륨의 화학식은, Ga(CH3)3이다. 또한 디메틸아연의 화학식은, Zn(CH3)2이다. 또한 이들의 조합에 한정되지 않으며, 트리메틸갈륨 대신에 트리에틸갈륨(화학식 Ga(C2H5)3)을 사용할 수도 있고, 디메틸아연 대신에 디에틸아연(화학식 Zn(C2H5)2)을 사용할 수도 있다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 산화하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄알콕시드 용액, 대표적으로는 테트라키스디메틸아미드하프늄(TDMAH))을 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다. 또한 테트라키스디메틸아미드하프늄의 화학식은 Hf[N(CH3)2]4이다. 또한 다른 재료액으로서는, 테트라키스(에틸메틸아미드)하프늄 등이 있다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 산화알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 포함하는 액체(트리메틸알루미늄(TMA) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 또한 트리메틸알루미늄의 화학식은 Al(CH3)3이다. 또한 다른 재료액으로서는, 트리스(디메틸아미드)알루미늄, 트리이소부틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) 등이 있다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 산화실리콘막을 형성하는 경우에는, 헥사클로로디실란을 피성막면에 흡착시켜, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 텅스텐막을 성막하는 경우에는, WF6 가스와 B2H6 가스를 순차 반복 도입하여 초기 텅스텐막을 형성하고, 그 후, WF6 가스와 H2 가스를 동시에 도입하여 텅스텐막을 형성한다. 또한 B2H6 가스 대신에 SiH4 가스를 사용해도 된다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 성막하는 경우에는, In(CH3)3 가스와 O3 가스를 순차 반복 도입하여 In-O층을 형성하고, 그 후, Ga(CH3)3 가스와 O3 가스를 동시에 도입하여 GaO층을 형성하고, 또한 그 후 Zn(CH3)2와 O3 가스를 동시에 도입하여 ZnO층을 형성한다. 또한 이 층의 순서는 이 예에 한정하지 않는다. 또한 이 가스를 섞어서 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성해도 된다. 또한 O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용해도 되지만, H를 포함하지 않는 O3 가스를 사용하는 편이 바람직하다. 또한 In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용해도 된다. 또한 Ga(CH3)3 가스 대신에 Ga(C2H5)3 가스를 사용해도 된다. 또한 Zn(CH3)2 가스를 사용해도 된다.
이어서, 도 1의 (A)(B)(C)에 도시하는 트랜지스터(100)와 상이한 구성예에 대해서, 도 2의 (A)(B)(C)(D)를 사용하여 설명한다. 또한 앞서 설명한 기능과 동일한 기능을 갖는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
<반도체 장치의 구성예 2>
도 2의 (A)는 트랜지스터(100A)의 채널 길이 방향의 단면도이며, 도 2의 (B)는 트랜지스터(100A)의 채널 폭 방향의 단면도이다. 또한 도 2의 (C)는 트랜지스터(100B)의 채널 길이 방향의 단면도이며, 도 2의 (D)는 트랜지스터(100B)의 채널 폭 방향의 단면도이다. 또한 트랜지스터(100A) 및 트랜지스터(100B)의 상면도에 대해서는, 각각 도 1의 (A)에 도시하는 상면도와 동일하기 때문에, 여기에서의 기재는 생략한다.
도 2의 (A)(B)에 도시하는 트랜지스터(100A)는, 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104)과, 기판(102) 및 도전막(104) 위의 절연막(106)과, 절연막(106) 위의 절연막(107)과, 절연막(107) 위의 산화물 반도체막(108)과, 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a, 112b)을 갖는다. 또한 트랜지스터(100A) 위, 보다 상세하게는, 도전막(112a, 112b) 및 산화물 반도체막(108) 위에는 절연막(114, 116, 118) 및 절연막(131)(제5 절연막이라고도 함)이 형성된다. 절연막(114, 116, 118, 131)은, 트랜지스터(100A)의 보호 절연막으로서의 기능을 갖는다.
트랜지스터(100A)는, 도 1의 (B)(C)에 도시하는 트랜지스터(100)와 절연막(131)이 형성되는 점이 상이하다. 구체적으로는, 절연막(131)은 절연막(116)과 절연막(118) 사이에 형성된다.
도 2의 (C)(D)에 도시하는 트랜지스터(100B)는, 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104)과, 기판(102) 및 도전막(104) 위의 절연막(106)과, 절연막(106) 위의 절연막(107)과, 절연막(107) 위의 산화물 반도체막(108)과, 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a, 112b)을 갖는다. 또한 트랜지스터(100B) 위, 보다 상세하게는, 도전막(112a, 112b) 및 산화물 반도체막(108) 위에는 절연막(114, 116, 118, 131)이 설치된다. 절연막(114, 116, 118, 131)은, 트랜지스터(100B)의 보호 절연막으로서의 기능을 갖는다.
트랜지스터(100B)는, 도 1의 (B)(C)에 도시하는 트랜지스터(100)와 절연막(131)이 설치되는 점이 상이하다. 구체적으로는, 절연막(131)은 절연막(114)과 절연막(116) 사이에 설치된다.
절연막(131)은 절연막(114) 및/또는 절연막(116) 중에 포함되는 산소의 방출을 억제하는 기능을 갖는다. 또한 절연막(131)은 금속의 산화물 또는 질화물이며, 그 금속은, 인듐, 아연, 티타늄, 알루미늄, 텅스텐, 탄탈륨, 또는 몰리브덴 중에서 선택되는 적어도 하나 이상을 갖는다.
절연막(131)을 설치함으로써, 절연막(114) 및/또는 절연막(116) 중에 포함되는 산소가 외부로 확산하는 것을 억제할 수 있다. 달리 말하면, 절연막(131)을 설치함으로써, 절연막(114) 및/또는 절연막(116) 중에 포함되는 산소를 산화물 반도체막(108)측으로 적절하게 이동시키는 것이 가능해진다. 따라서 산화물 반도체막(108)의 산소 결손이 보충되어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
이어서, 도 1의 (A)(B)(C)에 도시하는 트랜지스터(100)와 상이한 구성예에 대해서, 도 3의 (A)(B)(C)를 사용하여 설명한다. 또한 앞서 설명한 기능과 동일한 기능을 갖는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
<반도체 장치의 구성예 3>
도 3의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(150)의 상면도이며, 도 3의 (B)는 도 3의 (A)에 도시하는 일점쇄선 X1-X2 사이에 있어서의 절단면의 단면도에 상당하고, 도 3의 (C)는 도 3의 (A)에 도시하는 일점쇄선 Y1-Y2 사이에 있어서의 절단면의 단면도에 상당한다.
트랜지스터(150)는 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104)과, 기판(102) 및 도전막(104) 위의 절연막(106)과, 절연막(106) 위의 절연막(107)과, 절연막(107) 위의 산화물 반도체막(108)과, 산화물 반도체막(108) 위의 절연막(114)과, 절연막(114) 위의 절연막(116)과, 절연막(114) 및 절연막(116)에 형성되는 개구부(141a, 141b)를 통하여 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a, 112b)을 갖는다. 또한 트랜지스터(150) 위, 보다 상세하게는, 도전막(112a, 112b) 및 절연막(116) 위에는 절연막(118)이 형성된다. 절연막(114) 및 절연막(116)은 산화물 반도체막(108)의 보호 절연막으로서의 기능을 갖는다. 절연막(118)은 트랜지스터(150)의 보호 절연막으로서의 기능을 갖는다.
앞서 기술한 트랜지스터(100, 100A, 100B)에 있어서는, 채널 에치형의 구조였던 것에 비해, 도 3의 (A)(B)(C)에 도시하는 트랜지스터(150)는 채널 보호형의 구조이다. 이와 같이, 본 발명의 일 형태의 반도체 장치는, 채널 에치형 및 채널 보호형 양쪽의 트랜지스터 구조에 적용할 수 있다.
트랜지스터(150)로서는, 앞서 기술한 트랜지스터(100)와 마찬가지로, 산화물 반도체막(108) 위에 절연막(114)이 설치되는 구성이기 때문에, 절연막(114)에 포함되는 산소가 산화물 반도체막(108) 중의 산소 결손을 보충할 수 있다.
이어서, 도 3의 (A)(B)(C)에 도시하는 트랜지스터(150)와 상이한 구성예에 대해서, 도 4의 (A)(B)(C)(D)를 사용하여 설명한다. 또한 앞서 설명한 기능과 동일한 기능을 갖는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
<반도체 장치의 구성예 4>
도 4의 (A)는 트랜지스터(150A)의 채널 길이 방향의 단면도이며, 도 4의 (B)는 트랜지스터(150A)의 채널 폭 방향의 단면도이다. 또한 도 4의 (C)는 트랜지스터(150B)의 채널 길이 방향의 단면도이며, 도 4의 (D)는 트랜지스터(150B)의 채널 폭 방향의 단면도이다. 또한 트랜지스터(150A) 및 트랜지스터(150B)의 상면도에 대해서는, 각각 도 3의 (A)에 도시하는 상면도와 동일하기 때문에, 여기에서의 기재는 생략한다.
도 4의 (A)(B)에 도시하는 트랜지스터(150A)는, 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104)과, 기판(102) 및 도전막(104) 위의 절연막(106)과, 절연막(106) 위의 절연막(107)과, 절연막(107) 위의 산화물 반도체막(108)과, 산화물 반도체막(108) 위의 절연막(114)과, 절연막(114) 위의 절연막(116)과, 절연막(116) 위의 절연막(131)과, 절연막(114), 절연막(116) 및 절연막(131)에 형성되는 개구부(141a, 141b)를 통하여 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a, 112b)을 갖는다. 또한 트랜지스터(150A) 위, 보다 상세하게는, 도전막(112a, 112b) 및 절연막(131) 위에는 절연막(118)이 형성된다. 절연막(114), 절연막(116) 및 절연막(131)은 산화물 반도체막(108)의 보호 절연막으로서의 기능을 갖는다. 절연막(118)은 트랜지스터(150A)의 보호 절연막으로서의 기능을 갖는다.
트랜지스터(150A)는, 도 3의 (B)(C)에 도시하는 트랜지스터(150)와 절연막(131)이 설치되는 점이 상이하다. 구체적으로는, 절연막(131)은 절연막(116)과 절연막(118) 사이에 설치된다. 그 외의 구성은 트랜지스터(150)와 동일하며, 동일한 효과를 발휘한다.
도 4의 (C)(D)에 도시하는 트랜지스터(150B)는, 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104)과, 기판(102) 및 도전막(104) 위의 절연막(106)과, 절연막(106) 위의 절연막(107)과, 절연막(107) 위의 산화물 반도체막(108)과, 산화물 반도체막(108) 위의 절연막(114)과, 절연막(114) 위의 절연막(131)과, 절연막(131) 위의 절연막(116)과, 절연막(114), 절연막(116) 및 절연막(131)에 형성되는 개구부(141a, 141b)를 통하여 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a, 112b)을 갖는다. 또한 트랜지스터(150B) 위, 보다 상세하게는, 도전막(112a, 112b) 및 절연막(116) 위에는 절연막(118)이 형성된다. 절연막(114), 절연막(116) 및 절연막(131)은 산화물 반도체막(108)의 보호 절연막으로서의 기능을 갖는다. 절연막(118)은 트랜지스터(150B)의 보호 절연막으로서의 기능을 갖는다.
트랜지스터(150B)는, 도 3의 (B)(C)에 도시하는 트랜지스터(150)와 절연막(131)이 설치되는 점이 상이하다. 구체적으로는, 절연막(131)은 절연막(114)과 절연막(116) 사이에 설치된다. 그 외의 구성은 트랜지스터(150)와 동일하며, 동일한 효과를 발휘한다.
이어서, 도 3의 (A)(B)(C)에 도시하는 트랜지스터(150)와 상이한 구성예에 대해서, 도 5의 (A)(B)(C)를 사용하여 설명한다. 또한 앞서 설명한 기능과 동일한 기능을 갖는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
<반도체 장치의 구성예 5>
도 5의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(160)의 상면도이며, 도 5의 (B)는 도 5의 (A)에 도시하는 일점쇄선 X1-X2 사이에 있어서의 절단면의 단면도에 상당하고, 도 5의 (C)는 도 5의 (A)에 도시하는 일점쇄선 Y1-Y2 사이에 있어서의 절단면의 단면도에 상당한다.
트랜지스터(160)는 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104)과, 기판(102) 및 도전막(104) 위의 절연막(106)과, 절연막(106) 위의 절연막(107)과, 절연막(107) 위의 산화물 반도체막(108)과, 산화물 반도체막(108) 위의 절연막(114)과, 절연막(114) 위의 절연막(116)과, 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a, 112b)을 갖는다. 또한 트랜지스터(160) 위, 보다 상세하게는, 도전막(112a, 112b) 및 절연막(116) 위에는 절연막(118)이 형성된다. 절연막(114) 및 절연막(116)은 산화물 반도체막(108)의 보호 절연막으로서의 기능을 갖는다. 절연막(118)은 트랜지스터(160)의 보호 절연막으로서의 기능을 갖는다.
트랜지스터(160)는 도 3의 (A)(B)(C)에 도시하는 트랜지스터(150)와 절연막(114, 116)의 형상이 상이하다. 구체적으로는, 트랜지스터(160)의 절연막(114, 116)은, 산화물 반도체막(108)의 채널 영역 위에 섬형으로 설치된다. 그 외의 구성은 트랜지스터(150)와 동일하며, 동일한 효과를 발휘한다.
이어서, 도 5의 (A)(B)(C)에 도시하는 트랜지스터(160)와 상이한 구성예에 대해서, 도 6의 (A)(B)(C)(D)를 사용하여 설명한다. 또한 앞서 설명한 기능과 동일한 기능을 갖는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
<반도체 장치의 구성예 6>
도 6의 (A)는 트랜지스터(160A)의 채널 길이 방향의 단면도이며, 도 6의 (B)는 트랜지스터(160A)의 채널 폭 방향의 단면도이다. 또한 도 6의 (C)는 트랜지스터(160B)의 채널 길이 방향의 단면도이며, 도 6의 (D)는 트랜지스터(160B)의 채널 폭 방향의 단면도이다. 또한 트랜지스터(160A) 및 트랜지스터(160B)의 상면도에 대해서는, 각각 도 5의 (A)에 도시하는 상면도와 동일하기 때문에, 여기에서의 기재는 생략한다.
트랜지스터(160A)는, 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104)과, 기판(102) 및 도전막(104) 위의 절연막(106)과, 절연막(106) 위의 절연막(107)과, 절연막(107) 위의 산화물 반도체막(108)과, 산화물 반도체막(108) 위의 절연막(114)과, 절연막(114) 위의 절연막(116)과, 절연막(116) 위의 절연막(131)과, 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a, 112b)을 갖는다. 또한 트랜지스터(160A) 위, 보다 상세하게는, 도전막(112a, 112b) 및 절연막(131) 위에는 절연막(118)이 형성된다. 절연막(114) 및 절연막(116, 131)은, 산화물 반도체막(108)의 보호 절연막으로서의 기능을 갖는다. 절연막(118)은 트랜지스터(160A)의 보호 절연막으로서의 기능을 갖는다.
트랜지스터(160A)는, 도 5의 (B)(C)에 도시하는 트랜지스터(160)와 절연막(131)이 설치되는 점이 상이하다. 구체적으로는, 트랜지스터(160A)의 절연막(131)은 절연막(116)과 절연막(118) 사이에 설치된다. 그 외의 구성은, 트랜지스터(160)와 동일하며, 동일한 효과를 발휘한다.
트랜지스터(160B)는, 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104)과, 기판(102) 및 도전막(104) 위의 절연막(106)과, 절연막(106) 위의 절연막(107)과, 절연막(107) 위의 산화물 반도체막(108)과, 산화물 반도체막(108) 위의 절연막(114)과, 절연막(114) 위의 절연막(131)과, 절연막(131) 위의 절연막(116)과, 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a, 112b)을 갖는다. 또한 트랜지스터(160B) 위, 보다 상세하게는, 도전막(112a, 112b) 및 절연막(116) 위에는 절연막(118)이 형성된다. 절연막(114) 및 절연막(116, 131)은, 산화물 반도체막(108)의 보호 절연막으로서의 기능을 갖는다. 절연막(118)은 트랜지스터(160B)의 보호 절연막으로서의 기능을 갖는다.
트랜지스터(160B)는, 도 5의 (B)(C)에 도시하는 트랜지스터(160)와 절연막(131)이 설치되는 점이 상이하다. 구체적으로는, 트랜지스터(160B)의 절연막(131)은 절연막(114)과 절연막(116) 사이에 설치된다. 그 외의 구성은, 트랜지스터(160)와 동일하며, 동일한 효과를 발휘한다.
이어서, 도 1의 (A)(B)(C)에 도시하는 트랜지스터(100)와 상이한 구성예에 대해서, 도 7의 (A)(B)(C)를 사용하여 설명한다. 또한 앞서 설명한 기능과 동일한 기능을 갖는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
<반도체 장치의 구성예 7>
도 7의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(170)의 상면도이며, 도 7의 (B)는 도 7의 (A)에 도시하는 일점쇄선 X1-X2 사이에 있어서의 절단면의 단면도에 상당하고, 도 7의 (C)는 도 7의 (A)에 도시하는 일점쇄선 Y1-Y2 사이에 있어서의 절단면의 단면도에 상당한다.
트랜지스터(170)는 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104)과, 기판(102) 및 도전막(104) 위의 절연막(106)과, 절연막(106) 위의 절연막(107)과, 절연막(107) 위의 산화물 반도체막(108)과, 산화물 반도체막(108) 위의 절연막(114)과, 절연막(114) 위의 절연막(116)과, 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a, 112b)을 갖는다. 또한 트랜지스터(170) 위, 보다 상세하게는, 도전막(112a, 112b) 및 절연막(116) 위에는 절연막(118), 절연막(118) 위의 도전막(120a, 120b)이 형성된다. 절연막(114) 및 절연막(116)은 산화물 반도체막(108)의 보호 절연막으로서의 기능을 갖는다. 절연막(118)은 트랜지스터(170)의 보호 절연막으로서의 기능을 갖는다. 또한 도전막(120a)은 절연막(114, 116, 118)에 형성되는 개구부(142c)를 통하여 도전막(112b)과 접속된다. 또한 도전막(120b)은 절연막(118) 위의 산화물 반도체막(108)과 중첩되는 위치에 형성된다.
또한 트랜지스터(170)에 있어서, 절연막(114, 116, 118)은, 트랜지스터(170)의 제2 게이트 절연막으로서의 기능을 갖는다. 또한 트랜지스터(170)에 있어서, 도전막(120a)은 예를 들어 표시 장치에 사용하는 화소 전극으로서의 기능을 갖는다. 또한 트랜지스터(170)에 있어서, 도전막(120b)은 제2 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다.
또한 도 7의 (C)에 도시한 바와 같이 도전막(120b)은 절연막(106, 107, 114, 116, 118)에 형성되는 개구부(142a, 142b)에 있어서, 게이트 전극으로서 기능하는 도전막(104)에 접속된다. 따라서 도전막(120b)과 도전막(104)은 동일한 전위가 부여된다.
또한 본 실시 형태에 있어서는, 개구부(142a, 142b)를 설치하고, 도전막(120b)과 도전막(104)을 접속하는 구성에 대하여 예시했지만, 이에 한정되지 않는다. 예를 들어 개구부(142a) 또는 개구부(142b) 중 어느 한쪽 개구부만을 형성하고, 도전막(120b)과 도전막(104)을 접속하는 구성, 또는 개구부(142a) 및 개구부(142b)를 설치하지 않고, 도전막(120b)과 도전막(104)을 접속하지 않는 구성으로 해도 된다. 또한 도전막(120b)과 도전막(104)을 접속하지 않는 구성의 경우, 도전막(120b)과 도전막(104)에는 각각 상이한 전위를 부여할 수 있다.
또한 도 7의 (B)에 도시한 바와 같이, 산화물 반도체막(108)은 게이트 전극으로서 기능하는 도전막(104)과, 제2 게이트 전극으로서 기능하는 도전막(120b) 각각과 대향하도록 위치하고, 2개의 게이트 전극으로서 기능하는 도전막에 끼워져 있다. 제2 게이트 전극으로서 기능하는 도전막(120b)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이는, 산화물 반도체막(108)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이보다도 각각 길고, 산화물 반도체막(108)의 전체는, 절연막(114, 116, 118)을 개재하여 도전막(120b)에 덮여 있다. 또한 제2 게이트 전극으로서 기능하는 도전막(120b)과 게이트 전극으로서 기능하는 도전막(104)은, 절연막(106, 107, 114, 116, 118)에 형성되는 개구부(142a, 142b)에 있어서 접속되기 때문에, 산화물 반도체막(108)의 채널 폭 방향의 측면은, 절연막(114, 116, 118)을 개재하여 제2 게이트 전극으로서 기능하는 도전막(120b)과 대향하고 있다.
달리 말하면, 트랜지스터(170)의 채널 폭 방향에 있어서, 게이트 전극으로서 기능하는 도전막(104) 및 제2 게이트 전극으로서 기능하는 도전막(120b)은 게이트 절연막으로서 기능하는 절연막(106, 107) 및 제2 게이트 절연막으로서 기능하는 절연막(114, 116, 118)에 형성되는 개구부에 있어서 접속함과 함께, 게이트 절연막으로서 기능하는 절연막(106, 107) 및 제2 게이트 절연막으로서 기능하는 절연막(114, 116, 118)을 개재하여 산화물 반도체막(108)을 둘러싸는 구성이다.
이와 같은 구성을 가짐으로써, 트랜지스터(170)에 포함되는 산화물 반도체막(108)을 게이트 전극으로서 기능하는 도전막(104) 및 제2 게이트 전극으로서 기능하는 도전막(120b)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 트랜지스터(170)와 같이, 게이트 전극 및 제2 게이트 전극의 전계에 의하여, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 surrounded channel(s-channel) 구조라고 칭할 수 있다.
트랜지스터(170)는 s-channel 구조를 갖기 때문에, 게이트 전극으로서 기능하는 도전막(104)에 의하여 채널을 유기시키기 위한 전계를 효과적으로 산화물 반도체막(108)에 인가할 수 있기 때문에, 트랜지스터(170)의 전류 구동 능력이 향상되어, 높은 온 전류 특성을 얻는 것이 가능해진다. 또한 온 전류를 높게 하는 것이 가능하기 때문에, 트랜지스터(170)를 미세화하는 것이 가능해진다. 또한 트랜지스터(170)는 게이트 전극으로서 기능하는 도전막(104) 및 제2 게이트 전극으로서 기능하는 도전막(120b)에 의하여 둘러싸인 구조를 갖기 때문에, 트랜지스터(170)의 기계적 강도를 높일 수 있다.
이어서, 도 1의 (A)(B)(C)에 도시하는 트랜지스터(100)와 상이한 구성예에 대해서, 도 8의 (A)(B)(C)(D)를 사용하여 설명한다. 또한 앞서 설명한 기능과 동일한 기능을 갖는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
<반도체 장치의 구성예 8>
도 8의 (A)(B)는 도 1의 (B)(C)에 도시하는 트랜지스터(100)의 변형예 단면도이다. 또한 도 8의 (C)(D)는 도 1의 (B)(C)에 도시하는 트랜지스터(100)의 변형예 단면도이다.
도 8의 (A)(B)에 도시하는 트랜지스터(100C)는, 도 1의 (B)(C)에 도시하는 트랜지스터(100)가 갖는 산화물 반도체막(108)을 3층의 적층 구조로 하고 있다. 보다 구체적으로는, 트랜지스터(100C)가 갖는 산화물 반도체막(108)은 산화물 반도체막(108a)과, 산화물 반도체막(108b)과, 산화물 반도체막(108c)을 갖는다.
도 8의 (C)(D)에 도시하는 트랜지스터(100D)는, 도 1의 (B)(C)에 도시하는 트랜지스터(100)가 갖는 산화물 반도체막(108)을 2층의 적층 구조로 하고 있다. 보다 구체적으로는, 트랜지스터(100D)가 갖는 산화물 반도체막(108)은 산화물 반도체막(108a)과, 산화물 반도체막(108b)을 갖는다.
여기서, 산화물 반도체막(108a, 108b, 108c) 및 산화물 반도체막(108)에 접하는 절연막의 밴드 구조에 대해서, 도 9를 사용하여 설명한다.
도 9의 (A)는 절연막(107), 산화물 반도체막(108a, 108b, 108c) 및 절연막(114)을 갖는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다. 또한 도 9의 (B)는 절연막(107), 산화물 반도체막(108a, 108b), 및 절연막(114)을 갖는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다. 또한 밴드 구조는, 이해를 용이하게 하기 위하여 절연막(107), 산화물 반도체막(108a, 108b, 108c) 및 절연막(114)의 전도대 하단부의 에너지 준위(Ec)를 나타낸다.
또한 도 9의 (A)는 절연막(107, 114)으로서 산화실리콘막을 사용하고, 산화물 반도체막(108a)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:1:1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108b)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:4:5인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108c)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:3:6인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하는 구성의 밴드도이다.
또한 도 9의 (B)는 절연막(107, 114)으로서 산화실리콘막을 사용하고, 산화물 반도체막(108a)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:1:1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108b)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:3:6인 금속 산화물 타깃을 사용하여 형성되는 금속 산화막을 사용하는 구성의 밴드도이다.
도 9의 (A)(B)에 도시한 바와 같이, 산화물 반도체막(108a, 108b)에 있어서, 전도대 하단부의 에너지 준위는 완만하게 변화한다. 바꾸어 말하면, 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이러한 밴드 구조를 갖기 위해서는, 산화물 반도체막(108a)과 산화물 반도체막(108b)의 계면에 있어서, 산화물 반도체에 있어서 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않는 것이 바람직하다.
산화물 반도체막(108a) 및 산화물 반도체막(108b)에 연속 접합을 형성하기 위해서는, 로드로크 실을 구비한 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 접촉시키지 않고 연속하여 적층하는 것이 필요해진다.
도 9의 (A)(B)에 도시하는 구성으로 함으로써 산화물 반도체막(108a)이 웰(우물)이 되어, 상기 적층 구조를 사용한 트랜지스터에 있어서, 채널 영역이 산화물 반도체막(108a)에 형성되는 것을 알 수 있다.
또한 산화물 반도체막(108b, 108c)을 설치함으로써, 산화물 반도체막(108a)에 형성될 수 있는 트랩 준위를 멀리 떨어지게 할 수 있다.
또한 트랩 준위가 채널 영역으로서 기능하는 산화물 반도체막(108a)의 전도대 하단부의 에너지 준위(Ec)보다 진공 준위로부터 멀어지게 되는 경우가 있어, 트랩 준위에 전자가 축적되기 쉬워지게 된다. 트랩 준위에 전자가 축적됨으로써, 마이너스의 고정 전하가 되고, 트랜지스터의 역치 전압은 플러스 방향으로 시프트해버린다. 따라서 트랩 준위가 산화물 반도체막(108a)의 전도대 하단부의 에너지 준위(Ec)보다 진공 준위와 가까워지도록 구성하면 바람직하다. 이렇게 함으로써, 트랩 준위에 전자가 축적되기 어려워져, 트랜지스터의 온 전류를 증대시키는 것이 가능함과 함께, 전계 효과 이동도를 높일 수 있다.
또한 도 9의 (A)(B)에 있어서, 산화물 반도체막(108b, 108c)은, 산화물 반도체막(108a)보다도 전도대 하단부의 에너지 준위가 진공 준위에 가깝고, 대표적으로는, 산화물 반도체막(108a)의 전도대 하단부의 에너지 준위와, 산화물 반도체막(108b, 108c)의 전도대 하단부의 에너지 준위의 차가, 0.15eV 이상, 또는 0.5eV 이상, 또한 2eV 이하, 또는 1eV 이하이다. 즉, 산화물 반도체막(108b, 108c)의 전자 친화력과, 산화물 반도체막(108a)의 전자 친화력의 차가, 0.15eV 이상, 또는 0.5eV 이상, 또한 2eV 이하, 또는 1eV 이하이다.
이와 같은 구성을 가짐으로써, 산화물 반도체막(108a)이 전류의 주된 경로가 되어, 채널 영역으로서 기능한다. 또한 산화물 반도체막(108b, 108c)은, 채널 영역이 형성되는 산화물 반도체막(108a)을 구성하는 금속 원소의 1종 이상으로 구성되는 산화물 반도체막이기 때문에, 산화물 반도체막(108a)과 산화물 반도체막(108b)의 계면에 있어서, 계면 산란이 일어나기 어렵다. 따라서 그 계면에 있어서는 캐리어의 움직임이 저해되지 않기 때문에, 트랜지스터의 전계 효과 이동도가 높아진다.
또한 산화물 반도체막(108b, 108c)은, 채널 영역의 일부로서 기능하는 것을 방지하기 위해서, 도전율이 충분히 낮은 재료를 사용하는 것으로 한다. 또는 산화물 반도체막(108b, 108c)에는, 전자 친화력(진공 준위와 전도대 하단부의 에너지 준위의 차)이 산화물 반도체막(108a)보다도 작고, 전도대 하단부의 에너지 준위가 산화물 반도체막(108a)의 전도대 하단부 에너지 준위와 차분(밴드 오프셋)을 갖는 재료를 사용하는 것으로 한다. 또한 드레인 전압의 크기에 의존한 역치 전압의 차가 발생하는 것을 억제하기 위해서는, 산화물 반도체막(108b, 108c)의 전도대 하단부의 에너지 준위가, 산화물 반도체막(108a)의 전도대 하단부의 에너지 준위보다도 0.2eV보다 더 진공 준위에 가까운 재료, 바람직하게는 0.5eV 이상 진공 준위에 가까운 재료를 적용하는 것이 바람직하다.
또한 산화물 반도체막(108b, 108c)은, 막 중에 스피넬형 결정 구조가 포함되지 않는 것이 바람직하다. 산화물 반도체막(108b, 108c)의 막 중에 스피넬형 결정 구조를 포함하는 경우, 그 스피넬형 결정 구조와 다른 영역의 계면에 있어서, 도전막(112a, 112b)의 구성 원소가 산화물 반도체막(108a)으로 확산되게 되는 경우가 있다. 또한 산화물 반도체막(108b, 108c)이 후술하는 CAAC-OS일 경우, 도전막(112a, 112b)의 구성 원소, 예를 들어 구리 원소의 블로킹성이 높아져 바람직하다.
산화물 반도체막(108b, 108c)의 막 두께는, 도전막(112a, 112b)의 구성 원소가 산화물 반도체막(108a)으로 확산하는 것을 억제할 수 있는 막 두께 이상이며, 절연막(114)으로부터 산화물 반도체막(108a)에의 산소의 공급을 억제하는 막 두께 미만으로 한다. 예를 들어 산화물 반도체막(108b, 108c)의 막 두께가 10㎚ 이상이면 도전막(112a, 112b)의 구성 원소가 산화물 반도체막(108a)으로 확산되는 것을 억제할 수 있다. 또한 산화물 반도체막(108b, 108c)의 막 두께를 100㎚ 이하로 하면, 절연막(114, 116)으로부터 산화물 반도체막(108a)에 효과적으로 산소를 공급할 수 있다.
산화물 반도체막(108b, 108c)이 In-M-Zn 산화물일 때, 원소 M으로서 Ti, Ga, Y, Zr, La, Ce, Nd, Sn 또는 Hf를 In보다 높은 원자수비로 가짐으로써, 산화물 반도체막(108b, 108c)의 에너지 갭을 크게, 전자 친화력을 작게 할 수 있다. 따라서 산화물 반도체막(108a)과의 전자 친화력의 차를 원소 M의 조성에 의하여 제어하는 것이 가능하게 되는 경우가 있다. 또한 Ti, Ga, Y, Zr, La, Ce, Nd, Sn 또는 Hf는, 산소와의 결합력이 강한 금속 원소이기 때문에, 이 원소를 In보다 높은 원자수비로 가짐으로써, 산소 결손이 발생되기 어려워진다.
또한 산화물 반도체막(108b, 108c)이 In-M-Zn 산화물일 때, Zn 및 O를 제외한 In 및 M의 원자수 비율은, 바람직하게는 In이 50atomic％ 미만, M이 50atomic％ 이상, 더욱 바람직하게는 In이 25atomic％ 미만, M이 75atomic％ 이상으로 한다. 또한 산화물 반도체막(108b, 108c)으로서, 산화갈륨막을 사용해도 된다.
또한 산화물 반도체막(108a, 108b, 108c)이 In-M-Zn 산화물인 경우, 산화물 반도체막(108a)과 비교하여, 산화물 반도체막(108b, 108c)에 포함되는 M의 원자수 비가 크고, 대표적으로는 산화물 반도체막(108a)에 포함되는 상기 원자와 비교하여, 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 높은 원자수 비이다.
또한 산화물 반도체막(108a, 108b, 108c)이 In-M-Zn 산화물인 경우, 산화물 반도체막(108a)을 In:M:Zn=x1:y1:z1[원자수 비], 산화물 반도체막(108b, 108c)을 In:M:Zn=x2:y2:z2[원자수 비]로 하면, y2/x2가 y1/x1보다도 크고, 바람직하게는 y2/x2가 y1/x1보다도 1.5배 이상이다. 보다 바람직하게는 y2/x2가 y1/x1보다도 2배 이상 크고, 더욱 바람직하게는 y2/x2가 y1/x1보다도 3배 이상 또는 4배 이상 크다. 이때, 산화물 반도체막(108a)에 있어서, y1이 x1 이상이면, 산화물 반도체막(108a)을 사용하는 트랜지스터에 안정된 전기 특성을 부여할 수 있기 때문에 바람직하다. 단, y1이 x1의 3배 이상이 되면, 산화물 반도체막(108a)을 사용하는 트랜지스터의 전계 효과 이동도가 저하되어 버리기 때문에, y1은 x1의 3배 미만이면 바람직하다.
산화물 반도체막(108a)이 In-M-Zn 산화물인 경우, 산화물 반도체막(108a)을 성막하기 위하여 사용하는 타깃에 있어서, 금속 원소의 원자수 비를 In:M:Zn=x1:y1:z1로 하면, x1/y1은 1/3 이상 6 이하, 나아가 1 이상 6 이하이며, z1/y1은 1/3 이상 6 이하, 나아가 1 이상 6 이하인 것이 바람직하다. 또한 z1/y1을 1 이상 6 이하로 함으로써, 산화물 반도체막(108a)으로서 후술하는 CAAC-OS가 형성되기 쉬워진다. 타깃의 금속 원소의 원자수 비의 대표예로서는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2 등이 있다.
또한 산화물 반도체막(108b, 108c)이 In-M-Zn 산화물인 경우, 산화물 반도체막(108b, 108c)을 성막하기 위하여 사용하는 타깃에 있어서, 금속 원소의 원자수 비를 In:M:Zn=x2:y2:z2로 하면, x2/y2<x1/y1이고, z2/y2는 1/3 이상 6 이하, 나아가 1 이상 6 이하인 것이 바람직하다. 또한 인듐에 대한 M의 원자수 비율을 크게 함으로써, 산화물 반도체막(108b, 108c)의 에너지 갭을 크게, 전자 친화력을 작게 하는 것이 가능하기 때문에, y2/x2를 3 이상, 또는 4 이상으로 하는 것이 바람직하다. 타깃의 금속 원소의 원자수 비의 대표예로서는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:5, In:M:Zn=1:3:6, In:M:Zn=1:4:2, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:5:5 등이 있다.
또한 산화물 반도체막(108b, 108c)이 In-M 산화물인 경우, M으로서 2가의 금속 원자(예를 들어 아연 등)를 포함하지 않는 구성으로 함으로써, 스피넬(spinel)형 결정 구조를 함유하지 않는 산화물 반도체막(108b, 108c)을 형성할 수 있다. 또한 산화물 반도체막(108b, 108c)으로서는, 예를 들어 In-Ga 산화물 막을 사용할 수 있다. 상기 In-Ga 산화물로서는, 예를 들어 In-Ga 금속 산화물 타깃(In:Ga=7:93)을 사용하여, 스퍼터링법에 의하여 형성할 수 있다. 또한 산화물 반도체막(108b, 108c)을, DC 방전을 사용한 스퍼터링법으로 성막하기 위해서는, In:M=x:y[원자수 비]로 했을 때, y/(x+y)를 0.96 이하, 바람직하게는 0.95 이하, 예를 들어 0.93으로 하면 된다.
또한 산화물 반도체막(108a, 108b, 108c)의 원자수 비는 각각, 오차로서 상기 원자수 비의 플러스 마이너스 40％의 변동을 포함한다.
또한 본 실시 형태에 따른 트랜지스터는, 상기 구조 각각을 자유롭게 조합하는 것이 가능하다.
<반도체 장치의 제작 방법 1>
이어서, 본 발명의 일 형태의 반도체 장치인 트랜지스터(100)의 제작 방법에 대해서, 도 10 및 도 11을 사용하여 이하 상세하게 설명한다.
또한 트랜지스터(100)를 구성하는 막(절연막, 산화물 반도체막, 도전막 등)은 스퍼터링법, 화학 기상 퇴적(CVD)법, 진공 증착법, 펄스 레이저 퇴적(PLD)법을 사용하여 형성할 수 있다. 또는 도포법이나 인쇄법으로 형성할 수 있다. 성막 방법으로서는 스퍼터링법, 플라즈마 화학 기상 퇴적(PECVD)법이 대표적이지만, 열 CVD법이어도 된다. 열 CVD법의 예로서, MOCVD(유기 금속 화학 퇴적)법이나 ALD(원자층 성막)법을 사용해도 된다.
열 CVD법은, 챔버 내를 대기압 또는 감압 하로 하고, 원료 가스와 산화제를 동시에 챔버 내로 보내서, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 행한다. 이와 같이, 열 CVD법은 플라즈마를 발생시키지 않는 성막 방법이기 때문에, 플라즈마 대미지에 의하여 결함이 생성되는 일이 없다는 이점을 갖는다.
또한 ALD법은, 챔버 내를 대기압 또는 감압 하로 하고, 반응을 위한 원료 가스가 순차적으로 챔버에 도입되며, 그 가스 도입의 순서를 반복함으로써 성막을 행한다. 예를 들어 각각의 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 2종류 이상의 원료 가스를 순서대로 챔버에 공급하고, 복수 종의 원료 가스가 혼합되지 않도록 제1 원료 가스와 동시 또는 그 후에 불활성 가스(아르곤, 또는 질소 등) 등을 도입하고, 제2 원료 가스를 도입한다. 또한 동시에 불활성 가스를 도입할 경우에는, 불활성 가스는 캐리어 가스로 되고, 또한 제2 원료 가스의 도입시에도 동시에 불활성 가스를 도입해도 된다. 또한 불활성 가스를 도입하는 대신 진공 배기에 의하여 제1 원료 가스를 배출한 후, 제2 원료 가스를 도입해도 된다. 제1 원료 가스가 기판의 표면에 흡착하여 제1 단원자층을 성막하고, 후에 도입되는 제2 원료 가스와 반응하여, 제2 단원자층이 제1 단원자층 위에 적층되어 박막이 형성된다.
이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입 순서를 반복하는 횟수에 따라 조절할 수 있기 때문에, 정밀한 막 두께 조절이 가능하여, 미세한 트랜지스터를 제작하는 경우에 적합하다.
먼저, 기판(102) 위에 도전막을 형성하고, 상기 도전막을 리소그래피 공정 및 에칭 공정을 행해서 가공하여, 게이트 전극으로서 기능하는 도전막(104)을 형성한다. 이어서, 도전막(104) 위에 게이트 절연막으로서 기능하는 절연막(106, 107)을 형성한다(도 10의 (A) 참조).
게이트 전극으로서 기능하는 도전막(104)은 스퍼터링법, 화학 기상 퇴적(CVD)법, 진공 증착법, 펄스 레이저 퇴적(PLD)법을 사용하여 형성할 수 있다. 또는 도포법이나 인쇄법으로 형성할 수 있다. 성막 방법으로서는 스퍼터링법, 플라즈마 화학 기상 퇴적(PECVD)법이 대표적이지만, 앞서 설명한 유기 금속 화학 기상 퇴적(MOCVD)법 등의 열 CVD법, 또는 원자층 퇴적(ALD)법을 사용해도 된다.
본 실시 형태에서는, 기판(102)으로서 유리 기판을 사용하고, 게이트 전극으로서 기능하는 도전막(104)으로서 두께 100㎚의 텅스텐막을 스퍼터링법으로 형성한다.
게이트 절연막으로서 기능하는 절연막(106, 107)은, 스퍼터링법, PECVD법, 열 CVD법, 진공 증착법, PLD법 등을 사용하여 형성할 수 있다. 본 실시 형태에서는, PECVD법에 의하여, 절연막(106)으로서 두께 400㎚의 질화실리콘막을 형성하고, 절연막(107)으로서 두께 50㎚의 산화질화실리콘막을 형성한다.
또한 절연막(106)으로서는, 질화실리콘막의 적층 구조로 할 수 있다. 구체적으로는, 절연막(106)을 제1 질화실리콘막과, 제2 질화실리콘막과, 제3 질화실리콘막의 3층 적층 구조로 할 수 있다. 상기 3층 적층 구조의 일례로서는, 이하와 같이 형성할 수 있다.
제1 질화실리콘막으로서는, 예를 들어 유량 200sccm의 실란, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 원료 가스로서 PE-CVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100㎩로 제어하고, 27.12㎒의 고주파 전원을 사용해서 2000W의 전력을 공급하고, 두께가 50㎚가 되도록 형성하면 된다.
제2 질화실리콘막으로서는, 유량 200sccm의 실란, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100㎩로 제어하고, 27.12㎒의 고주파 전원을 사용해서 2000W의 전력을 공급하고, 두께가 300㎚가 되도록 형성하면 된다.
제3 질화실리콘막으로서는, 유량 200sccm의 실란, 및 유량 5000sccm의 질소를 원료 가스로서 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100㎩로 제어하고, 27.12㎒의 고주파 전원을 사용해서 2000W의 전력을 공급하고, 두께가 50㎚가 되도록 형성하면 된다.
또한 상기 제1 질화실리콘막, 제2 질화실리콘막, 및 제3 질화실리콘막 형성 시의 기판 온도는 350℃로 할 수 있다.
절연막(106)을 질화실리콘막의 3층의 적층 구조로 함으로써, 예를 들어 도전막(104)에 구리(Cu)를 포함하는 도전막을 사용하는 경우에 있어서, 이하의 효과를 발휘한다.
제1 질화실리콘막은, 도전막(104)으로부터의 구리(Cu) 원소의 확산을 억제할 수 있다. 제2 질화실리콘막은, 수소를 방출하는 기능을 갖고, 게이트 절연막으로서 기능하는 절연막의 내압을 향상시킬 수 있다. 제3 질화실리콘막은, 제3 질화실리콘막으로부터의 수소 방출이 적고, 또한 제2 질화실리콘막으로부터 방출되는 수소의 확산을 억제할 수 있다.
절연막(107)으로서는, 후에 형성되는 산화물 반도체막(108)과의 계면 특성을 향상시키기 위해서, 산소를 포함하는 절연막으로 형성되면 바람직하다.
이어서, 절연막(107) 위에 산화물 반도체막(108)을 형성한다(도 10의 (B) 참조).
본 실시 형태에서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=1:1:1.2(원자수 비))을 사용하여, 스퍼터링법에 의하여 산화물 반도체막을 성막하고, 상기 산화물 반도체막 위에 리소그래피 공정에 의하여 마스크를 형성하고, 상기 산화물 반도체막을 원하는 영역에 가공함으로써 섬 형상의 산화물 반도체막(108)을 형성한다.
산화물 반도체막(108)의 형성 후, 150℃ 이상 기판의 왜곡점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하의 가열 처리를 행해도 된다. 여기에서의 가열 처리는, 산화물 반도체막의 고순도화 처리 중 하나이며, 산화물 반도체막(108)에 포함되는 수소, 물 등을 저감할 수 있다. 또한 수소, 물 등의 저감을 목적으로 한 가열 처리는, 산화물 반도체막(108)을 섬형으로 가공하기 전에 행해도 된다.
산화물 반도체막(108)에 대한 가열 처리는, 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써 단시간에 한하여 기판의 왜곡점 이상의 온도에서 열처리를 행할 수 있다. 그로 인해, 가열 시간을 단축하는 것이 가능해진다.
또한 산화물 반도체막(108)에 대한 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 된다. 또한 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다. 또한 질소 또는 희가스 분위기에서 가열 처리한 후, 산소 또는 초건조 공기 분위기에서 가열해도 된다. 이 결과, 산화물 반도체막 중에 포함되는 수소, 물 등을 탈리시킴과 함께, 산화물 반도체막 중에 산소를 공급할 수 있다. 이 결과, 산화물 반도체막 중에 포함되는 산소 결손량을 저감할 수 있다.
또한 스퍼터링법으로 산화물 반도체막(108)을 형성하는 경우, 스퍼터링 가스는, 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한 혼합 가스의 경우, 희가스에 대하여 산소의 가스 비율을 높이는 것이 바람직하다. 또한 스퍼터링 가스의 고순도화도 필요하다. 예를 들어 스퍼터링 가스로서 사용하는 산소 가스나 아르곤 가스는, 노점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하, 보다 바람직하게는 -120℃ 이하로까지 고순도화된 가스를 사용함으로써 산화물 반도체막(108)에 수분 등이 도입되는 것을 가능한 한 방지할 수 있다.
또한 스퍼터링법으로 산화물 반도체막(108)을 형성하는 경우, 스퍼터링 장치에 있어서의 챔버는, 산화물 반도체막(108)에 있어서 불순물이 되는 물 등을 가능한 한 제거하기 위해 크라이오 펌프와 같은 흡착식 진공 배기 펌프를 사용하여 고진공 배기(5×10-7㎩ 내지 1×10-4㎩ 정도까지)하는 것이 바람직하다. 또는 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 챔버 내에 기체, 특히 탄소 또는 수소를 포함하는 기체가 역류하지 않도록 해 두는 것이 바람직하다.
이어서, 절연막(107) 및 산화물 반도체막(108) 위에 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a, 112b)을 형성한다(도 10의 (C) 참조).
본 실시 형태에서는, 도전막(112a, 112b)으로서, 두께 50㎚의 텅스텐막과, 두께 400㎚의 알루미늄막의 적층막을 스퍼터링법에 의하여 성막하고, 상기 적층막 위에 리소그래피 공정에 의하여 마스크를 형성하고, 상기 적층막을 원하는 영역에 가공함으로써, 도전막(112a, 112b)을 형성한다. 또한 본 실시 형태에 있어서는, 도전막(112a, 112b)의 2층의 적층 구조로 했지만, 이에 한정되지 않는다. 예를 들어 도전막(112a, 112b)으로서, 두께 50㎚의 텅스텐막과, 두께 400㎚의 알루미늄막과, 두께 100㎚의 티타늄막의 3층의 적층 구조로 해도 된다.
또한 도전막(112a, 112b)을 형성한 후에, 산화물 반도체막(108)의 표면(백채널측)을 세정해도 된다. 상기 세정 방법으로서는, 예를 들어 인산 등의 약액을 사용한 세정을 들 수 있다. 인산 등의 약액을 사용한 세정을 행함으로써, 산화물 반도체막(108)의 표면에 부착된 불순물(예를 들어 도전막(112a, 112b)에 포함되는 원소 등)을 제거할 수 있다.
또한 도전막(112a, 112b)의 형성 시, 및/또는 상기 세정 공정에 있어서, 산화물 반도체막(108)의 일부에 오목부가 형성되는 경우가 있다.
이상의 공정에서 트랜지스터(100)가 형성된다.
이어서, 트랜지스터(100) 위, 구체적으로는 트랜지스터(100)의 산화물 반도체막(108) 및 도전막(112a, 112b) 위에 트랜지스터(100)의 보호 절연막으로서 기능하는 절연막(114, 116)을 형성한다(도 10d 참조).
또한 절연막(114)을 형성한 후, 대기에 노출시키지 않고 연속적으로 절연막(116)을 형성하는 것이 바람직하다. 절연막(114)을 형성한 후, 대기 개방하지 않고, 원료 가스의 유량, 압력, 고주파 전력 및 기판 온도 중 하나 이상을 조정하여, 절연막(116)을 연속적으로 형성함으로써, 절연막(114)과 절연막(116)의 계면에 있어서 대기 성분 유래의 불순물 농도를 저감할 수 있음과 함께, 절연막(114, 116)에 포함되는 산소를 산화물 반도체막(108)에 이동시키는 것이 가능하게 되어, 산화물 반도체막(108)의 산소 결손량을 저감시키는 것이 가능해진다.
예를 들어 절연막(114)으로서, PECVD법을 사용하여, 산화질화실리콘막을 형성할 수 있다. 이 경우, 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는 실란, 디실란, 트리실란, 불화실란 등이 있다. 산화성 기체로서는 일산화이질소, 이산화질소 등이 있다. 또한 상기 퇴적성 기체에 대한 산화성 기체를 20배보다 크고 100배 미만, 바람직하게는 40배 이상 80배 이하로 하고, 처리실 내의 압력을 100㎩ 미만, 바람직하게는 50㎩ 이하로 하는 PECVD법을 사용함으로써 절연막(114)이 질소를 포함하며, 또한 결함량이 적은 절연막으로 된다.
본 실시 형태에 있어서는, 절연막(114)으로서, 기판(102)을 유지하는 온도를 220℃로 하고, 유량 50sccm의 실란 및 유량 2000sccm의 일산화이질소를 원료 가스로 하고, 처리실 내의 압력을 20㎩로 하고, 평행 평판 전극에 공급하는 고주파 전력을 13.56㎒, 100W(전력 밀도로서는 1.6×10-2W/㎠)로 하는 PECVD법을 사용하여, 산화질화실리콘막을 형성한다.
절연막(116)으로서는, PECVD 장치의 진공 배기된 처리실 내에 적재된 기판을 180℃ 이상 280℃ 이하, 더욱 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에 있어서의 압력을 100㎩ 이상 250㎩ 이하, 더욱 바람직하게는 100㎩ 이상 200㎩ 이하로 하고, 처리실 내에 설치되는 전극에 0.17W/㎠ 이상 0.5W/㎠ 이하, 더욱 바람직하게는 0.25W/㎠ 이상 0.35W/㎠ 이하의 고주파 전력을 공급하는 조건에 의하여, 산화 실리콘막 또는 산화질화실리콘막을 형성한다.
절연막(116)의 성막 조건으로서, 상기 압력의 반응실에 있어서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아지고, 산소 라디칼이 증가하여, 원료 가스의 산화가 진행되기 때문에, 절연막(116) 중에 있어서의 산소 함유량이 화학양론적 조성보다도 많아진다. 한편, 기판 온도가 상기 온도에서 형성된 막에서는, 실리콘과 산소의 결합력이 약하기 때문에, 이후의 공정의 가열 처리에 의하여 막 내의 산소의 일부가 탈리된다. 이 결과, 화학 양론적 조성을 만족시키는 산소보다도 많은 산소를 포함하고, 가열에 의하여 산소의 일부가 탈리되는 산화물 절연막을 형성할 수 있다.
또한 절연막(116)의 형성 공정에 있어서, 절연막(114)이 산화물 반도체막(108)의 보호막으로 된다. 따라서 산화물 반도체막(108)에 대한 대미지를 저감하면서, 파워 밀도가 높은 고주파 전력을 사용하여 절연막(116)을 형성할 수 있다.
또한 절연막(116)의 성막 조건에 있어서, 산화성 기체에 대한 실리콘을 포함하는 퇴적성 기체의 유량을 증가시킴으로써, 절연막(116)의 결함량을 저감시키는 것이 가능하다. 대표적으로는, ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래되는 g=2.001로 표시되는 신호의 스핀 밀도가 6×1017spins/㎤ 미만, 바람직하게는 3×1017spins/㎤ 이하, 바람직하게는 1.5×1017spins/㎤ 이하인 결함량이 적은 산화물 절연층을 형성할 수 있다. 이 결과 트랜지스터의 신뢰성을 높일 수 있다.
절연막(114, 116)을 형성한 후, 가열 처리를 행해도 된다. 상기 가열 처리에 의하여, 절연막(114, 116)에 포함되는 질소산화물을 저감할 수 있다. 또한 상기 가열 처리에 의하여, 절연막(114, 116)에 포함되는 산소의 일부를 산화물 반도체막(108)에 이동시켜, 산화물 반도체막(108)에 포함되는 산소 결손량을 저감할 수 있다.
절연막(114, 116)에 대한 가열 처리의 온도는, 대표적으로는 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다. 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 된다. 또한 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다. 상기 가열 처리에는 전기로, RTA 장치 등을 사용할 수 있다.
본 실시 형태에서는, 질소 및 산소 분위기에서, 350℃, 1시간의 가열 처리를 행한다.
이어서, 절연막(116) 위에 산소의 탈리를 억제하는 막(130)을 형성한다(도 11의 (A) 참조).
산소의 탈리를 억제하는 막(130)은 인듐, 아연, 티타늄, 알루미늄, 텅스텐, 탄탈륨, 또는 몰리브덴 중에서 선택되는 적어도 하나 이상을 갖는다. 예를 들어 상술한 금속 원소를 성분으로 하는 합금, 상술한 금속 원소를 조합한 합금, 상술한 금속 원소를 갖는 금속 산화물, 상술한 금속 원소를 갖는 금속 질화물, 또는 상술한 금속 원소를 갖는 금속 질화산화물 등의 도전성을 갖는 재료를 사용하여 형성한다.
산소의 탈리를 억제하는 막(130)으로서는, 예를 들어 질화 탄탈막, 티타늄막, 인듐 주석 산화물(이하 ITO라고도 함)막, 알루미늄막, 산화물 반도체막(예를 들어 IGZO막(In:Ga:Zn=1:4:5(원자수 비)) 등)을 사용할 수 있다.
이어서, 막(130)을 통하여 절연막(114, 116) 및 산화물 반도체막(108)에 산소(141)를 첨가한다(도 11의 (B) 참조).
산소의 탈리를 억제하는 막(130)의 두께는 1㎚ 이상 20㎚ 이하, 또는 2㎚ 이상 10㎚ 이하로 할 수 있다. 본 실시 형태에서는, 막(130)으로서는 두께 5㎚의 질화 탄탈막을 사용한다.
막(130)을 통하여 절연막(114, 116) 및 산화물 반도체막(108)에 산소(141)를 첨가하는 방법으로서는, 이온 도핑법, 이온 주입법, 플라즈마 처리법 등이 있다. 절연막(116) 위에 막(130)을 형성하여 산소를 첨가함으로써, 막(130)이 절연막(116)으로부터 산소가 탈리되는 것을 억제하는 보호막으로서 기능한다. 이로 인해, 절연막(114, 116) 및 산화물 반도체막(108)에 보다 많은 산소를 첨가할 수 있다.
또한 플라즈마 처리에서 산소의 도입을 행하는 경우, 마이크로파로 산소를 여기하고, 고밀도인 산소 플라즈마를 발생시킴으로써, 절연막(116)으로의 산소 도입량을 증가시킬 수 있다.
또한 막(130)은 산소(141)가 첨가됨으로써, 금속(인듐, 아연, 티타늄, 알루미늄, 텅스텐, 탄탈륨, 또는 몰리브덴)의 산화물 또는 질화물의 절연막(131)으로 된다(도 11의 (C) 참조).
또한 절연막(131)으로서는, 산소(141)의 첨가 처리가 불충분한 경우, 또는 막(130)에 사용하는 금속의 재료에 따라서는 산소(141)의 첨가 처리가 충분한 경우에도, 도전체 또는 반도체가 되는 경우가 있다. 단, 절연막(131)으로서는, 트랜지스터(100)의 백채널측에 위치하므로, 도전체 또는 반도체의 경우, 캐리어가 되는 전자를 절연막(131)에 트랩해 버릴 가능성이 있기 때문에, 절연체로 하는 것이 바람직하다.
그 후, 절연막(131)을 제거하고, 절연막(116) 위에 절연막(118)을 형성한다(도 11의 (D) 참조).
또한 절연막(118)의 형성 전, 또는 절연막(118)의 형성 후에 가열 처리를 행하고, 절연막(114, 116)에 포함되는 과잉 산소를 산화물 반도체막(108) 중에 확산시켜, 산화물 반도체막(108) 내의 산소 결손을 보충할 수 있다. 또는 절연막(118)을 가열 성막으로 함으로써, 절연막(114, 116)에 포함되는 과잉 산소를 산화물 반도체막(108) 중에 확산시켜, 산화물 반도체막(108) 중의 산소 결손을 보충할 수 있다.
절연막(118)을 PECVD법으로 형성하는 경우, 기판 온도는 300℃ 이상 400℃ 이하로, 바람직하게는 320℃ 이상 370℃ 이하로 함으로써, 치밀한 막을 형성할 수 있기 때문에 바람직하다.
예를 들어 절연막(118)으로서 PECVD법에 의하여 질화실리콘막을 형성하는 경우, 실리콘을 포함하는 퇴적성 기체, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 질소와 비교하여 소량의 암모니아를 사용함으로써 플라즈마 중에서 암모니아가 해리되고, 활성종이 발생한다. 상기 활성종이, 실리콘을 포함하는 퇴적성 기체에 포함되는 실리콘 및 수소의 결합, 및 질소의 삼중 결합을 절단한다. 그 결과, 실리콘 및 질소의 결합이 촉진되고, 실리콘 및 수소의 결합이 적어, 결함이 적고, 치밀한 질화실리콘막을 형성할 수 있다. 한편, 질소에 대한 암모니아의 양이 많으면, 실리콘을 포함하는 퇴적성 기체 및 질소의 분해가 진행되지 않아, 실리콘 및 수소 결합이 잔존해 버려서 결함이 증대되고, 또한 거친 질화실리콘막이 형성되어 버린다. 이 때문에, 원료 가스에 있어서, 암모니아에 대한 질소의 유량비를 5 이상 50 이하, 10 이상 50 이하로 하는 것이 바람직하다.
본 실시 형태에 있어서는, 절연막(118)으로서, PECVD 장치를 사용하여, 실란, 질소, 및 암모니아의 원료 가스로부터, 두께 50㎚의 질화실리콘막을 형성한다. 유량은, 실란이 50sccm, 질소가 5000sccm이며, 암모니아가 100sccm이다. 처리실의 압력을 100㎩, 기판 온도를 350℃로 하고, 27.12㎒의 고주파 전원을 사용해서 1000W의 고주파 전력을 평행 평판 전극에 공급한다. PECVD 장치는 전극 면적이 6000㎠인 평행 평판형의 PECVD 장치이며, 공급한 전력을 단위 면적당 전력(전력 밀도)으로 환산하면 1.7×10-1W/㎠이다.
또한 절연막(118)의 형성 후에, 가열 처리를 행해도 된다. 상기 가열 처리의 온도는, 대표적으로는 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다. 상기 가열 처리를 행할 때는, 절연막(114, 116)의 수소 및 물이 저감되어 있기 때문에, 상술한 바와 같은 산화물 반도체막(108)의 결함의 발생은 억제되어 있다.
이상의 공정에 의하여, 도 1에 도시하는 반도체 장치를 제작할 수 있다.
또한 도 2의 (A), 도 2의 (B)에 도시하는 트랜지스터(100A)로서는, 절연막(131)을 제거하지 않고, 절연막(118)을 형성함으로써 제작할 수 있다.
<반도체 장치의 제작 방법 2>
이어서, 본 발명의 일 형태의 반도체 장치인 도 3에 도시하는 트랜지스터(150)의 제작 방법에 대해서, 도 12 및 도 13을 사용하여, 이하 상세하게 설명한다.
먼저, 도 10의 (B)에 도시하는 공정까지 행하고, 그 후, 산화물 반도체막(108) 위에 절연막(114, 116), 및 산소의 탈리를 억제하는 막(130)을 형성한다(도 12의 (A) 참조).
이어서, 막(130)을 통하여 절연막(114, 116), 및 산화물 반도체막(108)에 산소(141)를 첨가한다(도 12의 (B) 참조).
또한 막(130)은 산소(141)가 첨가됨으로써, 금속(인듐, 아연, 티타늄, 알루미늄, 텅스텐, 탄탈륨, 또는 몰리브덴)의 산화물 또는 질화물의 절연막(131)으로 된다(도 12의 (C) 참조).
그 후, 절연막(131)을 제거하고, 절연막(116) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 절연막(114) 및 절연막(116)의 원하는 영역에 개구부(141a, 141b)를 형성한다. 또한 개구부(141a, 141b)는, 산화물 반도체막(108)에 도달한다(도 12의 (D) 참조).
이어서, 개구부(141a, 141b)를 덮도록, 산화물 반도체막(108) 및 절연막(116) 위에 도전막을 성막하고, 상기 도전막 위에 리소그래피 공정에 의하여 마스크를 형성하고, 상기 도전막을 원하는 영역에 가공함으로써, 도전막(112a, 112b)을 형성한다(도 13의 (A) 참조).
이어서, 절연막(116), 및 도전막(112a, 112b) 위에 절연막(118)을 형성한다(도 13의 (B) 참조).
이상의 공정에서 도 3에 도시하는 반도체 장치를 제작할 수 있다.
또한 도 4의 (A), 도 4의 (B)에 도시하는 트랜지스터(150A)로서는, 절연막(131)을 제거하지 않고, 절연막(118)을 형성함으로써 제작할 수 있다.
<반도체 장치의 제작 방법 3>
이어서, 본 발명의 일 형태의 반도체 장치인 트랜지스터(170)의 제작 방법에 대해서, 도 14 및 도 15를 사용하여, 이하 상세하게 설명한다.
또한 도 14의 (A), 도 14의 (C) 및 도 15의 (A), 도 15의 (C)는 트랜지스터(170)의 채널 길이 방향의 단면도를 도시하고, 도 14의 (B), 도 14의 (D) 및 도 15의 (B), 도 15의 (D)는 트랜지스터(170)의 채널 폭 방향의 단면도를 도시한다.
먼저, 도 11의 (D)에 도시하는 공정까지 행한다(도 14의 (A), 도 14의 (B) 참조).
이어서, 절연막(118) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 절연막(114, 116, 118)의 원하는 영역에 개구부(142c)를 형성한다. 또한 절연막(118) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 절연막(106, 107, 114, 116, 118)의 원하는 영역에 개구부(142a, 142b)를 형성한다. 또한 개구부(142c)는 도전막(112b)에 도달하도록 형성된다. 또한 개구부(142a, 142b)는 각각 도전막(104)에 도달하도록 형성된다(도 14의 (C), 도 14의 (D) 참조).
또한 개구부(142a, 142b)와 개구부(140c)는 동시에 형성해도 되고, 상이한 공정에서 형성해도 된다. 개구부(142a, 142b)와 개구부(140c)를 동시에 형성하는 경우, 예를 들어 그레이톤 마스크 또는 하프톤 마스크를 사용하여 형성할 수 있다.
이어서, 개구부(142a, 142b, 142c)를 덮도록 절연막(118) 위에 도전막(120)을 형성한다(도 15의 (A), 도 15의 (B) 참조).
도전막(120)으로서는, 예를 들어 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 1종을 포함하는 재료를 사용할 수 있다. 특히, 도전막(120)으로서는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(ITO), 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물(ITSO) 등의 투광성을 갖는 도전성 재료를 사용할 수 있다. 또한 도전막(120)으로서는, 예를 들어 스퍼터링법을 사용하여 형성할 수 있다. 본 실시 형태에 있어서는, 막 두께 110㎚의 ITSO막을 스퍼터링법으로 형성한다.
이어서, 도전막(120) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 도전막(120)을 원하는 영역에 가공하여, 도전막(120a, 120b)을 형성한다(도 15의 (C), 도 15의 (D) 참조).
이상의 공정에서 도 7에 도시하는 트랜지스터(170)를 제작할 수 있다.
<반도체 장치의 제작 방법 4>
이어서, 본 발명의 일 형태의 반도체 장치인 트랜지스터(100)의 제작 방법에 관하여, <반도체 장치의 제작 방법 1>과 상이한 제작 방법에 대해서, 도 16을 사용하여, 이하 상세하게 설명한다.
먼저, 도 10의 (C)에 도시하는 공정까지 행하고, 트랜지스터(100)를 형성한다. 그 후, 트랜지스터(100) 위, 보다 상세하게는 산화물 반도체막(108) 및 도전막(112a, 112b) 위에 절연막(114)을 형성한다. 그 후, 절연막(114) 위에 산소의 탈리를 억제하는 막(130)을 형성한다(도 16의 (A) 참조).
이어서, 막(130)을 통하여 절연막(114) 및 산화물 반도체막(108)에 산소(141)를 첨가한다(도 16의 (B) 참조).
또한 막(130)은 산소(141)가 첨가됨으로써, 금속(인듐, 아연, 티타늄, 알루미늄, 텅스텐, 탄탈륨, 또는 몰리브덴)의 산화물 또는 질화물의 절연막(131)으로 된다(도 16의 (C) 참조).
이어서, 절연막(131)을 제거하고, 절연막(114) 위에 절연막(116)을 형성한다. 그 후, 절연막(116) 위에 절연막(118)을 형성한다(도 16의 (D) 참조).
이상의 공정에 의하여, 도 1에 도시하는 반도체 장치를 제작할 수 있다.
또한 도 2의 (C), 도 2의 (D)에 도시하는 트랜지스터(100B)로서는, 절연막(131)을 제거하지 않고, 절연막(116) 및 절연막(118)을 형성함으로써 제작할 수 있다.
<반도체 장치의 제작 방법 5>
또한 앞서 설명한 본 발명의 일 형태의 반도체 장치에 도 17에 도시하는 제작 방법을 적절히 조합하여 제작해도 된다.
먼저, 기판(102) 위에 절연막(101)을 형성하고, 절연막(101) 위에 산소의 탈리를 억제하는 막(130)을 형성한다(도 17의 (A) 참조).
절연막(101)으로서는, 절연막(107)에 사용할 수 있는 재료를 적용할 수 있다.
이어서, 막(130)을 통하여 절연막(101)에 산소(141)를 첨가한다(도 17의 (B) 참조).
또한 막(130)은 산소(141)가 첨가됨으로써, 금속(인듐, 아연, 티타늄, 알루미늄, 텅스텐, 탄탈륨, 또는 몰리브덴)의 산화물 또는 질화물의 절연막(131)으로 된다(도 17의 (C) 참조).
이어서, 절연막(131)을 제거하고, 절연막(101) 위에 도전막(104)을 형성한다. 그 후, 절연막(101) 및 도전막(104) 위에 절연막(106, 107)을 형성한다(도 17의 (D) 참조).
이와 같이, 본 발명의 일 형태의 반도체 장치인 트랜지스터에는, 바탕막을 형성해도 된다. 또한 상기 바탕막에는, 산소 첨가 처리에 의하여, 막 중에 과잉 산소를 갖는 영역을 형성해도 된다. 따라서 상술한 바탕막 내의 산소가 절연막(106, 107)을 통하여 산화물 반도체막(108) 중에 확산되어, 산화물 반도체막(108) 중의 산소 결손을 보충하는 것이 가능해진다.
<반도체 장치의 제작 방법 6>
또한 앞서 설명한 본 발명의 일 형태의 반도체 장치에 도 18에 도시하는 제작 방법을 적절히 조합하여 제작해도 된다.
먼저, 도 10의 (A)에 도시하는 공정까지 행하고, 그 후 절연막(107) 위에 산소의 탈리를 억제하는 막(130)을 형성한다(도 18의 (A) 참조).
이어서, 막(130)을 통하여 절연막(107) 중에 산소(141)를 첨가한다(도 18의 (B) 참조).
또한 막(130)은 산소(141)가 첨가됨으로써, 금속(인듐, 아연, 티타늄, 알루미늄, 텅스텐, 탄탈륨, 또는 몰리브덴)의 산화물 또는 질화물의 절연막(131)으로 된다(도 18의 (C) 참조).
그 후, 절연막(131)을 제거하여 절연막(107) 위에 산화물 반도체막(108)을 형성하고, 도 10의 (B) 이후의 공정을 행하면 된다.
이와 같이, 본 발명의 일 형태의 반도체 장치인 트랜지스터에는, 게이트 절연막의 일부로서 기능하는 절연막(107)에 산소 첨가 처리를 행하여, 절연막(107) 내의 산소의 함유량을 증가시켜도 된다.
이상, 본 실시 형태에서 나타내는 구성, 방법은, 다른 실시 형태에서 나타내는 구성, 방법과 적절히 조합하여 사용할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치에 포함되는 산화물 반도체의 구성에 대하여 이하 상세하게 설명을 행한다.
먼저, 이하에 산화물 반도체가 가질 수 있는 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나뉜다. 비단결정 산화물 반도체로서는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), 의사 비정질 산화물 반도체(a-like OS: amorphous like Oxide Semiconductor), 비정질 산화물 반도체 등이 있다.
또한 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나뉜다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAACOS, 다결정 산화물 반도체, nc-OS 등이 있다.
비정질 구조의 정의로서는, 일반적으로 준안정 상태로 고정화되어 있지 않은 것, 등방적으로서 불균질 구조를 갖지 않는 것 등이 알려져 있다. 또한 결합 각도가 유연하고, 단거리 질서성은 갖지만, 장거리 질서성을 갖지 않은 구조라고 바꾸어 말할 수도 있다.
반대 견해로 보면, 본질적으로 안정된 산화물 반도체의 경우, 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수는 없다. 또한 등방적이 아닌(예를 들어 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를, 완전한 비정질 산화물 반도체라고 부를 수는 없다. 단, a-like OS는, 미소한 영역에서 주기 구조를 갖지만, 공극(보이드라고도 함)을 갖고, 불안정한 구조이다. 그로 인해, 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
<CAAC-OS>
우선은, CAAC-OS에 대하여 설명한다.
CAAC-OS는, c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체 중 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여, CAAC-OS의 명시 야상과 회절 패턴과의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM상에서는 펠릿끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없다. 그로 인해, CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
이하에서는, TEM에 의하여 관찰한 CAAC-OS에 대하여 설명한다. 도 19의 (A)에, 시료면과 대략 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM상을 도시한다. 고분해능 TEM상의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM상을, 특히 Cs 보정 고분해능 TEM상이라 부른다. Cs 보정 고분해능 TEM상의 취득은, 예를 들어 니혼덴시 가부시끼가이샤 제조의 원자 분해능 분석 전자 현미경 JEM-ARM200F 등에 의하여 행할 수 있다.
도 19의 (A)의 영역 (1)을 확대한 Cs 보정 고분해능 TEM상을 도 19의 (B)에 도시한다. 도 19의 (B)로부터, 펠릿에 있어서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층의 배열은, CAAC-OS의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영하고 있어, CAAC-OS의 피형성면 또는 상면과 평행으로 된다.
도 19의 (B)에 도시하는 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 도 19의 (C)는 특징적인 원자 배열을 보조선으로 표시한 것이다. 도 19의 (B) 및 도 19의 (C)로부터, 펠릿 하나의 크기는 1㎚ 이상 3㎚ 이하 정도이고, 펠릿과 펠릿과의 기울기에 의하여 발생하는 간극의 크기는 0.8㎚ 정도인 것을 알 수 있다. 따라서 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한 CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
여기서, Cs 보정 고분해능 TEM상을 바탕으로, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 도시하면, 벽돌 또는 블럭이 겹쳐진 것과 같은 구조가 된다(도 19의 (D) 참조). 도 19의 (C)에서 관찰된 펠릿과 펠릿 사이에서 기울기가 발생하고 있는 지점은, 도 19의 (D)에 도시하는 영역(5161)에 상당한다.
또한 도 20의 (A)에, 시료면과 대략 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM상을 도시한다. 도 20의 (A)의 영역 (1), 영역 (2) 및 영역 (3)을 확대한 Cs 보정 고분해능 TEM상을, 각각 도 20의 (B), 도 20의 (C) 및 도 20의 (D)에 도시한다. 도 20의 (B), 도 20의 (C) 및 도 20의 (D)로부터, 펠릿은 금속 원자가 삼각 형상, 사각 형상 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 펠릿 사이에서, 금속 원자의 배열에 규칙성은 보이지 않는다.
이어서, X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS에 대하여 out-of-plane법에 의한 구조 해석을 행하면, 도 21의 (A)에 도시한 바와 같이 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되는 점에서, CAAC-OS의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
또한 CAAC-OS의 out-of-plane법에 의한 구조 해석에서는, 2θ가 31° 근방의 피크 이외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는, CAAC-OS 중의 일부에 c축 배향성을 갖지 않은 결정이 포함되는 것을 나타내고 있다. 보다 바람직한 CAAC-OS는, out-of-plane법에 의한 구조 해석에서는 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는다.
한편, CAAC-OS에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는in-plane법에 의한 구조 해석을 행하면, 2θ가 56° 근방에 피크가 나타난다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 행해도, 도 21의 (B)에 도시한 바와 같이 명료한 피크는 드러나지 않는다. 이에 반해, InGaZnO4의 단결정 산화물 반도체라면, 2θ를 56° 근방으로 고정하여 φ 스캔했을 경우, 도 21의 (C)에 도시한 바와 같이 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서 XRD를 사용한 구조 해석으로부터, CAAC-OS는, a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
이어서, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 시료면에 평행하게 프로브 직경이 300㎚인 전자선을 입사시키면, 도 50의 (A)에 도시한 바와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 동일한 시료에 대하여 시료면에 수직으로 프로브 직경이 300㎚인 전자선을 입사시켰을 때의 회절 패턴을 도 50의 (B)에 도시한다. 도 50의 (B)로부터, 링 형상의 회절 패턴이 확인된다. 따라서 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한 도 50의 (B)에 있어서의 제1링은, InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인한다고 생각된다. 또한 도 50의 (B)에 있어서의 제2링은 (110)면 등에 기인한다고 생각된다.
상술한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, 반대의 견해로 보면 CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한 불순물은, 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다도 산소와의 결합력이 강한 원소는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인으로 된다. 또한 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 어지럽히고, 결정성을 저하시키는 요인으로 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등에 의하여 특성이 변동되는 경우가 있다. 예를 들어 산화물 반도체에 포함되는 불순물은, 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 또한 산화물 반도체 중의 산소 결손은, 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는, 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는 8×1011/㎤ 미만, 바람직하게는 1×1011/㎤ 미만, 더욱 바람직하게는 1×1010/㎤ 미만이고, 1×10-9/㎤ 이상의 캐리어 밀도의 산화물 반도체로 할 수 있다. 그러한 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체라고 부른다. CAAC-OS는, 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
이어서, nc-OS에 대하여 설명한다.
nc-OS는, 고분해능 TEM상에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부는, 1㎚ 이상 10㎚ 이하, 또는 1㎚ 이상 3㎚ 이하의 크기인 경우가 많다. 또한 결정부의 크기가 10㎚보다 크고 100㎚ 이하인 산화물 반도체를 미결정 산화물 반도체라고 부르는 경우가 있다. nc-OS는, 예를 들어 고분해능 TEM상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한 나노 결정은 CAAC-OS에 있어서의 펠릿과 기원을 같이할 가능성이 있다. 그로 인해, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
nc-OS는, 미소한 영역(예를 들어 1㎚ 이상 10㎚ 이하의 영역, 특히 1㎚ 이상 3㎚ 이하의 영역)에 있어서 원자 배열에 주기성을 갖는다. 또한 nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그로 인해, 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는, 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다. 예를 들어 nc-OS에 대하여 펠릿보다도 큰 직경의 X선을 사용한 경우, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크는 검출되지 않는다. 또한 nc-OS에 대하여 펠릿보다도 큰 프로브 직경(예를 들어 50㎚ 이상)의 전자선을 사용하는 전자 회절을 행하면, 할 로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대하여 펠릿의 크기와 가깝거나 펠릿보다 작은 프로브 직경의 전자선을 사용하는 나노 빔 전자 회절을 행하면, 스폿이 관측된다. 또한 nc-OS에 대하여 나노 빔 전자 회절을 행하면, 원을 그리듯이(링형으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이, 펠릿(나노 결정) 사이에서는 결정 방위가 규칙성을 갖지 않은 점에서, nc-OS를 RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
nc-OS는, 비정질 산화물 반도체보다도 규칙성이 높은 산화물 반도체이다. 그로 인해, nc-OS는 a-like OS나 비정질 산화물 반도체보다도 결함 준위 밀도가 낮아진다. 단, nc-OS는, 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그로 인해, nc-OS는, CAAC-OS와 비교하여 결함 준위 밀도가 높아진다.
<a-like OS>
a-like OS는, nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 산화물 반도체이다.
a-like OS는, 고분해능 TEM상에 있어서 공극이 관찰되는 경우가 있다. 또한 고분해능 TEM상에 있어서, 명확하게 결정부를 확인할 수 있는 영역과, 결정부를 확인할 수 없는 영역을 갖는다.
공극을 갖기 때문에, a-like OS는 불안정한 구조이다. 이하에서는 a-like OS가, CAAC-OS 및 nc-OS와 비교하여 불안정한 구조인 것을 나타내기 위해, 전자 조사에 의한 구조의 변화를 나타낸다.
전자 조사를 행하는 시료로서, a-like OS(시료 A라고 표기함), nc-OS(시료 B라고 표기함) 및 CAAC-OS(시료 C라고 표기함)를 준비한다. 모든 시료는 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM상을 취득한다. 고분해능 단면 TEM상에 의하여, 각 시료는 모두 결정부를 갖는 것을 알 수 있다.
또한 어느 부분을 하나의 결정부로 간주할지의 판정은, 이하와 같이 행하면 된다. 예를 들어 InGaZnO4의 결정의 단위 격자는, In-O층을 3층 갖고, 또한 Ga-Zn-O층을 6층 갖는, 총 9층이 c축 방향으로 층상으로 겹쳐진 구조를 갖는 것이 알려져 있다. 이들 근접하는 층끼리의 간격은, (009)면의 격자면 간격(d값이라고도 함)과 동일한 정도이고, 결정 구조 해석으로부터 그 값은 0.29㎚로 요구되고 있다. 따라서 격자 줄무늬의 간격이 0.28㎚ 이상 0.30㎚ 이하인 지점을, InGaZnO4의 결정부로 간주할 수 있다. 또한 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 51은, 각 시료의 결정부(22군데 내지 45군데)의 평균의 크기를 조사한 예이다. 단, 상술한 격자 줄무늬의 길이를 결정부의 크기로 하고 있다. 도 51로부터, a-like OS는 전자의 누적 조사량에 따라서 결정부가 커져가는 것을 알 수 있다. 구체적으로는, 도 51 중의 (1)로 표시하는 바와 같이, TEM에 의한 관찰 초기에 있어서는 1.2㎚ 정도의 크기였던 결정부(초기 핵이라고도 함)가, 누적 조사량이 4.2×108e-/㎚2에 있어서는 2.6㎚ 정도의 크기까지 성장하고 있는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사 개시 시부터 전자의 누적 조사량이 4.2×108e-/㎚2까지의 범위에서, 결정부의 크기에 변화가 보이지 않는 것을 알 수 있다. 구체적으로는, 도 51 중의 (2) 및 (3)으로 표시하는 바와 같이, 전자의 누적 조사량에 따르지 않고, nc-OS 및 CAAC-OS의 결정부의 크기는, 각각 1.4㎚ 정도 및 2.1㎚ 정도인 것을 알 수 있다.
이와 같이, a-like OS는, 전자 조사에 의하여 결정부의 성장이 보이는 경우가 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사에 의한 결정부의 성장이 거의 보이지 않는 것을 알 수 있다. 즉, a-like OS는, nc-OS 및 CAACOS와 비교하여, 불안정한 구조인 것을 알 수 있다.
또한 공극을 갖기 때문에, a-like OS는, nc-OS 및 CAAC-OS와 비교하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는 동일한 조성의 단결정 밀도의 78.6％ 이상 92.3％ 미만으로 된다. 또한 nc-OS의 밀도 및 CAAC-OS의 밀도는 동일한 조성의 단결정 밀도의 92.3％ 이상 100％ 미만으로 된다. 단결정 밀도의 78％ 미만이 되는 산화물 반도체는, 성막하는 것 자체가 곤란하다.
예를 들어 In:Ga:Zn=1:1:1[원자수 비]을 만족시키는 산화물 반도체에 있어서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/㎤가 된다. 따라서 예를 들어 In:Ga:Zn=1:1:1[원자수 비]을 만족시키는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/㎤ 이상 5.9g/㎤ 미만으로 된다. 또한 예를 들어 In:Ga:Zn=1:1:1[원자수 비]을 만족시키는 산화물 반도체에 있어서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/㎤ 이상 6.3g/㎤ 미만으로 된다.
또한 동일한 조성의 단결정이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 상이한 단결정을 조합함으로써, 원하는 조성에 있어서의 단결정에 상당하는 밀도를 짐작할 수 있다. 원하는 조성의 단결정에 상당하는 밀도는, 조성이 상이한 단결정을 조합하는 비율에 대하여 가중 평균을 사용하여 짐작하면 된다. 단, 밀도는, 가능한 한 적은 종류의 단결정을 조합하여 짐작하는 것이 바람직하다.
이상과 같이, 산화물 반도체는 여러 가지 구조를 취하고, 각각이 다양한 특성을 갖는다. 또한 산화물 반도체는, 예를 들어 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중, 2종 이상을 갖는 적층막이어도 된다.
<성막 모델>
이하에서는, CAAC-OS 및 nc-OS의 성막 모델에 대하여 설명한다.
도 40의 (A)는 스퍼터링법에 의하여 CAAC-OS가 성막되는 모습을 도시한 성막실 내의 모식도이다.
타깃(1130)은 백킹 플레이트 위에 접착되어 있다. 타깃(1130) 및 백킹 플레이트 아래에는, 복수의 마그네트가 배치된다. 상기 복수의 마그네트에 의하여, 타깃(1130) 위에는 자장이 발생하고 있다. 마그네트의 자장을 이용하여 성막 속도를 높이는 스퍼터링법은, 마그네트론 스퍼터링법이라고 불린다.
타깃(1130)은 다결정 구조를 갖고, 어느 한쪽 결정립에는 벽개면이 포함된다. 또한 벽개면의 상세에 대해서는 후술한다.
기판(1120)은 타깃(1130)과 마주보도록 배치되어 있고, 그 거리 d(타깃-기판 간 거리(T-S 간 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하로 한다. 성막실 내는, 대부분이 성막 가스(예를 들어 산소, 아르곤, 또는 산소를 50체적％ 이상의 비율로 포함하는 혼합 가스)로 채워지고, 0.01㎩ 이상 100㎩ 이하, 바람직하게는 0.1㎩ 이상 10㎩ 이하로 제어된다. 여기서, 타깃(1130)에 일정 이상의 전압을 인가함으로써, 방전이 시작되고, 플라즈마가 확인된다. 또한 타깃(1130) 위의 자장에 의하여, 고밀도 플라즈마 영역이 형성된다. 고밀도 플라즈마 영역에서는, 성막 가스가 이온화됨으로써, 이온(1101)이 발생한다. 이온(1101)은 예를 들어 산소의 양이온(O+)이나 아르곤의 양이온(Ar+) 등이다.
이온(1101)은 전계에 의하여 타깃(1130)측에 가속되어, 마침내 타깃(1130)과 충돌한다. 이때, 벽개면으로부터 평판 형상 또는 펠릿 형상의 스퍼터 입자인 펠릿(1100a) 및 펠릿(1100b)이 박리되어, 스퍼터된다. 또한 펠릿(1100a) 및 펠릿(1100b)은 이온(1101) 충돌의 충격에 의하여, 구조에 변형이 발생하는 경우가 있다.
펠릿(1100a)은 삼각형, 예를 들어 정삼각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터 입자이다. 또한 펠릿(1100b)은 육각형, 예를 들어 정육각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터 입자이다. 또한 펠릿(1100a) 및 펠릿(1100b) 등의 평판 형상 또는 펠릿 형상의 스퍼터 입자를 총칭하여 펠릿(1100)이라고 부른다. 펠릿(1100)의 평면 형상은, 삼각형, 육각형에 한정되지 않으며, 예를 들어 삼각형이 2개 이상 6개 이하 합쳐진 형상으로 되는 경우가 있다. 예를 들어 삼각형(정삼각형)이 2개 합쳐진 사각형(마름모꼴)이 되는 경우도 있다.
펠릿(1100)은 성막 가스의 종류 등에 따라 두께가 결정된다. 이유는 후술하지만, 펠릿(1100)의 두께는 균일하게 하는 것이 바람직하다. 또한 스퍼터 입자는 두께가 없는 펠릿 형상인 쪽이, 두께가 있는 주사위 형상인 것 보다도 바람직하다.
펠릿(1100)은 플라즈마를 통과할 때 전하를 수취함으로써 측면이 음 또는 양으로 대전되는 경우가 있다. 펠릿(1100)은 측면에 산소 원자를 갖고, 당해 산소 원자가 음으로 대전될 가능성이 있다. 예를 들어 펠릿(1100a)이 측면에 음으로 대전된 산소 원자를 갖는 예를 도 42에 도시한다. 이와 같이, 측면이 같은 극성의 전하를 띰으로써, 전하끼리의 반발이 일어나, 평판 형상의 형상을 유지하는 것이 가능해진다. 또한 CAAC-OS가 In-Ga-Zn 산화물일 경우, 인듐 원자와 결합한 산소 원자가 음으로 대전될 가능성이 있다. 또는 인듐 원자, 갈륨 원자 또는 아연 원자와 결합한 산소 원자가 음으로 대전될 가능성이 있다.
도 40의 (A)에 도시하는 바와 같이, 예를 들어 펠릿(1100)은 플라즈마 중을 연과 같이 비상하여, 팔랑이며 기판(1120) 위까지 날아 올라가 간다. 펠릿(1100)은 전하를 띠고 있기 때문에, 다른 펠릿(1100)이 이미 퇴적되어 있는 영역이 가까워지면, 척력이 발생한다. 여기서, 기판(1120)의 상면에서는, 기판(1120)의 상면에 평행한 방향의 자장이 발생하고 있다. 또한 기판(1120) 및 타깃(1130) 사이에는, 전위차가 부여되어 있기 때문에, 기판(1120)으로부터 타깃(1130)을 향하여 전류가 흐르고 있다. 따라서 펠릿(1100)은 기판(1120)의 상면에 있어서, 자장 및 전류의 작용에 의하여, 힘(로렌츠 힘)을 받는다(도 43 참조). 이것은, 플레밍의 왼손의 법칙에 의하여 이해할 수 있다. 또한 펠릿(1100)에 부여하는 힘을 크게 하기 위해서는, 기판(1120)의 상면에 있어서, 기판(1120)의 상면에 평행한 방향의 자장이 10G 이상, 바람직하게는 20G 이상, 더욱 바람직하게는 30G 이상, 보다 바람직하게는 50G 이상이 되는 영역을 형성하면 된다. 또는 기판(1120)의 상면에 있어서, 기판(1120)의 상면에 평행한 방향의 자장이, 기판(1120)의 상면에 수직인 방향의 자장의 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상, 보다 바람직하게는 5배 이상이 되는 영역을 형성하면 된다.
또한 기판(1120)은 가열되어 있고, 펠릿(1100)과 기판(1120) 사이에서 마찰 등의 저항이 작은 상태로 되어 있다. 그 결과, 도 44의 (A)에 도시한 바와 같이, 펠릿(1100)은 기판(1120)의 상면을 활공하듯이 이동한다. 펠릿(1100)의 이동은, 평판면을 기판(1120)으로 향한 상태에서 일어난다. 그 후, 도 44의 (B)에 도시한 바와 같이, 이미 퇴적되어 있는 다른 펠릿(1100)의 측면까지 도달하면, 측면끼리가 결합한다. 이때, 펠릿(1100)의 측면에 있는 산소 원자가 탈리한다. 탈리한 산소 원자에 의하여, CAAC-OS 중의 산소 결손이 메워지는 경우가 있기 때문에, 결함 준위 밀도가 낮은 CAAC-OS가 된다.
또한 펠릿(1100)이 기판(1120) 위에서 가열됨으로써, 원자가 재배열되고, 이온(1101)의 충돌로 발생한 구조의 변형이 완화된다. 변형이 완화된 펠릿(1100)은 거의 단결정으로 된다. 펠릿(1100)이 거의 단결정이 됨으로써, 펠릿(1100)끼리가 결합한 후에 가열되었다고 하더라도, 펠릿(1100) 자체의 신축은 거의 일어날 수 없다. 따라서 펠릿(1100) 사이의 간극이 넓어짐으로써 결정립계 등의 결함을 형성하고, 크레바스화되는 일이 없다. 또한 간극에는, 신축성이 있는 금속 원자 등이 전면에 깔려, 방향이 어긋난 펠릿(1100)끼리의 측면을 고속도로와 같이 연결하고 있는 것으로 생각된다.
이상과 같은 모델에 의하여, 펠릿(1100)이 기판(1120) 위에 퇴적되어 가는 것으로 생각된다. 따라서 에피택셜 성장(Epitaxial Growth)과는 상이하게, 피형성면이 결정구조를 갖지 않는 경우에 있어서도, CAAC-OS의 성막이 가능한 것을 알 수 있다. 예를 들어 기판(1120)의 상면(피형성면)의 구조가 비정질 구조여도, CAAC-OS를 성막하는 것은 가능하다.
또한 CAAC-OS는, 평탄면에 대하여 뿐만 아니라, 피형성면인 기판(1120)의 상면에 요철이 있는 경우에도, 그 형상을 따라서 펠릿(1100)이 배열되는 것을 알 수 있다. 예를 들어 기판(1120)의 상면이 원자 레벨에서 평탄한 경우, 펠릿(1100)은 ab면과 평행한 평면인 평판면을 아래로 향하여 병치되기 때문에, 두께가 균일하고 평탄하며, 또한 높은 결정성을 갖는 층이 형성된다. 그리고, 당해층이 n단(n은 자연수) 겹침으로써, CAAC-OS를 얻을 수 있다(도 40의 (B) 참조).
한편, 기판(1120)의 상면이 요철을 갖는 경우에도, CAAC-OS는, 펠릿(1100)이 볼록면을 따라 병치한 층이 n단(n은 자연수) 겹쳐진 구조가 된다. 기판(1120)이 요철을 갖기 때문에, CAAC-OS는 펠릿(1100) 사이에 간극이 발생하기 쉬운 경우가 있다. 단, 펠릿(1100) 사이에서 분자간력이 작용하고, 요철이 있어도 펠릿 사이의 간극은 가능한 한 작아지도록 배열한다. 따라서 요철이 있어도 높은 결정성을 갖는 CAAC-OS로 할 수 있다(도 40c 참조).
따라서 CAAC-OS는 레이저 결정화가 불필요하여, 대면적의 유리 기판 등이어도 균일한 성막이 가능하다.
이러한 모델에 의하여 CAAC-OS가 성막되기 때문에, 스퍼터 입자가 두께가 없는 펠릿 형상인 편이 바람직하다. 또한 스퍼터 입자가 두께가 있는 주사위 형상일 경우, 기판(1120) 위로 향하는 면이 일정해지지 않아, 두께나 결정의 배향을 균일하게 할 수 없는 경우가 있다.
이상에 나타낸 성막 모델에 의하여, 비정질 구조를 갖는 피형성면 위여도, 높은 결정성을 갖는 CAAC-OS를 얻을 수 있다.
또한 CAAC-OS는, 펠릿(1100) 이외에 산화아연 입자를 갖는 성막 모델에 의해서도 설명할 수 있다.
산화아연 입자는, 펠릿(1100)보다도 질량이 작기 때문에, 먼저 기판(1120)에 도달한다. 기판(1120)의 상면에 있어서, 산화아연 입자는, 수평 방향에 우선적으로 결정 성장함으로써 얇은 산화아연층을 형성한다. 상기 산화아연층은, c축 배향성을 갖는다. 또한 상기 산화아연층 결정의 c축은, 기판(1120)의 법선 벡터에 평행한 방향을 향한다. 상기 산화아연층은, CAAC-OS를 성장시키기 위한 시드층의 역할을 수행하기 때문에, CAAC-OS의 결정성을 높이는 기능을 갖는다. 또한 상기 산화아연층은 두께가 0.1㎚ 이상 5㎚ 이하, 대부분이 1㎚ 이상 3㎚ 이하가 된다. 상기 산화아연층은 충분히 얇기 때문에, 결정립계를 거의 확인할 수 없다.
따라서 결정성이 높은 CAAC-OS를 성막하기 위해서는, 화학양론적 조성보다도 높은 비율로 아연을 포함하는 타깃을 사용하는 것이 바람직하다.
마찬가지로, nc-OS는, 도 41에 도시하는 성막 모델에 의하여 이해할 수 있다. 또한 도 41과 도 40의 (A)의 차이는, 기판(1120)의 가열 유무뿐이다.
따라서 기판(1120)은 가열되어 있지 않고, 펠릿(1100)과 기판(1120) 사이에서 마찰 등의 저항이 큰 상태로 되어 있다. 그 결과, 펠릿(1100)은 기판(1120)의 상면을 활공하듯이 이동할 수 없기 때문에, 불규칙하게 쌓여 감으로써 nc-OS를 얻을 수 있다.
<벽개면>
이하에서는, CAAC-OS의 성막 모델에 있어서 기재된 타깃의 벽개면에 대하여 설명한다.
우선은, 타깃의 벽개면에 대하여 도 45를 사용하여 설명한다. 도 45에 InGaZnO4의 결정의 구조를 도시한다. 또한 도 45의 (A)는 c축을 상향으로 하고, b축에 평행한 방향으로부터 InGaZnO4의 결정을 관찰한 경우의 구조를 도시한다. 또한 도 45의 (B)는 c축에 평행한 방향으로부터 InGaZnO4의 결정을 관찰한 경우의 구조를 도시한다.
InGaZnO4의 결정의 각 결정면에 있어서의 벽개에 필요한 에너지를, 제1 원리 계산에 의하여 산출한다. 또한 계산에는 의사 포텐셜과, 평면파 기저를 사용한 밀도 범함수 프로그램(CASTEP)을 사용한다. 또한 의사 포텐셜에는 울트라 소프트형의 의사 포텐셜을 사용한다. 또한 범함수에는 GGA PBE를 사용한다. 또한 컷오프 에너지는 400eV로 한다.
초기 상태에 있어서의 구조의 에너지는, 셀 사이즈를 포함한 구조 최적화를 행한 후에 도출한다. 또한 각 면에서 벽개 후의 구조의 에너지는, 셀 사이즈를 고정한 상태에서, 원자 배치의 구조 최적화를 행한 후에 도출한다.
도 45에 도시한 InGaZnO4의 결정의 구조를 바탕으로, 제1면, 제2면, 제3면, 제4면 중 어느 하나로 벽개된 구조를 제작하고, 셀 사이즈를 고정한 구조 최적화 계산을 행한다. 여기서, 제1면은 Ga-Zn-O층과 In-O층과의 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면이다(도 45의 (A) 참조). 제2면은 Ga-Zn-O층과 Ga-Zn-O층과의 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면이다(도 45의 (A) 참조). 제3면은 (110)면에 평행한 결정면이다(도 45의 (B) 참조). 제4면은 (100)면(또는 bc면)에 평행한 결정면이다(도 45의 (B) 참조).
이상과 같은 조건으로, 각 면에서 벽개 후의 구조의 에너지를 산출한다. 이어서, 벽개 후의 구조의 에너지와 초기 상태에 있어서의 구조의 에너지와의 차를, 벽개면의 면적으로 나눔으로써 각 면에 있어서의 벽개의 용이함의 척도인 벽개 에너지를 산출한다. 또한 구조의 에너지는, 구조에 포함되는 원자와 전자에 대하여 전자의 운동 에너지와, 원자 간, 원자-전자 간, 및 전자 간의 상호 작용을 고려한 에너지이다.
계산의 결과, 제1면의 벽개 에너지는 2.60J/㎡, 제2면의 벽개 에너지는 0.68J/㎡, 제3면의 벽개 에너지는 2.18J/㎡, 제4면의 벽개 에너지는 2.12J/㎡인 것을 알았다(표 1 참조).
Figure pat00001
이 계산에 의하여, 도 45에 도시한 InGaZnO4의 결정 구조에 있어서, 제2면에 있어서의 벽개 에너지가 가장 낮아진다. 즉, Ga-Zn-O층과 Ga-Zn-O층과의 사이가 가장 벽개되기 쉬운 면(벽개면)인 것을 알 수 있다. 따라서 본 명세서에 있어서, 벽개면이라고 기재하는 경우, 가장 벽개하기 쉬운 면인 제2면을 나타낸다.
Ga-Zn-O층과 Ga-Zn-O층과의 사이인 제2면에 벽개면을 갖기 때문에, 도 45의 (A)에 도시하는 InGaZnO4의 결정은, 두 개의 제2면과 등가의 면으로 분리할 수 있다. 따라서 타깃에 이온 등을 충돌시키는 경우, 무엇보다 벽개 에너지가 낮은 면으로 벽개된 웨이퍼스 형상의 유닛(우리들은 이것을 펠릿이라고 부름)이 최소 단위가 되어 튀어나온다고 생각된다. 그 경우, InGaZnO4의 펠릿은 Ga-Zn-O층, In-O층 및 Ga-Zn-O층의 3층으로 된다.
또한 제1면(Ga-Zn-O층과 In-O층과의 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면)보다도, 제3면 (110)면에 평행한 결정면), 제4면((100)면(또는 bc면)에 평행한 결정면)의 벽개 에너지가 낮은 점에서, 펠릿의 평면 형상은 삼각 형상 또는 육각 형상이 많은 것이 시사된다.
이어서, 고전 분자 동력학 계산에 의하여, 타깃으로서 호몰로거스 구조를 갖는 InGaZnO4의 결정을 가정하고, 당해 타깃을 아르곤(Ar) 또는 산소(O)에 의하여 스퍼터했을 경우의 벽개면에 대하여 평가한다. 계산에 사용한 InGaZnO4의 결정(2688 원자)의 단면 구조를 도 46의 (A)에, 상면 구조를 도 46의 (B)에 도시한다. 또한 도 46의 (A)에 도시하는 고정층은, 위치가 변동되지 않도록 원자의 배치를 고정한 층이다. 또한 도 46의 (A)에 도시하는 온도 제어층은, 항상 일정한 온도(300K)로 한 층이다.
고전 분자 동력학 계산에는, 후지쯔 가부시끼가이샤 제조 Materials Explorer5.0을 사용한다. 또한 초기 온도를 300K, 셀 사이즈를 일정하게, 시간 간격 폭을 0.01펨토초, 스텝 수를 1000만회로 한다. 계산에서는, 당해 조건 하, 원자에 300eV의 에너지를 부여하고, InGaZnO4의 결정의 ab면에 수직인 방향으로부터 셀에 원자를 입사시킨다.
도 47의 (A)는 도 46에 도시한 InGaZnO4의 결정을 갖는 셀에 아르곤이 입사하고 나서 99.9피코초(psec) 후의 원자 배열을 도시한다. 또한 도 47의 (B)는 셀에 산소가 입사하고 나서 99.9피코초 후의 원자 배열을 도시한다. 또한 도 47에서는, 도 46의 (A)에 도시한 고정층의 일부를 생략하여 도시한다.
도 47의 (A)로부터, 아르곤이 셀에 입사하고 나서 99.9피코초까지, 도 45의 (A)에 도시한 제2면에 대응하는 벽개면부터 균열이 발생한다. 따라서 InGaZnO4의 결정에 아르곤이 충돌했을 경우, 최상면을 제2면(0번째)으로 하면, 제2면(2번째)에 큰 균열이 발생하는 것을 알 수 있다.
한편, 도 47의 (B)로부터, 산소가 셀에 입사하고 나서 99.9피코초까지, 도 45의 (A)에 도시한 제2면에 대응하는 벽개면부터 균열이 발생하는 것을 알 수 있다. 단, 산소가 충돌했을 경우에는, InGaZnO4의 결정의 제2면(1번째)에 있어서 큰 균열이 발생하는 것을 알 수 있다.
따라서 호몰로거스 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃의 상면으로부터 원자(이온)가 충돌하면, InGaZnO4의 결정은 제2면을 따라 벽개되고, 평판 형상의 입자(펠릿)가 박리되는 것을 알 수 있다. 또한 이때, 펠릿의 크기는 아르곤을 충돌시켰을 경우보다도, 산소를 충돌시켰을 경우 쪽이 작아지는 것을 알 수 있다.
또한 상술한 계산으로부터, 박리된 펠릿은 손상 영역을 포함하는 것이 시사된다. 펠릿에 포함되는 손상 영역은, 손상에 의하여 발생한 결함에 산소를 반응시킴으로써 수복할 수 있는 경우가 있다.
따라서 충돌시키는 원자의 차이에 따라, 펠릿의 크기가 상이한 것에 대하여 조사한다.
도 48의 (A)에, 도 46에 도시한 InGaZnO4의 결정을 갖는 셀에 아르곤이 입사한 후, 0피코초 내지 0.3피코초까지에 있어서의 각 원자의 궤적을 도시한다. 따라서 도 48의 (A)는 도 46 내지 도 47의 (A)의 사이의 기간에 대응한다.
도 48의 (A)로부터, 아르곤이 제1층(Ga-Zn-O층)의 갈륨(Ga)과 충돌하면, 당해 갈륨이 제3층(Ga-Zn-O층)의 아연(Zn)과 충돌한 후, 당해 아연이 제6층(Ga-Zn-O층)의 근방까지 도달하는 것을 알 수 있다. 또한 갈륨과 충돌한 아르곤은, 밖으로 튕겨 날아간다. 따라서 InGaZnO4의 결정을 포함하는 타깃에 아르곤을 충돌시켰을 경우, 도 46의 (A)에 있어서의 제2면(2번째)에 균열이 생긴다고 생각된다.
또한 도 48의 (B)에, 도 46에 도시한 InGaZnO4의 결정을 갖는 셀에 산소가 입사된 후, 0피코초 내지 0.3피코초까지에 있어서의 각 원자의 궤적을 도시한다. 따라서 도 48의 (B)는 도 46 내지 도 47의 (A) 사이의 기간에 대응한다.
한편, 도 48의 (B)로부터, 산소가 제1층(Ga-Zn-O층)의 갈륨(Ga)과 충돌하면, 당해 갈륨이 제3층(Ga-Zn-O층)의 아연(Zn)과 충돌한 후, 당해 아연이 제5층(In-O층)까지 도달하지 않는 것을 알 수 있다. 또한 갈륨과 충돌한 산소는, 밖으로 튕겨 날아간다. 따라서 InGaZnO4의 결정을 포함하는 타깃에 산소를 충돌시켰을 경우, 도 46의 (A)에 있어서의 제2면(1번째)에 균열이 생긴다고 생각된다.
본 계산으로부터도, InGaZnO4의 결정은, 원자(이온)가 충돌했을 경우, 벽개면부터 박리되는 것이 시사된다.
또한 균열의 깊이 차이를 보존칙의 관점에서 검토한다. 에너지 보존칙 및 운동량 보존칙은, 식 (1) 및 식 (2)와 같이 표시할 수 있다. 여기서, E는 충돌 전의 아르곤 또는 산소가 갖는 에너지(300 eV), mA는 아르곤 또는 산소의 질량, vA는 충돌 전의 아르곤 또는 산소의 속도, v'A는 충돌 후의 아르곤 또는 산소의 속도, mGa는 갈륨의 질량, vGa는 충돌 전의 갈륨의 속도, v'Ga는 충돌 후의 갈륨의 속도이다.
아르곤 또는 산소의 충돌이 탄성 충돌이라고 가정하면, vA, v'A, vGa 및 v'Ga의 관계는 식 (3)과 같이 표시할 수 있다.
식 (1), 식 (2) 및 식 (3)으로부터, vGa를 0이라고 하면, 아르곤 또는 산소가 충돌한 후의 갈륨의 속도 v'Ga는 식 (4)와 같이 표시할 수 있다.
식 (4)에 있어서, mA에 아르곤의 질량 또는 산소의 질량을 대입하고, 각각의 원자가 충돌한 후의 갈륨의 속도를 비교한다. 아르곤 및 산소의 충돌 전에 갖는 에너지가 동일한 경우, 아르곤이 충돌했을 경우 쪽이, 산소가 충돌했을 경우보다도 1.24배 갈륨의 속도가 높은 것을 알 수 있다. 따라서 갈륨이 갖는 에너지도 아르곤이 충돌했을 경우 쪽이, 산소가 충돌했을 경우보다도 속도의 제곱분만큼 높아진다.
아르곤을 충돌시켰을 경우 쪽이, 산소를 충돌시켰을 경우보다도, 충돌 후의 갈륨의 속도(에너지)가 높아지는 것을 알 수 있다. 따라서 아르곤을 충돌시켰을 경우 쪽이, 산소를 충돌시켰을 경우보다도 깊은 위치에 균열이 발생했을 것으로 생각된다.
이상의 계산에 의하여, 호몰로거스 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃을 스퍼터하면, 벽개면부터 박리되고, 펠릿이 형성되는 것을 알 수 있다. 한편, 벽개면을 갖지 않은 타깃의 다른 구조의 영역을 스퍼터해도 펠릿은 형성되지 않고, 펠릿보다도 미세한 원자 레벨 크기의 스퍼터 입자가 형성된다. 상기 스퍼터 입자는 펠릿과 비교하여 작기 때문에, 스퍼터링 장치에 접속되어 있는 진공 펌프를 통하여 배기된다고 생각된다. 따라서 호몰로거스 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃을 스퍼터했을 경우, 여러 가지 크기, 형상의 입자가 기판까지 비상하고, 퇴적됨으로써 성막되는 모델은 생각하기 어렵다. 스퍼터된 펠릿이 퇴적하여 CAAC-OS를 성막하는 도 40의 (A) 등에 기재된 모델이 도리에 맞다.
이와 같이 하여 성막된 CAAC-OS의 밀도는, 단결정 OS와 동일 정도의 밀도를 갖는다. 예를 들어 InGaZnO4의 호몰로거스 구조를 갖는 단결정 OS의 밀도는 6.36g/㎤인 것에 반해, 동일 정도의 원자수 비인 CAAC-OS의 밀도는 6.3g/㎤ 정도가 된다.
도 49에, 스퍼터링법으로 성막한 CAAC-OS인 In-Ga-Zn 산화물(도 49의 (A) 참조), 및 그 타깃(도 49의 (B) 참조)의 단면에 있어서의 원자 배열을 표시한다. 원자 배열의 관찰에는, 고각 산란 환상 암시야 주사 투과 전자 현미경법(HAADF-STEM: High-Angle Annular Dark Field Scanning Transmission Electron Microscopy)을 사용한다. 또한 HAADF-STEM에서는, 각 원자의 상 강도는 원자 번호의 제곱에 비례한다. 따라서 원자 번호가 가까운 Zn(원자 번호 30)과 Ga(원자 번호 31)는 거의 구별할 수 없다. HAADF-STEM에는, 히타치 주사 투과 전자 현미경 HD-2700을 사용한다.
도 49의 (A) 및 도 49의 (B)를 비교하면, CAAC-OS와 타깃은 모두 호몰로거스 구조를 갖고 있으며, 각각의 원자의 배치가 대응하고 있는 것을 알 수 있다. 따라서 도 40의 (A) 등의 성막 모델에 도시한 바와 같이, 타깃의 결정 구조가 전사됨으로써 CAAC-OS가 성막되는 것을 알 수 있다.
이어서, 산화물 반도체막이 In-Ga-Zn 산화물인 경우의 결정성과, 산소 투과성과의 관계를 설명한다.
In-Ga-Zn 산화물의 결정에 있어서의, 과잉 산소(산소)의 이동에 관한 에너지 장벽에 대하여 계산에 의하여 구한다. 계산에는, 밀도 범함수 이론에 기초하는 평면파 기저 제1 원리 계산 소프트 VASP(Vienna ab-initio simulation ㎩ckage)를 사용한다. 또한 범함수로서는 GGA-PBE를 사용한다. 또한 평면파의 컷오프 에너지를 400eV로 한다. 또한 PAW(Projector Augmented Wave)법에 의하여 내각 전자의 효과를 도입한다.
여기에서는, 도 22에 도시하는 In-Ga-Zn 산화물의 결정에 있어서, 과잉 산소(산소)의 이동 경로 1, 이동 경로 2, 이동 경로 3 및 이동 경로 4의 이동의 용이 함을 계산한다.
또한 이동 경로 1은, 3개의 인듐 원자 및 하나의 아연 원자와 결합한 산소에 결합된 과잉 산소(산소)가, 인접하는 3개의 인듐 원자 및 하나의 아연 원자와 결합된 산소에 결합하는 경로이다. 또한 이동 경로 2는, 3개의 인듐 원자 및 하나의 갈륨 원자와 결합한 산소에 결합된 과잉 산소(산소)가, 인듐 및 산소를 포함하는 층을 가로지르고, 인접하는 3개의 인듐 원자 및 하나의 아연 원자와 결합한 산소에 결합되는 경로이다. 또한 이동 경로 3은, 2개의 갈륨 원자 및 하나의 아연 원자와 결합한 산소에 결합된 과잉 산소(산소)가, 인접하는 2개의 아연 원자 및 하나의 갈륨 원자와 결합한 산소에 결합되는 경로이다. 또한 이동 경로 4는, 2개의 갈륨 원자 및 하나의 아연 원자와 결합한 산소에 결합된 과잉 산소(산소)가, 갈륨, 아연 및 산소를 포함하는 층을 가로지르고, 인접하는 3개의 인듐 원자 및 하나의 갈륨 원자와 결합한 산소에 결합되는 경로이다.
단위시간당 확산의 에너지 장벽 Ea를 초과하는 빈도를 확산 빈도 R이라고 하면, R은 이하에 표시하는 식으로 표시할 수 있다.
또한 ν는 확산 원자의 열 진동의 진동수, kB는 볼츠만 정수, T는 절대 온도이다. ν에 데바이 진동수로서 1013[1/sec]을 부여한 경우의, 350℃ 및 450℃에서의 확산 빈도 R은 표 2와 같아진다.
Figure pat00007
표 2에 나타낸 바와 같이, 인듐 및 산소를 포함하는 층을 가로지르는 이동 경로 2에 있어서, 다른 이동 경로보다도 높은 에너지 장벽을 갖는 것을 알 수 있다. 이것은, In-Ga-Zn 산화물의 결정은 c축 방향에 있어서의 과잉 산소(산소)의 이동이 일어나기 어려운 것을 나타내고 있다. 즉, CAAC-OS 등과 같이 c축 배향성을 갖고, 피형성면 또는 상면에 개략 수직인 방향을 향하고 있는 구조를 갖는 경우, 피형성면 또는 상면에 개략 수직인 방향에 있어서의 과잉 산소(산소)의 이동이 일어나기 어려운 것을 나타내고 있다.
이상, 본 실시 형태에서 나타내는 구성, 방법은, 다른 실시 형태에서 나타내는 구성, 방법과 적절히 조합하여 사용할 수 있다.
(실시 형태 3)
본 실시 형태에 있어서는, 산화물 반도체막의 산소 결손에 대하여 이하, 상세하게 설명을 행한다.
<(1) VoH의 형성 용이성 및 안정성>
산화물 반도체막(이하, IGZO라고 나타냄)이 완전한 결정인 경우, 실온에서는, H는 우선적으로 ab면을 따라 확산된다. 또한 450℃의 가열 처리 시에는, H는 ab면 및 c축 방향 각각으로 확산된다. 따라서 여기서는, IGZO에 산소 결손 Vo가 존재하는 경우, H는 산소 결손 Vo 중으로 들어가기 쉬운지 여부에 대하여 설명한다. 여기서, 산소 결손 Vo 중에 H가 있는 상태를 VoH라고 표기한다.
계산에는, 도 23에 도시하는 InGaZnO4 결정 모델을 사용하였다. 여기서, VoH 중의 H가 Vo로부터 나가 산소와 결합하는 반응 경로의 활성화 장벽(Ea)을 NEB(Nudged Elastic Band)법을 사용하여 계산하였다. 계산 조건을 표 3에 도시한다.
Figure pat00008
또한 InGaZnO4 결정 모델에 있어서, 산소가 결합되는 금속 원소 및 그 수의 차이로부터, 도 23에 도시한 바와 같이 산소 사이트 1 내지 산소 사이트 4가 있다. 여기서는, 산소 결손 Vo를 형성하기 쉬운 산소 사이트 1 및 산소 사이트 2에 대하여 계산을 행하였다.
처음에, 산소 결손 Vo를 형성하기 쉬운 산소 사이트 1로서, 3개의 In과 1개의 Zn과 결합한 산소 사이트에 대하여 계산을 행하였다.
초기 상태의 모델을 도 24의 (A)에 도시하고, 최종 상태의 모델을 도 24의 (B)에 도시한다. 또한 초기 상태 및 최종 상태에 있어서, 산출된 활성화 장벽(Ea)을 도 25에 나타낸다. 또한 여기서의 초기 상태란, 산소 결손 Vo 중에 H가 있는 상태(VoH)이고, 최종 상태란, 산소 결손 Vo와, 1개의 Ga 및 2개의 Zn과 결합한 산소와 H가 결합한 상태(H-O)를 갖는 구조이다.
계산 결과, 산소 결손 Vo 중의 H가 다른 O와 결합하기 위해서는 약 1.52eV의 에너지가 필요한 데 비하여, O와 결합한 H가 산소 결손 Vo 중으로 들어가기 위해서는 약 0.46eV의 에너지가 필요하였다.
여기서, 계산에 의하여 얻어진 활성화 장벽(Ea)과 수학식 6으로부터 반응 빈도(Γ)를 산출하였다. 또한 수학식 6에 있어서, kB는 볼츠만 상수이며 T는 절대 온도이다.
Figure pat00009
빈도 인자 ν=1013[1/sec]이라고 가정하고 350℃에 있어서의 반응 빈도를 산출하였다. 도 24의 (A)에 도시하는 모델로부터 도 24의 (B)에 도시하는 모델로 H가 이동하는 빈도는 5.52×100[1/sec]이었다. 또한 도 24의 (B)에 도시하는 모델로부터 도 24의 (A)에 도시하는 모델로 H가 이동하는 빈도는 1.82×109[1/sec]이었다. 이 점으로부터, IGZO 중을 확산되는 H는, 근처에 산소 결손 Vo가 있으면 VoH를 형성하기 쉽고, 일단 VoH를 형성하면 산소 결손 Vo로부터 방출되기 어렵다고 생각된다.
이어서, 산소 결손 Vo를 형성하기 쉬운 산소 사이트 2로서, 1개의 Ga와 2개의 Zn과 결합한 산소 사이트에 대하여 계산을 행하였다.
초기 상태의 모델을 도 26의 (A)에 도시하고, 최종 상태의 모델을 도 26의 (B)에 도시한다. 또한 초기 상태 및 최종 상태에 있어서, 산출된 활성화 장벽(Ea)을 도 27에 나타낸다. 또한 여기서의 초기 상태란, 산소 결손 Vo 중에 H가 있는 상태(VoH)이며, 최종 상태란, 산소 결손 Vo와, 1개의 Ga 및 2개의 Zn과 결합한 산소와 H가 결합한 상태(H-O)를 갖는 구조이다.
계산 결과, 산소 결손 Vo 중의 H가 다른 O와 결합하기 위해서는 약 1.75eV의 에너지가 필요한 데 비하여, O와 결합한 H가 산소 결손 Vo 중으로 들어가기 위해서는 약 0.35eV의 에너지가 필요하였다.
또한 계산에 의하여 얻어진 활성화 장벽(Ea)과 상기 수학식 6으로부터, 반응 빈도(Γ)를 산출하였다.
빈도 인자 ν=1013[1/sec]이라고 가정하고 350℃에 있어서의 반응 빈도를 산출하였다.
도 26의 (A)에 도시하는 모델로부터 도 26의 (B)에 도시하는 모델로 H가 이동하는 빈도는 7.53×10-2[1/sec]이었다. 또한 도 26의 (B)에 도시하는 모델로부터 도 26의 (A)에 도시하는 모델로 H가 이동하는 빈도는 1.44×1010[1/sec]이었다. 이 점으로부터, 일단 VoH를 형성하면 산소 결손 Vo로부터 H는 방출되기 어렵다고 생각된다.
이상으로부터, 어닐 시에 IGZO 중의 H는 확산되기 쉬우며, 산소 결손 Vo가 있는 경우에는 산소 결손 Vo 중으로 들어가 VoH로 되기 쉬운 것을 알 수 있었다.
<(2) VoH의 천이 레벨>
IGZO 중에 있어서 산소 결손 Vo와 H가 존재하는 경우, <(1) VoH의 형성 용이성 및 안정성>에서 나타낸, NEB법을 사용한 계산보다 산소 결손 Vo와 H는 VoH를 형성하기 쉬워, VoH는 더 안정된다고 생각된다. 따라서 VoH가 캐리어 트랩에 관여하는지를 조사하기 위하여, VoH의 천이 레벨의 산출을 행하였다.
계산에는 InGaZnO4 결정 모델(112원자)을 사용하였다. 도 25에 나타내는 산소 사이트 1 및 산소 사이트 2에 대하여 VoH 모델을 제작하여, 천이 레벨의 산출을 행하였다. 계산 조건을 표 4에 나타낸다.
Figure pat00010
실험치에 가까운 밴드 갭이 나오도록 교환항의 혼합비를 조정함으로써, 결함이 없는 InGaZnO4 결정 모델의 밴드 갭은 3.08eV로 되어, 실험치의 3.15eV와 가까운 결과로 되었다.
결함 D를 갖는 모델의 천이 레벨(ε(q/q'))은 이하의 수학식 7에 의하여 산출된다. 또한 ΔE(Dq)는 결함 D의 전하 q에 있어서의 형성 에너지이며, 수학식 8로부터 산출된다.
Figure pat00011
Figure pat00012
수학식 7 및 수학식 8에 있어서, Etot(Dq)는 결함 D를 포함하는 모델의 전하 q에 있어서의 전체 에너지, Etot(bulk)는 결함이 없는 모델(완전 결정)의 전체 에너지, Δni는 결함에 관한 원자 i의 증감 수, μi는 원자 i의 화학 포텐셜, εVBM은 결함이 없는 모델에 있어서의 가전자대 상단부의 에너지, ΔVq는 정전 포텐셜에 관한 보정항, EF는 페르미 에너지이다.
산출된 VoH의 천이 레벨을 도 28에 나타낸다. 도 28 중의 수치는 전도대 하단부로부터의 깊이이다. 도 28로부터, 산소 사이트 1에 대한 VoH의 천이 레벨은 전도대 하단부 아래 0.05eV에 존재하고, 산소 사이트 2에 대한 VoH의 천이 레벨은 전도대 하단부 아래 0.11eV에 존재하기 때문에, 각각의 VoH는 전자 트랩에 관여한다고 생각된다. 즉, VoH는 도너로서 행동하는 것이 밝혀졌다. 또한 VoH를 갖는 IGZO는 도전성을 갖는 것이 밝혀졌다.
본 실시 형태에 나타내는 구성은, 다른 실시 형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시 형태 4)
본 실시 형태에 있어서는, 상술한 실시 형태에서 예시한 트랜지스터를 갖는 표시 장치의 일례에 대하여, 도 29 내지 도 31을 사용하여 이하, 설명을 행한다.
도 29는 표시 장치의 일례를 도시하는 상면도이다. 도 29에 도시하는 표시 장치(700)는, 제1 기판(701) 위에 설치된 화소부(702)와, 제1 기판(701)에 설치된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)와, 화소부(702), 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)를 둘러싸도록 배치되는 시일재(712)와, 제1 기판(701)에 대향하도록 설치되는 제2 기판(705)을 갖는다. 또한 제1 기판(701)과 제2 기판(705)은 시일재(712)에 의하여 밀봉되어 있다. 즉, 화소부(702), 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)는, 제1 기판(701)과 시일재(712)와 제2 기판(705)에 의하여 밀봉되어 있다. 또한 도 29에는 도시하지는 않지만, 제1 기판(701)과 제2 기판(705) 사이에는 표시 소자가 설치된다.
또한 표시 장치(700)는, 제1 기판(701) 위의 시일재(712)에 의하여 둘러싸여 있는 영역과는 상이한 영역에, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 게이트 드라이버 회로부(706)와 전기적으로 접속되는 FPC 단자부(708)(FPC: Flexible printed circuit)가 설치된다. 또한 FPC 단자부(708)에는 FPC(716)가 접속되고, FPC(716)에 의하여 화소부(702), 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)에 각종 신호 등이 공급된다. 또한 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706) 및 FPC 단자부(708)에는 신호선(710)이 각각 접속되어 있다. FPC(716)에 의하여 공급되는 각종 신호 등은 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706) 및 FPC 단자부(708)에 부여된다.
또한 표시 장치(700)에 게이트 드라이버 회로부(706)를 복수 설치해도 된다. 또한 표시 장치(700)로서는, 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)를 화소부(702)와 동일한 제1 기판(701)에 형성하고 있는 예를 나타내고 있지만, 이 구성에 한정되지 않는다. 예를 들어 게이트 드라이버 회로부(706)만을 제1 기판(701)에 형성해도 되고, 또는 소스 드라이버 회로부(704)만을 제1 기판(701)에 형성해도 된다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 제1 기판(701)에 실장하는 구성으로 해도 된다. 또한 별도 형성한 구동 회로 기판의 접속 방법은 특별히 한정되는 것은 아니며, COG(Chip On Glass) 방법, 와이어 본딩 방법 등을 이용할 수 있다.
또한 표시 장치(700)가 갖는 화소부(702), 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 갖고 있으며, 본 발명의 일 형태의 반도체 장치인 트랜지스터를 적용할 수 있다.
또한 표시 장치(700)는 다양한 소자를 가질 수 있다. 상기 소자는, 예를 들어 액정 소자, EL(일렉트로루미네센스) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 전자 잉크, 전기 영동 소자, 그레이팅 라이트 밸브(GLV), 플라즈마 디스플레이(PDP), MEMS(마이크로일렉트로메커니컬 시스템)를 사용한 표시 소자, 디지털 마이크로미러 디바이스(DMD), DMS(디지털 마이크로셔터), MIRASOL(등록 상표), IMOD(인터피어런스 모듈레이션) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 일렉트로웨팅 소자, 압전 세라믹 디스플레이, 카본 나노튜브를 사용한 표시 소자 등 중, 적어도 하나를 갖고 있다. 이들 외에도 전기적 또는 자기적 작용에 의하여, 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 갖고 있어도 된다. EL 소자를 사용한 표시 장치의 일례로서는 EL디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 에미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 모니터, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 페이퍼 등이 있다. 또한 반투과형 액정 모니터나 반사형 액정 디스플레이를 실현하는 경우에는, 화소 전극의 일부 또는 전부가 반사 전극으로서의 기능을 갖도록 하면 된다. 예를 들어 화소 전극의 일부 또는 전부가 알루미늄, 은, 등을 갖도록 하면 된다. 또한 그 경우, 반사 전극 아래에 SRAM 등의 메모리 회로를 설치하는 것도 가능하다. 이에 따라 소비 전력을 더 저감시킬 수 있다.
또한 표시 장치(700)에 있어서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한 컬러 표시할 때 화소에서 제어하는 색 요소로서는, RGB(R은 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어 R의 화소와 G의 화소와 B의 화소와 W(백색)의 화소의 4화소로 구성되어도 된다. 또는 펜타일 배열과 같이 RGB 중 2색분으로 하나의 색 요소를 구성하고, 색 요소에 따라, 상이한 2색을 선택하여 구성해도 된다. 또는 RGB에 옐로우, 시안, 마젠타 등을 1색 이상 추가해도 된다. 또한 색 요소의 도트마다 그 표시 영역의 크기가 상이해도 된다. 단, 개시하는 발명은 컬러 표시의 표시 장치에 한정되는 것은 아니며, 모노크롬 표시의 표시 장치에 적용할 수도 있다.
또한 백라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색광(W)을 사용하여 표시 장치를 풀 컬러 표시시키기 위하여 착색층(컬러 필터라고도 함)을 사용해도 된다. 착색층은, 예를 들어 레드(R), 그린(G), 블루(B), 옐로우(Y) 등을 적절히 조합하여 사용할 수 있다. 착색층을 사용함으로써, 착색층을 사용하지 않은 경우와 비교하여 색의 재현성을 높게 할 수 있다. 이때, 착색층을 갖는 영역과, 착색층을 갖지 않은 영역을 배치함으로써, 착색층을 갖지 않은 영역에서의 백색광을 직접 표시에 이용해도 된다. 일부에 착색층을 갖지 않은 영역을 배치함으로써, 밝은 표시 시에 착색층에 의한 휘도의 저하를 적게 할 수 있어, 소비 전력을 2할 내지 3할 정도 저감시킬 수 있는 경우가 있다. 단, 유기 EL 소자나 무기 EL 소자 등의 자발광 소자를 사용하여 풀 컬러 표시하는 경우, R, G, B, Y, 화이트(W)를, 각각의 발광색을 갖는 소자로부터 발광시켜도 된다. 자발광 소자를 사용함으로써, 착색층을 사용했을 경우보다도 소비 전력을 더 저감시킬 수 있는 경우가 있다.
본 실시 형태에 있어서는, 표시 소자로서 액정 소자 및 EL 소자를 사용하는 구성에 대하여, 도 30 및 도 31을 사용하여 설명한다. 또한 도 30은, 도 29에 도시하는 일점쇄선 Q-R에 있어서의 단면도이며, 표시 소자로서 액정 소자를 사용한 구성이다. 또한 도 31은, 도 29에 도시하는 일점쇄선 Q-R에 있어서의 단면도이며, 표시 소자로서 EL 소자를 사용한 구성이다.
우선, 도 30 및 도 31에 도시하는 공통 부분에 대하여 처음에 설명하고, 이어서 상이한 부분에 대하여 이하, 설명한다.
<표시 장치의 공통 부분에 관한 설명>
도 30 및 도 31에 도시하는 표시 장치(700)는 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 갖는다. 또한 리드 배선부(711)는 신호선(710)을 갖는다. 또한 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 갖는다. 또한 소스 드라이버 회로부(704)는 트랜지스터(752)를 갖는다.
트랜지스터(750) 및 트랜지스터(752)는 상술한 트랜지스터를 사용할 수 있다.
본 실시 형태에서 사용하는 트랜지스터는, 고순도화하여 산소 결손의 형성을 억제한 산화물 반도체막을 갖는다. 상기 트랜지스터는 오프 상태에 있어서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있으며, 전원 온 상태에서는 기입 간격도 길게 설정할 수 있다. 따라서 리프레시 동작의 빈도를 적게 할 수 있기 때문에, 소비 전력을 억제하는 효과를 발휘한다.
또한 본 실시 형태에서 사용하는 트랜지스터는, 비교적 높은 전계 효과 이동도가 얻어지기 때문에 고속 구동이 가능하다. 예를 들어 이러한 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일한 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의하여 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품 개수를 삭감할 수 있다. 또한 화소부에 있어서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
용량 소자(790)는 한 쌍의 전극 간에 유전체를 갖는 구조이다. 보다 상세하게는, 용량 소자(790)의 한쪽 전극으로서는, 트랜지스터(750)의 게이트 전극으로서 기능하는 도전막과 동일한 공정에서 형성된 도전막을 사용하고, 용량 소자(790)의 다른 쪽 전극으로서는, 트랜지스터(750)의 소스 전극 및 드레인 전극으로서 기능하는 도전막을 사용한다. 또한 한 쌍의 전극 간에 끼움 지지되는 유전체로서는, 트랜지스터(750)의 게이트 절연막으로서 기능하는 절연막을 사용한다.
또한 도 30 및 도 31에 있어서, 트랜지스터(750), 트랜지스터(752) 및 용량 소자(790) 위에 절연막(764, 766, 768) 및 평탄화 절연막(770)이 형성되어 있다.
절연막(764, 766, 768)으로서는, 각각 상술한 실시 형태에 나타내는 절연막(114, 116, 118)과, 마찬가지의 재료 및 제작 방법에 의하여 형성할 수 있다. 또한 평탄화 절연막(770)으로서는 폴리이미드 수지, 아크릴 수지, 폴리이미드아미드 수지, 벤조시클로부텐 수지, 폴리아미드 수지, 에폭시 수지 등의, 내열성을 갖는 유기 재료를 사용할 수 있다. 또한 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막(770)을 형성해도 된다. 또한 평탄화 절연막(770)을 설치하지 않는 구성으로 해도 된다.
또한 신호선(710)은, 트랜지스터(750, 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정에서 형성된다. 또한 신호선(710)은, 트랜지스터(750, 752)의 소스 전극 및 드레인 전극과 상이한 공정에서 형성된 도전막, 예를 들어 게이트 전극으로서 기능하는 도전막으로 해도 된다. 신호선(710)으로서, 예를 들어 구리 원소를 포함하는 재료를 사용했을 경우, 배선 저항에 기인하는 신호 지연 등이 적어, 대형 화면에서의 표시가 가능해진다.
또한 FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780) 및 FPC(716)를 갖는다. 또한 접속 전극(760)은, 트랜지스터(750, 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정에서 형성된다. 또한 접속 전극(760)은, FPC(716)가 갖는 단자와 이방성 도전막(780)을 통하여 전기적으로 접속된다.
또한 제1 기판(701) 및 제2 기판(705)으로서는, 예를 들어 유리 기판을 사용할 수 있다. 또한 제1 기판(701) 및 제2 기판(705)으로서, 가요성을 갖는 기판을 사용해도 된다. 상기 가요성을 갖는 기판으로서는, 예를 들어 플라스틱 기판 등을 들 수 있다.
또한 제1 기판(701)과 제2 기판(705) 사이에는 구조체(778)가 설치된다. 구조체(778)는, 절연막을 선택적으로 에칭함으로써 얻어지는 기둥형 스페이서이며, 제1 기판(701)과 제2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 설치된다. 또한 구조체(778)로서 구형 스페이서를 사용하고 있어도 된다. 또한 본 실시 형태에 있어서는, 구조체(778)를 제1 기판(701)측에 설치하는 구성에 대하여 예시했지만, 이에 한정되지 않는다. 예를 들어 제2 기판(705)측에 구조체(778)를 설치하는 구성, 또는 제1 기판(701) 및 제2 기판(705) 양쪽에 구조체(778)을 설치하는 구성으로 해도 된다.
또한 제2 기판(705)측에는, 블랙 매트릭스로서 기능하는 차광막(738)과, 컬러 필터로서 기능하는 착색막(736)과, 차광막(738) 및 착색막(736)에 접하는 절연막(734)이 형성된다.
<표시 소자로서 액정 소자를 사용하는 표시 장치의 구성예>
도 30에 도시하는 표시 장치(700)는 액정 소자(775)를 갖는다. 액정 소자(775)는 도전막(772), 도전막(774) 및 액정층(776)을 갖는다. 도전막(774)은 제2 기판(705)측에 형성되며, 대향 전극으로서의 기능을 갖는다. 도 30에 도시하는 표시 장치(700)는, 도전막(772)과 도전막(774)에 인가되는 전압에 따라 액정층(776)의 배향 상태가 변화되는 것에 의하여 광의 투과, 비투과가 제어되어, 화상을 표시할 수 있다.
또한 도전막(772)은, 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되며, 화소 전극, 즉 표시 소자의 한쪽 전극으로서 기능한다. 또한 도전막(772)은 반사 전극으로서의 기능을 갖는다. 도 30에 도시하는 표시 장치(700)는, 외광을 이용하여 도전막(772)에서 광을 반사하고 착색막(736)을 통하여 표시하는, 소위 반사형 컬러 액정 표시 장치이다.
도전막(772)으로서는, 가시광에 있어서 투광성이 있는 도전막, 또는 가시광에 있어서 반사성이 있는 도전막을 사용할 수 있다. 가시광에 있어서 투광성이 있는 도전막으로서는, 예를 들어 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 1종을 포함하는 재료를 사용하면 된다. 가시광에 있어서 반사성이 있는 도전막으로서는, 예를 들어 알루미늄 또는 은을 포함하는 재료를 사용하면 된다. 본 실시 형태에 있어서는, 도전막(772)으로서, 가시광에 있어서 반사성이 있는 도전막을 사용한다.
또한 도전막(772)으로서, 가시광에 있어서 반사성이 있는 도전막을 사용하는 경우, 상기 도전막을 적층 구조로 해도 된다. 예를 들어 하층에 막 두께 100㎚의 알루미늄막을 형성하고, 상층에 두께 30㎚의 은 합금막(예를 들어 은, 팔라듐 및 구리를 포함하는 합금막)을 형성한다. 상술한 구조로 함으로써, 이하의 우수한 효과를 발휘한다.
(1) 바탕막과 도전막(772)의 밀착성을 향상시킬 수 있다. (2) 약액에 의하여 알루미늄막과 은 합금막을 일괄하여 에칭하는 것이 가능하다. (3) 도전막(772)의 단면 형상을 양호한 형상(예를 들어 테이퍼형)으로 할 수 있다. (3)의 이유로서는, 알루미늄막은 은 합금막보다도 약액에 의한 에칭 속도가 느리거나, 또는 상층의 은 합금막의 에칭 후, 하층의 알루미늄막이 노출되었을 경우에, 은 합금막보다도 천한 금속, 바꾸어 말하면 이온화 경향이 높은 금속인 알루미늄으로부터 전자를 인발하기 때문에, 은 합금막의 에칭이 억제되어 하층의 알루미늄막의 에칭의 진행이 빨라지기 때문이다.
또한 도 30에 도시하는 표시 장치(700)에 있어서는, 화소부(702)의 평탄화 절연막(770)의 일부에 요철이 형성되어 있다. 상기 요철은, 예를 들어 평탄화 절연막(770)을 유기 수지막 등으로 형성하고, 상기 유기 수지막의 표면에 요철을 형성함으로써, 형성할 수 있다. 또한 반사 전극으로서 기능하는 도전막(772)은 상기 요철을 따라 형성된다. 따라서 외광이 도전막(772)에 입사되었을 경우에 있어서, 도전막(772)의 표면에서 광을 난반사하는 것이 가능하게 되어, 시인성을 향상시킬 수 있다.
또한 도 30에 도시하는 표시 장치(700)는 반사형 컬러 액정 표시 장치에 대하여 예시했지만, 이에 한정되지 않으며, 예를 들어 도전막(772)을 가시광에 있어서, 투광성이 있는 도전막을 사용함으로써 투과형 컬러 액정 표시 장치로 해도 된다. 투과형 컬러 액정 표시 장치의 경우, 평탄화 절연막(770)에 형성되는 요철에 대해서는 설치하지 않는 구성으로 해도 된다.
또한 도 30에 있어서 도시하지는 않지만, 도전막(772, 774)의 액정층(776)과 접하는 측에 각각 배향막을 형성하는 구성으로 해도 된다. 또한 도 30에 있어서 도시하지는 않지만, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 설치해도 된다. 예를 들어 편광 기판 및 위상차 기판에 의한 원편광을 사용해도 된다. 또한 광원으로서 백라이트, 사이드라이트 등을 사용해도 된다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반(反)강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용해도 된다. 블루상은 액정상의 한 가지이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서밖에 발현되지 않기 때문에, 온도 범위를 개선하기 위하여 수 중량％ 이상의 키랄제를 혼합시킨 액정 조성물을 사용하여, 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 속도가 짧고 광학적 등방성이다. 또한 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 배향 처리가 불필요하며 시야각 의존성이 작다. 또한 배향막을 형성하지 않아도 되므로 러빙 처리도 불필요하게 되기 때문에, 러빙 처리에 의하여 야기되는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다.
또한 표시 소자로서 액정 소자를 사용하는 경우, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Sy㎜etric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한 노멀리 블랙형 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치로 해도 된다. 수직 배향 모드로서는 몇 가지를 들 수 있지만, 예를 들어 MVA(Multi-Domain Vertical Alig㎚ent) 모드, PVA(Patterned Vertical Alig㎚ent) 모드, ASV 모드 등을 사용할 수 있다.
<표시 소자로서 발광 소자를 사용하는 표시 장치>
도 31에 도시하는 표시 장치(700)는 발광 소자(782)를 갖는다. 발광 소자(782)는 도전막(784), EL층(786) 및 도전막(788)을 갖는다. 도 31에 도시하는 표시 장치(700)는, 발광 소자(782)가 갖는 EL층(786)이 발광함으로써, 화상을 표시할 수 있다.
또한 도전막(784)은, 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(784)은 평탄화 절연막(770) 위에 형성되며, 화소 전극, 즉 표시 소자의 한쪽 전극으로서 기능한다. 도전막(784)으로서는, 가시광에 있어서 투광성이 있는 도전막, 또는 가시광에 있어서 반사성이 있는 도전막을 사용할 수 있다. 가시광에 있어서 투광성이 있는 도전막으로서는, 예를 들어 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 1종을 포함하는 재료를 사용하면 된다. 가시광에 있어서 반사성이 있는 도전막으로서는, 예를 들어 알루미늄, 또는 은을 포함하는 재료를 사용하면 된다.
또한 도 31에 도시하는 표시 장치(700)에는, 평탄화 절연막(770) 및 도전막(784) 위에 절연막(730)이 형성된다. 절연막(730)은 도전막(784)의 일부를 덮는다. 또한 발광 소자(782)는 톱 에미션 구조이다. 따라서 도전막(788)은 투광성을 가져, EL층(786)이 발하는 광을 투과시킨다. 또한 본 실시 형태에 있어서는 톱 에미션 구조에 대하여 예시하지만, 이에 한정되지 않는다. 예를 들어 도전막(784)측으로 광을 사출하는 보텀 에미션 구조나, 도전막(784)측 및 도전막(788)측의 양쪽으로 광을 사출하는 듀얼 에미션 구조에도 적용할 수 있다.
또한 발광 소자(782)와 중첩되는 위치에 착색막(736)이 형성되고, 절연막(730)과 중첩되는 위치, 리드 배선부(711) 및 소스 드라이버 회로부(704)에 차광막(738)이 형성되어 있다. 또한 착색막(736) 및 차광막(738)은 절연막(734)으로 덮여 있다. 또한 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전되어 있다. 또한 도 31에 도시하는 표시 장치(700)에 있어서는, 착색막(736)을 형성하는 구성에 대하여 예시했지만, 이에 한정되지 않는다. 예를 들어 EL층(786)을 구분 도포에 의하여 형성하는 경우에 있어서는, 착색막(736)을 형성하지 않는 구성으로 해도 된다.
본 실시 형태에 나타내는 구성은, 다른 실시 형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치를 갖는 표시 장치에 대하여, 도 32를 사용하여 설명을 행한다.
도 32의 (A)에 도시하는 표시 장치는, 표시 소자의 화소를 갖는 영역(이하, 화소부(502)라고 함)과, 화소부(502)의 외측에 배치되고, 화소를 구동하기 위한 회로를 갖는 회로부(이하, 구동 회로부(504)라고 함)와, 소자의 보호 기능을 갖는 회로(이하, 보호 회로(506)라고 함)와, 단자부(507)를 갖는다. 또한 보호 회로(506)는 설치하지 않는 구성으로 해도 된다.
구동 회로부(504)의 일부 또는 전부는 화소부(502)와 동일한 기판 위에 형성되어 있는 것이 바람직하다. 이에 따라 부품 수나 단자 수를 저감시킬 수 있다. 구동 회로부(504)의 일부 또는 전부가 화소부(502)와 동일한 기판 위에 형성되어 있지 않은 경우에는, 구동 회로부(504)의 일부 또는 전부는 COG나 TAB(Tape Automated Bonding)에 의하여 실장할 수 있다.
화소부(502)는, X행(X는 2 이상의 자연수) Y열(Y는 2 이상의 자연수)에 배치된 복수의 표시 소자를 구동하기 위한 회로(이하, 화소 회로(501)라고 함)를 갖고, 구동 회로부(504)는, 화소를 선택하는 신호(주사 신호)를 출력하는 회로(이하, 게이트 드라이버(504a)라고 함), 화소의 표시 소자를 구동하기 위한 신호(데이터 신호)를 공급하기 위한 회로(이하, 소스 드라이버(504b)) 등의 구동 회로를 갖는다.
게이트 드라이버(504a)는 시프트 레지스터 등을 갖는다. 게이트 드라이버(504a)는 단자부(507)를 통하여, 시프트 레지스터를 구동하기 위한 신호가 입력되고, 신호를 출력한다. 예를 들어 게이트 드라이버(504a)는 스타트 펄스 신호, 클럭 신호 등이 입력되고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는 주사 신호가 부여되는 배선(이하, 주사선 GL_1 내지 GL_X라고 함)의 전위를 제어하는 기능을 갖는다. 또한 게이트 드라이버(504a)를 복수 설치하고, 복수의 게이트 드라이버(504a)에 의하여 주사선 GL_1 내지 GL_X를 분할하여 제어해도 된다. 또는 게이트 드라이버(504a)는 초기화 신호를 공급할 수 있는 기능을 갖는다. 단, 이에 한정되지 않으며, 게이트 드라이버(504a)는 다른 신호를 공급하는 것도 가능하다.
소스 드라이버(504b)는 시프트 레지스터 등을 갖는다. 소스 드라이버(504b)는 단자부(507)를 통하여, 시프트 레지스터를 구동하기 위한 신호 외에, 데이터 신호의 바탕으로 되는 신호(화상 신호)가 입력된다. 소스 드라이버(504b)는, 화상 신호를 바탕으로 화소 회로(501)에 기입하는 데이터 신호를 생성하는 기능을 갖는다. 또한 소스 드라이버(504b)는, 스타트 펄스, 클럭 신호 등이 입력되어 얻어지는 펄스 신호에 따라, 데이터 신호의 출력을 제어하는 기능을 갖는다. 또한 소스 드라이버(504b)는 데이터 신호가 부여되는 배선(이하, 데이터선 DL_1 내지 DL_Y라고 함)의 전위를 제어하는 기능을 갖는다. 또는 소스 드라이버(504b)는 초기화 신호를 공급할 수 있는 기능을 갖는다. 단, 이에 한정되지 않으며, 소스 드라이버(504b)는 다른 신호를 공급하는 것도 가능하다.
소스 드라이버(504b)는, 예를 들어 복수의 아날로그 스위치 등을 사용하여 구성된다. 소스 드라이버(504b)는 복수의 아날로그 스위치를 순차 온 상태로 함으로써, 화상 신호를 시분할한 신호를 데이터 신호로서 출력할 수 있다. 또한 시프트 레지스터 등을 사용하여 소스 드라이버(504b)를 구성해도 된다.
복수의 화소 회로(501)의 각각은, 주사 신호가 부여되는 복수의 주사선 GL 중 하나를 통하여 펄스 신호가 입력되고, 데이터 신호가 부여되는 복수의 데이터선 DL 중 하나를 통하여 데이터 신호가 입력된다. 또한 복수의 화소 회로(501)의 각각은, 게이트 드라이버(504a)에 의하여 데이터 신호의 데이터 기입 및 유지가 제어된다. 예를 들어 m행 n열째의 화소 회로(501)는 주사선 GL_m(m은 X 이하의 자연수)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선 GL_m의 전위에 따라 데이터선 DL_n(n은 Y 이하의 자연수)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 32의 (A)에 도시하는 보호 회로(506)는, 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 주사선 GL에 접속된다. 또는 보호 회로(506)는 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선 DL에 접속된다. 또는 보호 회로(506)는 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속할 수 있다. 또는 보호 회로(506)는 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속할 수 있다. 또한 단자부(507)는 외부의 회로로부터 표시 장치에 전원, 제어 신호 및 화상 신호를 입력하기 위한 단자가 설치된 부분을 말한다.
보호 회로(506)는 자신이 접속하는 배선에 일정한 범위 외의 전위가 부여되었을 때, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다.
도 32의 (A)에 도시한 바와 같이 화소부(502)와 구동 회로부(504)에 각각 보호 회로(506)를 설치함으로써, ESD(Electro Static Discharge: 정전기 방전) 등에 의하여 발생하는 과전류에 대한 표시 장치의 내성을 높일 수 있다. 단, 보호 회로(506)의 구성은 이에 한정되지 않으며, 예를 들어 게이트 드라이버(504a)에 보호 회로(506)를 접속한 구성, 또는 소스 드라이버(504b)에 보호 회로(506)를 접속한 구성으로 할 수도 있다. 또는 단자부(507)에 보호 회로(506)를 접속한 구성으로 할 수도 있다.
또한 도 32의 (A)에 있어서는, 게이트 드라이버(504a)와 소스 드라이버(504b)에 의하여 구동 회로부(504)를 형성하고 있는 예를 도시하고 있지만, 이 구성에 한정되지 않는다. 예를 들어 게이트 드라이버(504a)만을 형성하고, 별도 준비된 소스 드라이버 회로가 형성된 기판(예를 들어 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하는 구성으로 해도 된다.
또한 도 32의 (A)에 도시하는 복수의 화소 회로(501)는, 예를 들어 도 32의 (B)에 도시하는 구성으로 할 수 있다.
도 32의 (B)에 도시하는 화소 회로(501)는 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 갖는다. 트랜지스터(550)에, 상술한 실시 형태에 나타내는 트랜지스터를 적용할 수 있다.
액정 소자(570)의 한 쌍의 전극의 한쪽 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)는 기입되는 데이터에 따라 배향 상태가 설정된다. 또한 복수의 화소 회로(501)의 각각이 갖는 액정 소자(570)의 한 쌍의 전극의 한쪽에 공통의 전위(커먼 전위)를 부여해도 된다. 또한 각 행의 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극의 한쪽에 상이한 전위를 부여해도 된다.
예를 들어 액정 소자(570)를 구비하는 표시 장치의 구동 방법으로서는, TN 모드, STN 모드, VA 모드, ASM(Axially Sy㎜etric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alig㎚ent) 모드, IPS 모드, FFS 모드 또는 TBA(Transverse Bend Alig㎚ent) 모드 등을 사용해도 된다. 또한 표시 장치의 구동 방법으로서는, 상술한 구동 방법 외에 ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 단, 이에 한정되지 않으며, 액정 소자 및 그 구동 방식으로서 다양한 것을 사용할 수 있다.
m행 n열째의 화소 회로(501)에 있어서, 트랜지스터(550)의 소스 전극 또는 드레인 전극의 한쪽은 데이터선 DL_n에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극의 다른 쪽에 전기적으로 접속된다. 또한 트랜지스터(550)의 게이트 전극은 주사선 GL_m에 전기적으로 접속된다. 트랜지스터(550)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터 기입을 제어하는 기능을 갖는다.
용량 소자(560)의 한 쌍의 전극의 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선 VL)에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극의 다른 쪽에 전기적으로 접속된다.
또한 전위 공급선 VL의 전위의 값은, 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는 기입된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
예를 들어 도 32의 (B)의 화소 회로(501)를 갖는 표시 장치에서는, 예를 들어 도 32의 (A)에 도시하는 게이트 드라이버(504a)에 의하여 각 행의 화소 회로(501)를 순차 선택하고, 트랜지스터(550)을 온 상태로 하여 데이터 신호의 데이터를 기입한다.
데이터가 기입된 화소 회로(501)는, 트랜지스터(550)가 오프 상태로 됨으로써 유지 상태로 된다. 이를 행마다 순차 행함으로써, 화상을 표시할 수 있다.
또한 도 32의 (A)에 도시하는 복수의 화소 회로(501)는, 예를 들어 도 32의 (C)에 도시하는 구성으로 할 수 있다.
또한 도 32의 (C)에 도시하는 화소 회로(501)는 트랜지스터(552, 554)와, 용량 소자(562)와, 발광 소자(572)를 갖는다. 트랜지스터(552) 및 트랜지스터(554) 중 어느 한쪽 또는 양쪽에, 상술한 실시 형태에 나타내는 트랜지스터를 적용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극의 한쪽은, 데이터 신호가 부여되는 배선(이하, 신호선 DL_n이라고 함)에 전기적으로 접속된다. 또한 트랜지스터(552)의 게이트 전극은, 게이트 신호가 부여되는 배선(이하, 주사선 GL_m이라고 함)에 전기적으로 접속된다.
트랜지스터(552)는 온 상태 또는 오프 상태로 됨으로써, 데이터 신호의 데이터 기입을 제어하는 기능을 갖는다.
용량 소자(562)의 한 쌍의 전극의 한쪽은, 전위가 부여되는 배선(이하, 전위 공급선 VL_a라고 함)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극의 다른 쪽에 전기적으로 접속된다.
용량 소자(562)는 기입된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
트랜지스터(554)의 소스 전극 및 드레인 전극의 한쪽은 전위 공급선 VL_a에 전기적으로 접속된다. 또한 트랜지스터(554)의 게이트 전극은 트랜지스터(552)의 소스 전극 및 드레인 전극의 다른 쪽에 전기적으로 접속된다.
발광 소자(572)의 애노드 및 캐소드의 한쪽은 전위 공급선 VL_b에 전기적으로 접속되고, 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극의 다른 쪽에 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들어 유기 일렉트로루미네센스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 단, 발광 소자(572)로서는 이에 한정되지 않으며, 무기 재료를 포함하는 무기 EL 소자를 사용해도 된다.
또한 전위 공급선 VL_a 및 전위 공급선 VL_b의 한쪽에는 고전원 전위 VDD가 부여되고, 다른 쪽에는 저전원 전위 VSS가 부여된다.
도 32의 (C)의 화소 회로(501)를 갖는 표시 장치에서는, 예를 들어 도 32의 (A)에 도시하는 게이트 드라이버(504a)에 의하여 각 행의 화소 회로(501)를 순차 선택하고, 트랜지스터(552)를 온 상태로 하여 데이터 신호의 데이터를 기입한다.
데이터가 기입된 화소 회로(501)는, 트랜지스터(552)가 오프 상태가 됨으로써 유지 상태로 된다. 또한 기입된 데이터 신호의 전위에 따라 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량이 제어되고, 발광 소자(572)는, 흐르는 전류량에 따른 휘도로 발광한다. 이를 행마다 순차 행함으로써, 화상을 표시할 수 있다.
본 실시 형태에 나타내는 구성은, 다른 실시 형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치를 갖는 표시 모듈 및 전자 기기에 대하여, 도 33 및 도 34를 사용하여 설명을 행한다.
도 33에 도시하는 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 갖는다.
본 발명의 일 형태의 반도체 장치는, 예를 들어 표시 패널(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는 터치 패널(8004) 및 표시 패널(8006)의 크기에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩시켜 사용할 수 있다. 또한 표시 패널(8006)의 대향 기판(밀봉 기판)에 터치 패널 기능을 갖게 하도록 하는 것도 가능하다. 또한 표시 패널(8006)의 각 화소 내에 광 센서를 설치하여 광학식 터치 패널로 하는 것도 가능하다.
백라이트 유닛(8007)은 광원(8008)을 갖는다. 또한 도 33에 있어서, 백라이트 유닛(8007) 위에 광원(8008)을 배치하는 구성에 대하여 예시했지만, 이에 한정되지 않는다. 예를 들어 백라이트 유닛(8007)의 단부에 광원(8008)을 배치하고, 또한 광 확산판을 사용하는 구성으로 해도 된다. 또한 유기 EL 소자 등의 자발광형 발광 소자를 사용하는 경우, 또는 반사형 패널 등의 경우에 있어서는, 백라이트 유닛(8007)을 설치하지 않는 구성으로 해도 된다.
프레임(8009)은 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의하여 발생하는 전자파를 차단하기 위한 전자 실드로서의 기능을 갖는다. 또한 프레임(8009)은 방열판으로서의 기능을 갖고 있어도 된다.
프린트 기판(8010)은 전원 회로, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 되고, 별도 설치한 배터리(8011)에 의한 전원이어도 된다. 배터리(8011)는, 상용 전원을 사용하는 경우에는 생략 가능하다.
또한 표시 모듈(8000)은 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 설치해도 된다.
도 34의 (A) 내지 도 34의 (H)는 전자 기기를 도시하는 도면이다. 이들 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), LED 램프(9004), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9008) 등을 가질 수 있다.
도 34의 (A)는 모바일 컴퓨터이며, 상술한 것 외에 스위치(9009), 적외선 포트(9010) 등을 가질 수 있다. 도 34의 (B)는 기록 매체를 구비한 운반형 화상 재생 장치(예를 들어 DVD 재생 장치)이며, 상술한 것 외에 제2 표시부(9002), 기록 매체 판독부(9011) 등을 가질 수 있다. 도 34의 (C)는 고글형 디스플레이이며, 상술한 것 외에 제2 표시부(9002), 지지부(9012), 이어폰(9013) 등을 가질 수 있다. 도 34의 (D)는 휴대형 오락기이며, 상술한 것 외에 기록 매체 판독부(9011) 등을 가질 수 있다. 도 34의 (E)는 텔레비전 수상 기능을 구비한 디지털 카메라이며, 상술한 것 외에 안테나(9014), 셔터 버튼(9015), 수상부(9016) 등을 가질 수 있다. 도 34의 (F)는 휴대형 오락기이며, 상술한 것 외에 제2 표시부(9002), 기록 매체 판독부(9011) 등을 가질 수 있다. 도 34의 (G)는 텔레비전 수상기이며, 상술한 것 외에 튜너, 화상 처리부 등을 가질 수 있다. 도 34의 (H)는 휴대형 텔레비전 수상기이며, 상술한 것 외에 신호의 송수신이 가능한 충전기(9017) 등을 가질 수 있다.
도 34의 (A) 내지 도 34의 (H)에 도시하는 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어 다양한 정보(정지 화상, 동화상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 캘린더, 일자 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한 복수의 표시부를 갖는 전자 기기에 있어서는, 하나의 표시부를 주로 하여 화상 정보를 표시하고, 다른 하나의 표시부를 주로 하여 문자 정보를 표시하는 기능, 또는 복수의 표시부에 시차를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한 수상부를 갖는 전자 기기에 있어서는, 정지 화상을 촬영하는 기능, 동화상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한 도 34의 (A) 내지 도 34의 (H)에 도시하는 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않으며, 다양한 기능을 가질 수 있다.
본 실시 형태에 있어서 설명한 전자 기기는, 어떠한 정보를 표시하기 위한 표시부를 갖는 것을 특징으로 한다. 또한 본 발명의 일 형태의 반도체 장치는, 표시부를 갖지 않은 전자 기기에도 적용할 수 있다.
본 실시 형태에 나타내는 구성은, 다른 실시 형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
[실시예 1]
본 실시예에 있어서는, 본 발명의 일 형태의 반도체 장치가 갖는 절연막에 대하여 산소의 방출량의 측정을 행하였다. 본 실시예에 있어서는, 이하에 나타내는 시료 1 내지 시료 10을 제작하여 평가를 행하였다.
(시료 1)
시료 1로서는, 유리 기판 위에 두께 100㎚의 산화실리콘막을 스퍼터링 장치를 사용하여 형성하였다. 또한 산화실리콘막의 성막 조건으로서는, 기판 온도를 100℃로 하고, 유량 50sccm의 산소 가스를 챔버 내에 도입하여 압력을 0.5㎩로 하고, 스퍼터링 타깃으로서 사용한 실리콘 타깃에 DC 전력을 6000W 공급하여 성막하였다.
(시료 2)
시료 2로서는, 유리 기판 위에 두께 100㎚의 질화실리콘막과, 상기 질화실리콘막 위에 두께 400㎚의 산화질화실리콘막을 PECVD 장치를 사용하여 형성하고, 그 후 열처리를 행하였다.
(시료 3)
시료 3으로서는, 유리 기판 위에 두께 100㎚의 질화실리콘막과, 상기 질화실리콘막 위에 두께 400㎚의 산화질화실리콘막을 PECVD 장치를 사용하여 형성하고, 그 후 열처리를 행하였다. 이어서, 산화질화실리콘막 위로부터 산소 첨가 처리를 행하였다.
(시료 4)
시료 4로서는, 유리 기판 위에 두께 100㎚의 질화실리콘막과, 상기 질화실리콘막 위에 두께 400㎚의 산화질화실리콘막을 PECVD 장치를 사용하여 형성하고, 그 후 열처리를 행하였다. 이어서, 두께 5㎚의 산화물 반도체막(IGZO막, In:Ga:Zn=1:1:1)을 스퍼터링 장치를 사용하여 형성하였다. 이어서, 산화물 반도체막 위로부터 산소 첨가 처리를 행하였다. 이어서, 상기 산화물 반도체막을 제거하고 산화질화실리콘막을 노출시켰다.
(시료 5)
시료 5로서는, 유리 기판 위에 두께 100㎚의 질화실리콘막과, 상기 질화실리콘막 위에 두께 400㎚의 산화질화실리콘막을 PECVD 장치를 사용하여 형성하고, 그 후 열처리를 행하였다. 이어서, 두께 5㎚의 텅스텐막을 스퍼터링 장치를 사용하여 형성하였다. 이어서, 텅스텐막 위로부터 산소 첨가 처리를 행하였다. 이어서, 상기 텅스텐막을 제거하고 산화질화실리콘막을 노출시켰다.
(시료 6)
시료 6으로서는, 유리 기판 위에 두께 100㎚의 질화실리콘막과, 상기 질화실리콘막 위에 두께 400㎚의 산화질화실리콘막을 PECVD 장치를 사용하여 형성하고, 그 후 열처리를 행하였다. 이어서, 두께 5㎚의 질화탄탈막을 스퍼터링 장치를 사용하여 형성하였다. 이어서, 질화탄탈막 위로부터 산소 첨가 처리를 행하였다. 이어서, 상기 질화탄탈막을 제거하고 산화질화실리콘막을 노출시켰다.
(시료 7)
시료 7로서는, 유리 기판 위에 두께 100㎚의 질화실리콘막과, 상기 질화실리콘막 위에 두께 400㎚의 산화질화실리콘막을 PECVD 장치를 사용하여 형성하고, 그 후 열처리를 행하였다. 이어서, 두께 5㎚의 티타늄막을 스퍼터링 장치를 사용하여 형성하였다. 이어서, 티타늄막 위로부터 산소 첨가 처리를 행하였다. 이어서, 상기 티타늄막을 제거하고 산화질화실리콘막을 노출시켰다.
(시료 8)
시료 8로서는, 유리 기판 위에 두께 100㎚의 질화실리콘막과, 상기 질화실리콘막 위에 두께 400㎚의 산화질화실리콘막을 PECVD 장치를 사용하여 형성하고, 그 후 열처리를 행하였다. 이어서, 두께 5㎚의 알루미늄막을 스퍼터링 장치를 사용하여 형성하였다. 이어서, 알루미늄막 위로부터 산소 첨가 처리를 행하였다. 이어서, 상기 알루미늄막을 제거하고 산화질화실리콘막을 노출시켰다.
(시료 9)
시료 9로서는, 유리 기판 위에 두께 100㎚의 질화실리콘막과, 상기 질화실리콘막 위에 두께 400㎚의 산화질화실리콘막을 PECVD 장치를 사용하여 형성하고, 그 후 열처리를 행하였다. 이어서, 두께 5㎚의 ITSO막을 스퍼터링 장치를 사용하여 형성하였다. 이어서, ITSO막 위로부터 산소 첨가 처리를 행하였다. 이어서, 상기 ITSO막을 제거하고 산화질화실리콘막을 노출시켰다. 또한 ITSO막에 사용한 타깃의 조성으로서는 In2O3:SnO2:SiO2=85:10:5[중량％]로 하였다.
(시료 10)
시료 10으로서는, 유리 기판 위에 두께 100㎚의 질화실리콘막을 PECVD 장치를 사용하여 형성하였다.
또한 시료 2 내지 시료 9에서 실시한 열처리로서는, RTA 장치를 사용하여 질소 분위기 하에서 650℃ 6min의 처리를 행하였다. 상기 열처리에 의하여, 성막 시에 산화질화실리콘막 중에 포함되는 산소가 산화질화실리콘막 중으로부터 탈리된다.
또한 시료 2 내지 시료 10에 사용한 질화실리콘막의 성막 조건으로서는, 기판 온도를 350℃로 하고, 유량 200sccm의 실란 가스와, 유량 2000sccm의 질소 가스와, 유량 2000sccm의 암모니아 가스를 챔버에 도입하여 압력을 100㎩로 하고, PECVD 장치 내에 설치된 평행 평판의 전극 간에 2000W의 RF 전력을 공급하여 성막하였다.
또한 시료 2 내지 시료 9의 산화질화실리콘막의 성막 조건으로서는, 기판 온도를 220℃로 하고, 유량 160sccm의 실란 가스와, 유량 4000sccm의 일산화이질소 가스를 챔버 내에 도입하여 압력을 200㎩로 하고, PECVD 장치 내에 설치된 평행 평판의 전극 간에 1500W의 RF 전력을 공급하여 성막하였다.
또한 시료 3 내지 시료 9의 산소 첨가 처리로서는, 에칭 장치를 사용하고, 기판 온도를 40℃로 하고, 유량 250sccm의 산소 가스(16O)를 챔버 내에 도입하여 압력을 15㎩로 하고, 기판측에 바이어스가 인가되도록 에칭 장치 내에 설치된 평행 평판의 전극 간에 4500W의 RF 전력을 공급하여 행하였다.
상기 제작한 시료 1 내지 시료 10으로부터 방출되는 질량 전하비(M/z)가 32, 즉, 산소(O2)에 상당하는 가스의 방출량의 측정을 행하였다. 또한 가스의 방출량의 측정에는 TDS 분석 장치를 사용하였다.
시료 1 내지 시료 10의 TDS 측정 결과를 도 35에 나타낸다. 도 35에 있어서 횡축이 시료명을, 종축이 M/z=32 방출량을 각각 나타낸다.
도 35의 결과로부터, 시료 1은 M/z=32의 방출량이 5×1020[/㎤]이었다. 또한 시료 2는 M/z=32의 방출량이 3×1018[/㎤]이었다. 또한 시료 3은 M/z=32의 방출량이 2×1019[/㎤]이었다. 또한 시료 4는 M/z=32의 방출량이 3×1020[/㎤]이었다. 또한 시료 5는 M/z=32의 방출량이 5×1019[/㎤]이었다. 또한 시료 6은 M/z=32의 방출량이 2×1021[/㎤]이었다. 또한 시료 7은 M/z=32의 방출량이 1×1021[/㎤]이었다. 또한 시료 8은 M/z=32의 방출량이 5×1020[/㎤]이었다. 또한 시료 9는 M/z=32의 방출량이 8×1020[/㎤]이었다. 또한 시료 10은 M/z=32의 방출량이 3×1018[/㎤]이었다.
시료 1로서는, 스퍼터링 장치에 의하여 산화실리콘막을 성막했기 때문에, 상기 산화실리콘막 중에 과잉의 산소를 갖고, 또한 열처리를 행하고 있지 않기 때문에, 상술한 산소의 방출량이 확인되었다고 시사된다. 또한 시료 2로서는, 산화질화실리콘막의 형성 후에 열처리를 행하고, 상기 열처리에 의하여 산화질화실리콘막 안에서 산소를 탈리시켰기 때문에, 산소의 방출량이 다른 시료와 비교하여 적은 결과로 되었다고 시사된다. 또한 시료 3 내지 시료 9로서는, 열처리 후에 산소 첨가 처리를 행하고 있기 때문에, 시료 2와 비교하여 산소의 방출량이 많은 결과로 되었다고 시사된다. 또한 시료 4 내지 시료 9로서는, 산화질화실리콘막 위에 금속막, 금속 질화막, 또는 금속 산화막을 형성하고, 상기 금속막, 상기 금속 질화막, 또는 상기 금속 산화막을 통하여 산화질화실리콘막에 산소 첨가하고 있기 때문에, 시료 3과 비교하여 산소의 방출량이 많은 결과로 되었다고 시사된다. 특히 시료 6, 즉 산화질화실리콘막 위에 질화탄탈막을 형성하고 산소 첨가 처리를 행한 구조에 대해서는, 다른 시료와 비교하여 산소의 방출량이 가장 많다. 또한 시료 10은 성막 가스에 산소를 포함하는 가스를 사용하고 있지 않기 때문에, 산소의 방출량이 적다.
이상과 같이 시료 1 및 시료 3 내지 시료 9로서는, 가열에 의하여 산소를 방출하는 것이 가능한 절연막이며, 산소 분자로 환산하여 1×1019개/㎤ 이상의 방출량이 있는 것을 확인할 수 있었다. 따라서 본 발명의 일 형태의 반도체 장치의 제3 절연막으로서 사용할 수 있다. 또한 시료 2 및 시료 10으로서는, 제4 절연막으로서 사용할 수 있다.
이상, 본 실시예에 나타내는 구성은 다른 실시 형태 또는 실시예와 적절히 조합하여 사용할 수 있다.
[실시예 2]
본 실시예에 있어서는, 본 발명의 일 형태의 반도체 장치가 갖는 절연막, 여기서는 산화질화실리콘막의 막 중의 산소 농도에 대하여 평가를 행하였다. 본 실시예에 있어서는, 이하에 나타내는 시료 A1 및 시료 A2를 제작하여 평가를 행하였다.
(시료 A1)
시료 A1로서는, 유리 기판 위에 두께 100㎚의 질화실리콘막과, 상기 질화실리콘막 위에 두께 400㎚의 산화질화실리콘막을 형성하고, 그 후 열처리를 행하였다. 이어서, 두께 5㎚의 질화탄탈막을 스퍼터링 장치를 사용하여 형성하였다. 이어서, 질화탄탈막을 제거하고 산화질화실리콘막을 노출시켰다. 또한 시료 A1은 비교용 시료이다.
(시료 A2)
시료 A2로서는, 유리 기판 위에 두께 100㎚의 질화실리콘막과, 상기 질화실리콘막 위에 두께 400㎚의 산화질화실리콘막을 형성하고, 그 후 열처리를 행하였다. 이어서, 두께 5㎚의 질화탄탈막을 스퍼터링 장치를 사용하여 형성하였다. 이어서, 산소 첨가 처리를 행하였다. 이어서, 질화탄탈막을 제거하고 산화질화실리콘막을 노출시켰다.
시료 A1 및 시료 A2에 사용한 질화실리콘막의 성막 조건으로서는, 실시예 1과 동일한 조건으로 하였다. 또한 시료 A1 및 시료 A2에 행한 열처리 조건으로서는, 실시예 1과 동일한 조건으로 하였다.
또한 시료 A2의 산소 첨가 처리로서는, 에칭 장치를 사용하고, 기판 온도를 40℃로 하고, 유량 150sccm의 산소 가스(16O) 및 유량 100sccm의 산소 가스(18O)를 챔버 내에 도입하여 압력을 15㎩로 하고, 기판측에 바이어스가 인가되도록 에칭 장치 내에 설치된 평행 평판의 전극 간에 4500W의 RF 전력을 공급하여 행하였다. 또한 산소 가스(18O)를 사용한 이유로서는, 성막 시에 산화질화실리콘막 중에 산소(16O)가 주성분 레벨로 함유되기 때문에, 산소 첨가 처리에 의하여 첨가되는 산소를 정확하게 측정하기 위해서이다.
상기 제작한 시료 A1 및 시료 A2의 산소 농도의 측정을 행하였다. 또한 산소 농도의 측정에는 SIMS분석 장치를 사용하고, 측정 대상의 산소로서는 18O로 하였다.
시료 A1 및 시료 A2의 SIMS 측정 결과를 도 36의 (A)(B)에 각각 나타낸다.
또한 도 36의 (A)(B)에 있어서 종축이 18O 농도를, 횡축이 깊이를 각각 나타낸다. 또한 도 36의 (A)(B) 중의 파선은 산화질화실리콘막, 및 질화실리콘막의 계면 근방을 나타낸다. 또한 도 36의 (A)(B) 중의 SiON은 산화질화실리콘막을 나타내고, SiN은 질화실리콘막을 나타낸다.
도 36의 (A)에 나타낸 바와 같이 비교용 시료 A1에 있어서는 산소 첨가 처리를 행하고 있지 않기 때문에, 산화질화실리콘막 중에 산소(18O)가 1.0×1020atoms/㎤ 정도이다. 이는, 산소(18O)의 자연 존재비(0.2％)와 동일한 정도이기 때문에, 시료 A1의 산화질화실리콘막 중에는 거의 산소(18O)는 함유되어 있지 않다고 시사된다. 한편, 도 36의 (B)에 나타낸 바와 같이 본 발명의 일 형태의 반도체 장치가 갖는 산화질화실리콘막은, 산소(18O)의 함유량이 8.0×1020atoms/㎤ 이상 1×1022atoms/㎤ 이하이다. 이와 같이, 산소 첨가 처리를 행함으로써, 산화질화실리콘막 중의 산소 농도를 증가시키는 것이 가능하다. 또한 산화질화실리콘막 중에 있어서, 산소 첨가 처리에 의하여 도입된 산소는 막 중에 대략 평균적으로 함유되어 있는 것이 확인되었다.
이상, 본 실시예에 나타내는 구성은 다른 실시 형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
[실시예 3]
본 실시예에 있어서는, 도 7에 도시하는 트랜지스터(170)에 상당하는 트랜지스터를 제작하여 전기 특성 및 신뢰성 시험을 행하였다. 본 실시예에 있어서는, 이하에 나타내는 시료 B1, 시료 B2, 시료 C1 및 시료 C2를 제작하여 평가를 행하였다. 또한 시료 B1, B2가 비교용 트랜지스터이며, 시료 C1, C2가 본 발명의 일 형태의 트랜지스터이다. 또한 시료 B1, B2, C1, C2로서는, 각각 기판 내에 20개의 트랜지스터를 제작하였다.
본 실시예에서 제작한 시료에 대하여 이하, 설명을 행한다. 또한 이하의 설명에 있어서, 도 7에 도시하는 트랜지스터(170)에 부기한 부호를 이용하여 설명한다.
(시료 B1 및 시료 B2)
시료 B1은 채널 길이 L=2㎛, 채널 폭 W=50㎛ 크기의 20개의 트랜지스터로 하고, 시료 B2는 채널 길이 L=6㎛, 채널 폭 W=50㎛ 크기의 20개의 트랜지스터로 하였다. 따라서 채널 길이 L 이외에는 동일하며, 동일한 제작 방법에 의하여 형성하였다.
우선, 기판(102) 위에 도전막(104)을 형성하였다. 기판(102)으로서는 유리 기판을 사용하였다. 또한 도전막(104)으로서는, 두께 100㎚의 텅스텐막을 스퍼터링 장치를 사용하여 형성하였다.
이어서, 기판(102) 및 도전막(104) 위에 절연막(106, 107)을 형성하였다. 절연막(106)으로서는, 두께 400㎚의 질화실리콘막을 PECVD 장치를 사용하여 형성하였다. 또한 절연막(107)으로서는, 두께 50㎚의 산화질화실리콘막을 PECVD 장치를 사용하여 형성하였다.
이어서, 절연막(107) 위에 산화물 반도체막(108)을 형성하였다. 산화물 반도체막(108)으로서는, 두께 35㎚의 IGZO막을 스퍼터링 장치를 사용하여 형성하였다. 또한 산화물 반도체막(108)의 성막 조건으로서는, 기판 온도를 170℃로 하고, 유량 100sccm의 아르곤 가스와, 유량 100sccm의 산소 가스를 챔버 내에 도입하여 압력을 0.6㎩로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1)에 2500W의 AC 전력을 투입하여 성막하였다.
이어서, 제1 열처리를 행하였다. 상기 제1 열처리로서는, 질소 분위기 하에서 450℃ 1시간의 열처리를 행하고, 계속해서 질소와 산소의 혼합 가스 분위기 하에서 450℃ 1시간의 열처리로 하였다.
이어서, 절연막(107) 및 산화물 반도체막(108) 위에 도전막(112a, 112b)을 형성하였다. 도전막(112a, 112b)으로서는, 두께 50㎚의 텅스텐막과, 두께 400㎚의 알루미늄막과, 두께 100㎚의 티타늄막을 스퍼터링 장치를 사용하여 진공 중에서 연속하여 형성하였다.
이어서, 절연막(107), 산화물 반도체막(108) 및 도전막(112a, 112b) 위에 절연막(114) 및 절연막(116)을 형성하였다. 절연막(114)으로서는, 두께 50㎚의 산화질화실리콘막을 PECVD 장치를 사용하여 형성하였다. 또한 절연막(116)으로서는, 두께 400㎚의 산화질화실리콘막을 PECVD 장치를 사용하여 형성하였다. 또한 절연막(114) 및 절연막(116)으로서는, PECVD 장치에 의하여 진공 중에서 연속하여 형성하였다.
절연막(114)의 성막 조건으로서는, 기판 온도를 220℃로 하고, 유량 50sccm의 실란 가스와, 유량 2000sccm의 일산화이질소 가스를 챔버 내에 도입하여 압력을 20㎩로 하고, PECVD 장치 내에 설치된 평행 평판의 전극 간에 100W의 RF 전력을 공급하여 성막하였다. 또한 절연막(116)의 성막 조건으로서는, 기판 온도를 220℃로 하고, 유량 160sccm의 실란 가스와, 유량 4000sccm의 일산화이질소 가스를 챔버 내에 도입하여 압력을 200㎩로 하고, PECVD 장치 내에 설치된 평행 평판의 전극 간에 1500W의 RF 전력을 공급하여 성막하였다.
이어서, 제2 열처리를 행하였다. 상기 제2 열처리로서는, 질소와 산소의 혼합 가스 분위기 하에서 350℃ 1시간으로 하였다.
이어서, 절연막(116) 위에 절연막(118)을 형성하였다. 절연막(118)으로서는, 두께 100㎚의 질화실리콘막을 PECVD 장치를 사용하여 형성하였다. 절연막(118)의 성막 조건으로서는, 기판 온도를 350℃로 하고, 유량 50sccm의 실란 가스와, 유량 5000sccm의 질소 가스와, 유량 100sccm의 암모니아 가스를 챔버 내에 도입하여 압력을 100㎩로 하고, PECVD 장치 내에 설치된 평행 평판의 전극 간에 1000W의 RF 전력을 공급하여 성막하였다.
이어서, 도전막(112b)에 도달하는 개구부(142c) 및 도전막(104)에 도달하는 개구부(142a, 142b)를 형성하였다. 개구부(142a, 142b, 142c)로서는, 건식 에칭 장치를 사용하여 형성하였다.
이어서, 개구부(142a, 142b, 142c)를 덮도록 절연막(118) 위에 도전막을 형성하고, 상기 도전막을 가공함으로써 도전막(120a, 120b)을 형성하였다. 도전막(120a, 120b)으로서는, 두께 100㎚의 ITSO막을 스퍼터링 장치를 사용하여 형성하였다. ITSO막에 사용한 타깃의 조성으로서는, 실시예 1과 마찬가지로 하였다.
이어서, 제3 열처리를 행하였다. 상기 제3 열처리로서는, 질소 분위기 하에서 250℃ 1시간으로 하였다.
이상의 공정에서 시료 B1 및 시료 B2를 제작하였다.
(시료 C1 및 시료 C2)
시료 C1은 채널 길이 L=2㎛, 채널 폭 W=50㎛ 크기의 20개의 트랜지스터로 하고, 시료 C2는 채널 길이 L=6㎛, 채널 폭 W=50㎛ 크기의 20개의 트랜지스터로 하였다. 따라서 채널 길이 L 이외에는 동일하며, 동일한 제작 방법에 의하여 형성하였다.
시료 C1 및 시료 C2로서는, 상술한 시료 B1 및 시료 B2와 이하의 공정이 상이하다. 하기 이외의 공정은 시료 B1 및 시료 B2와 마찬가지로 제작하였다.
제2 열처리 후에, 절연막(116) 위에 산소의 탈리를 억제할 수 있는 막(130)을 형성하였다. 막(130)으로서는, 두께 5㎚의 산화탄탈막을 스퍼터링 장치를 사용하여 형성하였다.
이어서, 막(130)을 통하여 산화물 반도체막(108) 및 절연막(114, 116)에 산소 첨가 처리를 행하였다. 또한 막(130)은 산소 첨가 처리에 의하여 절연막(131)으로 되었다. 또한 절연막(131)으로서는 산화탄탈막이 형성되었다. 산소 첨가 처리 조건에 대해서는 실시예 1과 마찬가지로 하였다.
이어서, 절연막(131) 위에 절연막(118)을 형성하였다. 절연막(118)으로서는, 두께 100㎚의 질화실리콘막을 PECVD 장치를 사용하여 형성하였다. 이와 같이 본 실시예의 시료 C1 및 시료 C2에 있어서는, 절연막(131)의 제거는 행하지 않는 구조로 하였다. 즉, 본 실시예의 시료 C1 및 시료 C2는, 도 7에 도시하는 트랜지스터(170)의 절연막(116)과 절연막(118) 사이에 절연막(131)을 구비한 구조이다.
이상의 공정에서 시료 B1, B2, C1, C2를 제작하였다.
상기 제작한 시료 B1, B2, C1, C2의 전기 특성 결과를 도 37의 (A)(B) 및 도 38의 (A)(B)에 나타낸다.
또한 도 37의 (A)는 시료 B1의 전기 특성 결과이고, 도 37의 (B)는 시료 B2의 전기 특성 결과이며, 도 38의 (A)는 시료 C1의 전기 특성 결과이고, 도 38의 (B)는 시료 C2의 전기 특성 결과이다. 또한 도 37의 (A)(B) 및 도 38의 (A)(B)에 있어서 횡축이 게이트 전압(VG)을, 종축이 드레인 전류(ID)를 각각 나타내며, 20개의 트랜지스터의 데이터를 각각 중첩시켜 나타내고 있다. 또한 소스 전극과 드레인 전극 간의 전압(VD)은 10V로 하고, -15V에서 20V까지 0.5V 간격으로 VG를 인가한 결과를 나타내고 있다.
도 37의 (A)(B) 및 도 38의 (A)(B)에 나타내는 결과로부터, 시료 B1 및 시료 B2에 있어서는, 각 트랜지스터 간에서 변동이 큰 것이 확인된다. 특히 시료 B1의 채널 길이 L=2㎛의 트랜지스터에 있어서는, 각 트랜지스터 간에서 특성의 변동이 크고, 또한 노멀리 온 특성으로 되어 있는 것이 확인된다. 한편, 시료 C1 및 시료 C2에 있어서는, 복수의 트랜지스터에서 특성의 변동이 적은 것이 확인된다. 또한 시료 C1 및 시료 C2에 있어서는, 0V 근방에서의 양호한 상승 특성인 것을 확인할 수 있다.
이어서, 시료 B1, C1, C2의 신뢰성 평가를 행하였다. 신뢰성 평가로서는, 바이어스-열 스트레스 시험(이하, GBT(Gate Bias Temperature) 시험이라고 칭함)을 이용하였다.
또한 GBT 시험은 가속 시험의 일종이며, 장기간의 사용에 의하여 일어나는 트랜지스터의 특성 변화를 단시간에 평가할 수 있다. 특히 GBT 시험 전후에 있어서의 트랜지스터의 역치 전압의 변화량(ΔVth)은 신뢰성을 조사하기 위한 중요한 지표로 된다. GBT 시험 전후에 있어서, 역치 전압의 변화량(ΔVth)이 작을수록 신뢰성이 높다.
본 실시예에서의 GBT 시험 조건으로서는, 게이트 전압(VG)을 ±30V로 하고, 드레인 전압(VD)과 소스 전압(VS)을 0V(COMMON)로 하며, 스트레스 온도를 60℃로 하고, 스트레스 인가 시간을 1시간으로 하며, 측정 환경을 다크 환경 및 포토 환경(백색 LED에서 약 10000㏓의 광을 조사)의 두 가지 환경에서 각각 행하였다. 즉, 트랜지스터의 소스 전극과 드레인 전극을 동일한 전위로 하고, 게이트 전극에는 소스 전극 및 드레인 전극과는 상이한 전위를 일정 시간(여기서는 1시간) 인가하였다. 또한 게이트 전극에 부여하는 전위가 소스 전극 및 드레인 전극의 전위보다도 높은 경우를 플러스 스트레스라고 하고, 게이트 전극에 부여하는 전위가 소스 전극 및 드레인 전극의 전위보다도 낮은 경우를 마이너스 스트레스라고 하였다. 따라서 측정 환경과 합하여 다크 플러스 스트레스, 다크 마이너스 스트레스, 포토 플러스 스트레스 및 포토 마이너스 스트레스의 합계 4조건의 스트레스 조건에서 GBT 스트레스 시험을 실시하였다.
시료 B1, C1, C2의 GBT 시험 결과를 도 39에 나타낸다. 도 39에 있어서 횡축이 각 시료명을, 종축이 트랜지스터의 역치 전압의 변화량(ΔVth)을 각각 나타낸다.
도 39에 나타내는 결과로부터, 본 발명의 일 형태의 시료 C1 및 시료 C2는, GBT 스트레스 시험에 있어서의 역치 전압의 변화량(ΔVth)이 작은 것을 확인할 수 있다. 특히 광을 조사한 상태에서의 GBT 스트레스 시험(포토 플러스 스트레스 및 포토 마이너스 스트레스)에 있어서, 비교예의 시료 B1보다도 역치 전압의 변화량(ΔVth)이 작은 것을 확인할 수 있었다.
이상으로부터, 본 실시예의 시료 C1 및 시료 C2의 트랜지스터는 특성의 변동이 적고, 또한 신뢰성이 높은 트랜지스터인 것이 나타났다.
이상, 본 실시예에 나타내는 구성은 다른 실시 형태 또는 실시예와 적절히 조합하여 사용할 수 있다.
100: 트랜지스터
100A: 트랜지스터
100B: 트랜지스터
100C: 트랜지스터
100D: 트랜지스터
101: 절연막
102: 기판
104: 도전막
106: 절연막
107: 절연막
108: 산화물 반도체막
108a: 산화물 반도체막
108b: 산화물 반도체막
108c: 산화물 반도체막
110a: 도전막
110b: 도전막
111a: 도전막
111b: 도전막
112a: 도전막
112b: 도전막
114: 절연막
116: 절연막
118: 절연막
120: 도전막
120a: 도전막
120b: 도전막
130: 막
131: 절연막
140c: 개구부
141: 산소
141a: 개구부
141b: 개구부
142a: 개구부
142b: 개구부
142c: 개구부
150: 트랜지스터
150A: 트랜지스터
150B: 트랜지스터
160: 트랜지스터
160A: 트랜지스터
160B: 트랜지스터
170: 트랜지스터
501: 화소 회로
502: 화소부
504: 구동 회로부
504a: 게이트 드라이버
504b: 소스 드라이버
506: 보호 회로
507: 단자부
550: 트랜지스터
552: 트랜지스터
554: 트랜지스터
560: 용량 소자
562: 용량 소자
570: 액정 소자
572: 발광 소자
700: 표시 장치
701: 기판
702: 화소부
704: 소스 드라이버 회로부
705: 기판
706: 게이트 드라이버 회로부
708: FPC 단자부
710: 신호선
711: 배선부
712: 시일재
716: FPC
730: 절연막
732: 밀봉막
734: 절연막
736: 착색막
738: 차광막
750: 트랜지스터
752: 트랜지스터
760: 접속 전극
764: 절연막
766: 절연막
768: 절연막
770: 평탄화 절연막
772: 도전막
774: 도전막
775: 액정 소자
776: 액정층
778: 구조체
780: 이방성 도전막
782: 발광 소자
784: 도전막
786: EL층
788: 도전막
790: 용량 소자
1100: 펠릿
1100a: 펠릿
1100b: 펠릿
1101: 이온
1120: 기판
1130: 타깃
5100: 펠릿
5120: 기판
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8003: FPC
8004: 터치 패널
8005: FPC
8006: 표시 패널
8007: 백라이트 유닛
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리
9000: 하우징
9001: 표시부
9002: 표시부
9003: 스피커
9004: LED 램프
9005: 조작 키
9006: 접속 단자
9007: 센서
9008: 마이크로폰
9009: 스위치
9010: 적외선 포트
9011: 기록 매체 판독부
9012: 지지부
9013: 이어폰
9014: 안테나
9015: 셔터 버튼
9016: 수상부
9017: 충전기

Claims (11)

  1. 트랜지스터를 포함하는 반도체 장치로서,
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위에서 접하여 각각 제공되는 소스 전극 및 드레인 전극;
    상기 소스 전극, 상기 드레인 전극 및 상기 산화물 반도체막 위에서 접하는 제1 절연막;
    상기 제1 절연막 위에서 접하는 제2 절연막;
    상기 제2 절연막 위에서 접하는 제3 절연막; 및
    상기 제3 절연막 위에서 접하는 제4 절연막
    을 포함하고,
    상기 게이트 절연막은 질화실리콘을 포함하는 제1 층 및 상기 제1 층 상의 실리콘 및 산소를 포함하는 제2 층을 포함하고,
    상기 트랜지스터의 채널 길이 방향에서, 상기 게이트 전극의 길이는 상기 산화물 반도체막의 길이보다 크고,
    상기 트랜지스터의 채널 폭 방향에서, 상기 산화물 반도체막의 길이는 상기 소스 전극의 길이 및 상기 드레인 전극의 길이 각각보다 크고,
    상기 제1 절연막 및 상기 제2 절연막 각각은 산화질화실리콘을 포함하고,
    상기 제3 절연막은 금속 산화물 또는 금속 질화물을 포함하고,
    상기 금속은 인듐, 아연, 티타늄, 알루미늄, 텅스텐, 탄탈륨 및 몰리브덴 중에서 선택되고,
    상기 제4 절연막은 질화실리콘을 포함하고,
    상기 제2 절연막의 두께는 상기 제1 절연막의 두께 및 상기 제4 절연막의 두께 각각보다 큰, 반도체 장치.
  2. 트랜지스터를 포함하는 반도체 장치로서,
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막의 제1 영역 상에서 접하는 소스 전극;
    상기 산화물 반도체막의 제2 영역 상에서 접하는 드레인 전극;
    상기 소스 전극, 상기 드레인 전극 및 상기 산화물 반도체막의 제3 영역 상에서 접하는 제1 절연막;
    상기 제1 절연막 위에서 접하는 제2 절연막;
    상기 제2 절연막 위에서 접하는 제3 절연막; 및
    상기 제3 절연막 위에서 접하는 제4 절연막
    을 포함하고,
    상기 산화물 반도체막에서, 상기 제3 영역은 상기 제1 영역과 상기 제2 영역 사이에 위치하고,
    상기 게이트 절연막은 질화실리콘을 포함하는 제1 층 및 상기 제1 층 상의 실리콘 및 산소를 포함하는 제2 층을 포함하고,
    상기 트랜지스터의 채널 길이 방향에서, 상기 게이트 전극의 길이는 상기 산화물 반도체막의 길이보다 크고,
    상기 트랜지스터의 채널 폭 방향에서, 상기 산화물 반도체막의 길이는 상기 소스 전극의 길이 및 상기 드레인 전극의 길이 각각보다 크고,
    상기 제1 절연막 및 상기 제2 절연막 각각은 산화질화실리콘을 포함하고,
    상기 제3 절연막은 금속 산화물 또는 금속 질화물을 포함하고,
    상기 금속은 인듐, 아연, 티타늄, 알루미늄, 텅스텐, 탄탈륨 및 몰리브덴 중에서 선택되고,
    상기 제4 절연막은 질화실리콘을 포함하고,
    상기 제2 절연막의 두께는 상기 제1 절연막의 두께 및 상기 제4 절연막의 두께 각각보다 큰, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 절연막은 전자 스핀 공명(electron spin resonance) 측정에 의하여 g=2.001에서 나타나는 신호에 대응하는 스핀 밀도가 1.5 x 1018 spins/㎤　보다 낮은 부분을 포함하는, 반도체 장치.
  4. 제3항에 있어서,
    g=2.001에서 나타나는 상기 신호는 상기 제2 절연막에서 실리콘의 댕글링 본드들에서 유래되는, 반도체 장치.
  5. 제1항 또는 제2항에 있어서, 상기 제4 절연막 위의 제2 게이트 전극을 더 포함하고,
    상기 제2 게이트 전극은 상기 산화물 반도체막과 중첩되는, 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체막은 인듐, 아연 및 갈륨을 포함하는, 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체막은 결정부를 포함하고,
    상기 결정부는 c축 배향성을 갖는 부분을 포함하는, 반도체 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 각각은 알루미늄, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 크롬, 네오디뮴 및 스칸듐으로부터 선택된 금속 원소들을 포함하는 적층 구조를 갖는, 반도체 장치.
  9. 표시 장치로서,
    제1항 또는 제2항에 따른 반도체 장치를 포함하는, 표시 장치.
  10. 표시 모듈로서,
    제9항에 따른 표시 장치; 및
    터치 센서
    를 포함하는, 표시 모듈.
  11. 전자 기기로서,
    제1항 또는 제2항에 따른 반도체 장치; 및
    조작 키 및 배터리 중 적어도 하나
    를 포함하는, 전자 기기.
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