JP2020113779A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2020113779A
JP2020113779A JP2020042750A JP2020042750A JP2020113779A JP 2020113779 A JP2020113779 A JP 2020113779A JP 2020042750 A JP2020042750 A JP 2020042750A JP 2020042750 A JP2020042750 A JP 2020042750A JP 2020113779 A JP2020113779 A JP 2020113779A
Authority
JP
Japan
Prior art keywords
film
insulating film
oxide semiconductor
oxygen
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2020042750A
Other languages
English (en)
Inventor
山崎　舜平
Shunpei Yamazaki
舜平 山崎
純一 肥塚
Junichi Hizuka
純一 肥塚
正美 神長
Masami Kaminaga
正美 神長
黒崎　大輔
Daisuke Kurosaki
大輔 黒崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2020113779A publication Critical patent/JP2020113779A/ja
Priority to JP2022104259A priority Critical patent/JP2022130595A/ja
Priority to JP2024012471A priority patent/JP2024050729A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13069—Thin film transistor [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させる。【解決手段】トランジスタ１００は、基板１０２上のゲート電極として機能する導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続される導電膜１１２ａ、１１２ｂと、を有する。トランジスタ１００上には、絶縁膜１１４、１１６及び絶縁膜１１８が設けられる。絶縁膜１１４、１１６は、酸素を有し、絶縁膜１１８は、窒素を有し、絶縁膜１１４、１１６は、昇温脱離ガス分析法において、酸素分子の放出量が１×１０１９個／ｃｍ３以上であり、絶縁膜１１８は、昇温脱離ガス分析法において、酸素分子の放出量が１×１０１９個／ｃｍ３未満である。【選択図】図１

Description

本発明の一態様は、酸化物半導体膜を用いた半導体装置及び該半導体装置を用いた表示
装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明は、プロ
セス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に
関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装
置、それらの駆動方法、またはそれらの製造方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶
装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電
気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、
半導体装置を有している場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（電界効果トラ
ンジスタ（ＦＥＴ）、または薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注
目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような
電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコ
ンを代表とする半導体材料が広く知られているが、その他の材料として酸化物半導体が注
目されている（例えば、特許文献１）。
また、チャネルを形成する酸化物半導体層の下地絶縁層に、加熱により酸素を放出する
絶縁層を用い、該酸化物半導体層の酸素欠損を低減する半導体装置が開示されている（例
えば、特許文献２）。
特開２００６−１６５５２９号公報 特開２０１２−９８３６号公報
酸化物半導体膜をチャネル領域に用いてトランジスタを作製する場合、酸化物半導体膜
中に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、
酸化物半導体膜中に酸素欠損が形成されると、該酸素欠損に水素が結合し、キャリア供給
源となる。酸化物半導体膜中にキャリア供給源が生成されると、酸化物半導体膜を有する
トランジスタの電気特性の変動、代表的にはしきい値電圧のシフトが生じる。また、トラ
ンジスタごとに電気特性がばらつくという問題がある。したがって、酸化物半導体膜のチ
ャネル領域においては、酸素欠損が少ないほど好ましい。
上記問題に鑑み、本発明の一態様は、酸化物半導体を有するトランジスタを用いた半導
体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることを課題の１
つとする。または、本発明の一態様は、消費電力が低減された半導体装置を提供すること
を課題の１つとする。または、本発明の一態様は、新規な半導体装置を提供することを課
題の１つとする。または、本発明の一態様は、新規な表示装置を提供することを課題の１
つとする。
なお、上記の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細
書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽
出することが可能である。
本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、ゲー
ト電極と、ゲート電極上の第１の絶縁膜と、第１の絶縁膜上の第２の絶縁膜と、第２の絶
縁膜上の酸化物半導体膜と、酸化物半導体膜に電気的に接続されるソース電極と、酸化物
半導体膜に電気的に接続されるドレイン電極と、を有し、トランジスタ上には、第３の絶
縁膜が設けられ、第３の絶縁膜上には、第４の絶縁膜が設けられ、第３の絶縁膜は、酸素
を有し、第４の絶縁膜は、窒素を有し、第３の絶縁膜は、昇温脱離ガス分析法において、
酸素分子の放出量が１×１０１９個／ｃｍ３以上であり、第４の絶縁膜は、昇温脱離ガス
分析法において、酸素分子の放出量が１×１０１９個／ｃｍ３未満であることを特徴とす
る半導体装置である。
また、本発明の他の一態様は、トランジスタを有する半導体装置であって、トランジス
タは、ゲート電極と、ゲート電極上の第１の絶縁膜と、第１の絶縁膜上の第２の絶縁膜と
、第２の絶縁膜上の酸化物半導体膜と、酸化物半導体膜に電気的に接続されるソース電極
と、酸化物半導体膜に電気的に接続されるドレイン電極と、を有し、トランジスタ上には
、第３の絶縁膜が設けられ、第３の絶縁膜上には、第５の絶縁膜が設けられ、第５の絶縁
膜上には、第４の絶縁膜が設けられ、第３の絶縁膜は、酸素を有し、第４の絶縁膜は、窒
素を有し、第５の絶縁膜は、金属と、酸素または窒素のいずれか一方と、を有し、第３の
絶縁膜は、昇温脱離ガス分析法において、酸素分子の放出量が１×１０１９個／ｃｍ３以
上であり、第４の絶縁膜は、昇温脱離ガス分析法において、酸素分子の放出量が１×１０
１９個／ｃｍ３未満であることを特徴とする半導体装置である。
また、本発明の他の一態様は、トランジスタを有する半導体装置であって、トランジス
タは、ゲート電極と、ゲート電極上の第１の絶縁膜と、第１の絶縁膜上の第２の絶縁膜と
、第２の絶縁膜上の酸化物半導体膜と、酸化物半導体膜上の第３の絶縁膜と、酸化物半導
体膜に電気的に接続されるソース電極と、酸化物半導体膜に電気的に接続されるドレイン
電極と、を有し、トランジスタ上には、第４の絶縁膜が設けられ、第３の絶縁膜は、酸素
を有し、第４の絶縁膜は、窒素を有し、第３の絶縁膜は、昇温脱離ガス分析法において、
酸素分子の放出量が１×１０１９個／ｃｍ３以上であり、第４の絶縁膜は、昇温脱離ガス
分析法において、酸素分子の放出量が１×１０１９個／ｃｍ３未満であることを特徴とす
る半導体装置である。
また、本発明の他の一態様は、トランジスタを有する半導体装置であって、トランジス
タは、ゲート電極と、ゲート電極上の第１の絶縁膜と、第１の絶縁膜上の第２の絶縁膜と
、第２の絶縁膜上の酸化物半導体膜と、酸化物半導体膜上の第３の絶縁膜と、第３の絶縁
膜上の第５の絶縁膜と、酸化物半導体膜に電気的に接続されるソース電極と、酸化物半導
体膜に電気的に接続されるドレイン電極と、を有し、トランジスタ上には、第４の絶縁膜
が設けられ、第３の絶縁膜は、酸素を有し、第４の絶縁膜は、窒素を有し、第５の絶縁膜
は、金属と、酸素または窒素のいずれか一方と、を有し、第３の絶縁膜は、昇温脱離ガス
分析法において、酸素分子の放出量が１×１０１９個／ｃｍ３以上であり、第４の絶縁膜
は、昇温脱離ガス分析法において、酸素分子の放出量が１×１０１９個／ｃｍ３未満であ
ることを特徴とする半導体装置である。
上記各構成において、第３の絶縁膜は、酸素、窒素、及びシリコンを有すると好ましい
。また、上記各構成において、第４の絶縁膜は、窒素及びシリコンを有すると好ましい。
また、上記各構成において、第５の絶縁膜が有する金属は、インジウム、亜鉛、チタン
、アルミニウム、タングステン、タンタル、またはモリブデンの中から選ばれる少なくと
も１以上を有すると好ましい。
また、上記各構成において、第１の絶縁膜は、窒素と、シリコンとを有すると好ましい
。
また、上記各構成において、酸化物半導体膜は、酸素と、Ｉｎと、Ｚｎと、Ｍ（Ｍは、
Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆを表す）とを有すると好ましい。
また、上記各構成において、酸化物半導体膜は、結晶部を有し、結晶部は、結晶部のｃ軸
が酸化物半導体膜の被形成面の法線ベクトルに平行である部分を有すると好ましい。
また、本発明の他の一態様は、上記各構成にいずれか一つに記載の半導体装置と表示素
子とを有する表示装置である。また、本発明の他の一態様は、該表示装置とタッチセンサ
とを有する表示モジュールである。また、本発明の他の一態様は、上記各構成にいずれか
一つに記載の半導体装置、上記表示装置、または上記表示モジュールと、操作キーまたは
バッテリとを有する電子機器である。
本発明の一態様により、酸化物半導体を有するトランジスタを用いた半導体装置におい
て、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、本発
明の一態様により、消費電力が低減された半導体装置を提供することができる。または、
本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一
態様により、新規な表示装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す断面図。 バンド構造を説明する図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 Ｉｎ−Ｇａ−Ｚｎ酸化物中の酸素の移動経路を説明する図。 計算モデルを説明する図。 初期状態と最終状態を説明する図。 活性化障壁を説明する図。 初期状態と最終状態を説明する図。 活性化障壁を説明する図。 ＶｏＨの遷移レベルを説明する図。 表示装置の一態様を示す上面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置を説明するブロック図及び回路図。 表示モジュールを説明する図。 電子機器を説明する図。 ＴＤＳ測定結果を説明する図。 ＳＩＭＳ測定結果を説明する図。 実施例におけるトランジスタの電気特性を説明する図。 実施例におけるトランジスタの電気特性を説明する図。 実施例におけるトランジスタの信頼性試験結果を説明する図。 ＣＡＡＣ−ＯＳの成膜モデルを説明する模式図、ペレットおよびＣＡＡＣ−ＯＳの断面図。 ｎｃ−ＯＳの成膜モデルを説明する模式図、およびペレットを示す図。 ペレットを説明する図。 被形成面においてペレットに加わる力を説明する図。 被形成面におけるペレットの動きを説明する図。 ＩｎＧａＺｎＯ４の結晶を説明する図。 原子が衝突する前のＩｎＧａＺｎＯ４の構造などを説明する図。 原子が衝突した後のＩｎＧａＺｎＯ４の構造などを説明する図。 原子が衝突した後の原子の軌跡を説明する図。 ＣＡＡＣ−ＯＳおよびターゲットの断面ＨＡＡＤＦ−ＳＴＥＭ像。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異
なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態
及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は
、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている
場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を
模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の
混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位
置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関
係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明し
た語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含
む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイ
ン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間
にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すこ
とができるものである。なお、本明細書等において、チャネル領域とは、電流が主として
流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路
動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明
細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとす
る。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有
する素子などが含まれる。
また、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸
素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素
の含有量が多い膜を指す。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角
度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。ま
た、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態
をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されて
いる状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直
」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について、図１乃至図１８を参照して
説明する。
＜半導体装置の構成例１＞
図１（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００の上面図であり
、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当
し、図１（Ｃ）は、図１（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相
当する。なお、図１（Ａ）において、煩雑になることを避けるため、トランジスタ１００
の構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して図示している。ま
た、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方
向と呼称する場合がある。なお、トランジスタの上面図においては、以降の図面において
も図１（Ａ）と同様に、構成要素の一部を省略して図示する場合がある。
トランジスタ１００は、基板１０２上のゲート電極として機能する導電膜１０４と、基
板１０２及び導電膜１０４上の絶縁膜１０６（第１の絶縁膜ともいう）と、絶縁膜１０６
上の絶縁膜１０７（第２の絶縁膜ともいう）と、絶縁膜１０７上の酸化物半導体膜１０８
と、酸化物半導体膜１０８に電気的に接続されるソース電極及びドレイン電極として機能
する導電膜１１２ａ、１１２ｂと、を有する。また、トランジスタ１００上、より詳しく
は、導電膜１１２ａ、１１２ｂ及び酸化物半導体膜１０８上には絶縁膜１１４、１１６（
第３の絶縁膜ともいう）、及び絶縁膜１１８（第４の絶縁膜ともいう）が設けられる。絶
縁膜１１４、１１６、１１８は、トランジスタ１００の保護絶縁膜としての機能を有する
。
なお、トランジスタ１００においては、導電膜１１２ａは、導電膜１１０ａと、導電膜
１１１ａとの２層構造である。また、導電膜１１２ｂは、導電膜１１０ｂと導電膜１１１
ｂとの２層構造である。ただし、導電膜１１２ａ、１１２ｂの構造については、これに限
定されず、１層構造または３層以上の積層構造としてもよい。
また、絶縁膜１０６及び絶縁膜１０７は、トランジスタ１００のゲート絶縁膜としての
機能を有する。
トランジスタ１００が有する酸化物半導体膜１０８は、酸素欠損が形成されるとキャリ
アである電子が生じ、ノーマリーオン特性になりやすい。したがって、酸化物半導体膜１
０８中の酸素欠損を減らすことが、安定したトランジスタ特性を得る上でも重要となる。
本発明の一態様のトランジスタの構成においては、酸化物半導体膜１０８上の絶縁膜、こ
こでは、酸化物半導体膜１０８上の絶縁膜１１４に過剰な酸素を導入することで、絶縁膜
１１４から酸化物半導体膜１０８中に酸素を移動させ、酸化物半導体膜１０８中の酸素欠
損を補填することを特徴とする。または、酸化物半導体膜１０８上の絶縁膜１１６に過剰
な酸素を導入することで、絶縁膜１１６から絶縁膜１１４を介し、酸化物半導体膜１０８
中に酸素を移動させ、酸化物半導体膜１０８中の酸素欠損を補填することを特徴とする。
または、酸化物半導体膜１０８上の絶縁膜１１４及び絶縁膜１１６に過剰な酸素を導入す
ることで、絶縁膜１１４及び絶縁膜１１６の双方から酸化物半導体膜１０８中に酸素を移
動させ、酸化物半導体膜１０８中の酸素欠損を補填することを特徴とする。
したがって、絶縁膜１１４、１１６は、酸素を有する。より具体的には、絶縁膜１１４
、１１６は、酸化物半導体膜１０８中に移動しやすい状態で酸素を有する。該酸素の一例
としては、Ｏ、Ｏ２がある。また、絶縁膜１１４、１１６としては、化学量論的組成より
も過剰に酸素を含有する領域（酸素過剰領域）を有することがより好ましい。別言すると
、絶縁膜１１４、１１６は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１
１４、１１６に酸素過剰領域を設けるには、例えば、成膜後の絶縁膜１１４、１１６に酸
素を導入して、酸素過剰領域を形成する。酸素の導入方法としては、イオン注入法、イオ
ンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることがで
きる。
また、絶縁膜１１４、１１６を昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓ
ｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において測定した場合、酸素分子の放出
量が１×１０１９個／ｃｍ３以上である。また、絶縁膜１１４、１１６中の酸素は、絶縁
膜１１４、１１６中に平均的、ほぼ平均的に格子間に存在する場合がある。また、絶縁膜
１１４、１１６中の酸素は、熱処理によって、酸化物半導体膜１０８へ拡散される。
また、絶縁膜１１８を昇温脱離ガス分析法において測定した場合、酸素分子の放出量が
１×１０１９個／ｃｍ３未満である。
酸化物半導体膜１０８上に絶縁膜１１４、１１６を設けることによって、絶縁膜１１４
、１１６中の酸素を酸化物半導体膜１０８へ移動させ、酸化物半導体膜１０８中に形成さ
れる酸素欠損を補填することが可能となる。また、絶縁膜１１４、１１６上に酸素の放出
量が少ない絶縁膜１１８を設けることによって、絶縁膜１１４、１１６中の酸素を外部に
拡散するのを抑制することができる。酸化物半導体膜１０８中の酸素欠損を補填すること
によって、信頼性の高い半導体装置を提供することができる。
また、絶縁膜１１４は、酸化物半導体膜の価電子帯の上端のエネルギー（Ｅｖ＿ｏｓ）
と伝導帯の下端のエネルギー（Ｅｃ＿ｏｓ）の間に窒素酸化物の準位密度が低い酸化物絶
縁膜を用いて形成することができる。Ｅｖ＿ｏｓとＥｃ＿ｏｓの間に窒素酸化物の準位密
度が低い酸化物絶縁膜として、窒素酸化物の放出量が少ない酸化窒化シリコン膜、または
窒素酸化物の放出量が少ない酸化窒化アルミニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法におい
て、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニア
の放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アン
モニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５
０℃以下の加熱処理による放出量とする。
窒素酸化物（ＮＯｘ、ｘは０以上２以下、好ましくは１以上２以下）、代表的にはＮＯ
２またはＮＯは、絶縁膜１１４などに準位を形成する。当該準位は、酸化物半導体膜１０
８のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁膜１１４及び酸化
物半導体膜１０８の界面に拡散すると、当該準位が絶縁膜１１４側において電子をトラッ
プする場合がある。この結果、トラップされた電子が、絶縁膜１１４及び酸化物半導体膜
１０８界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせて
しまう。
また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁膜１１４
に含まれる窒素酸化物は、加熱処理において、絶縁膜１１６に含まれるアンモニアと反応
するため、絶縁膜１１４に含まれる窒素酸化物が低減される。このため、絶縁膜１１４及
び酸化物半導体膜１０８の界面において、電子がトラップされにくい。
絶縁膜１１４として、Ｅｖ＿ｏｓとＥｃ＿ｏｓの間に窒素酸化物の準位密度が低い酸化
物絶縁膜を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能で
あり、トランジスタの電気特性の変動を低減することができる。
なお、トランジスタの作製工程の加熱処理、代表的には３００℃以上基板歪み点未満の
加熱処理により、絶縁膜１１４は、１００Ｋ以下のＥＳＲで測定して得られたスペクトル
においてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上
２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシ
グナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに
第２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約
５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２
．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以
下である第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満で
あり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３
未満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下
の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１
．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０以上２以
下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例としては
、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下の第１
のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９
６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が少ないほど、酸化
物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
また、Ｅｖ＿ｏｓとＥｃ＿ｏｓの間に窒素酸化物の準位密度が低い酸化物絶縁膜は、Ｓ
ＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ、二次イオン質量分
析法）で測定される窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下である。
基板温度が２２０℃以上、または２８０℃以上、または３５０℃以上であり、シラン及
び一酸化二窒素を用いたＰＥＣＶＤ法を用いて、Ｅｖ＿ｏｓとＥｃ＿ｏｓの間に窒素酸化
物の準位密度が低い酸化物絶縁膜を形成することで、緻密であり、且つ硬度の高い膜を形
成することができる。
以下に、本実施の形態の半導体装置に含まれるその他の構成要素について、詳細に説明
する。
＜基板＞
基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度
の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンを材
料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体
基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けら
れたものを、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を用
いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２０
０ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８０
０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、
大型の表示装置を作製することができる。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１０
０を形成してもよい。または、基板１０２とトランジスタ１００の間に剥離層を設けても
よい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より
分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００は耐
熱性の劣る基板や可撓性の基板にも転載できる。
＜導電膜＞
ゲート電極として機能する導電膜１０４、及びソース電極及びドレイン電極として機能
する導電膜１１２ａ、１１２ｂとしては、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（
Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ
）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（
Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金属元素を成分とする
合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる
。
また、導電膜１０４、１１２ａ、１１２ｂは、単層構造でも、二層以上の積層構造とし
てもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタ
ン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜
上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上に
タングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積
層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チ
タン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ば
れた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電膜１０４、１１２ａ、１１２ｂには、インジウム錫酸化物、酸化タングステ
ンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタン
を含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物
、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用する
こともできる。
また、導電膜１０４、１１２ａ、１１２ｂには、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、
Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用い
ることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが
可能となる。
＜ゲート絶縁膜＞
トランジスタ１００のゲート絶縁膜として機能する絶縁膜１０６、１０７としては、プ
ラズマ化学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリング法等により、酸化シリコ
ン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜
、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化
タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム
膜を一種以上含む絶縁層を、それぞれ用いることができる。なお、絶縁膜１０６、１０７
の積層構造とせずに、上述の材料から選択された単層の絶縁膜、または３層以上の絶縁膜
を用いてもよい。
また、絶縁膜１０６は、酸素の透過を抑制するブロッキング膜としての機能を有する。
例えば、絶縁膜１０７、１１４、１１６及び／または酸化物半導体膜１０８中に過剰の酸
素を供給する場合において、絶縁膜１０６は酸素の透過を抑制することができる。
なお、トランジスタ１００のチャネル領域として機能する酸化物半導体膜１０８と接す
る絶縁膜１０７は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸
素を含有する領域（酸素過剰領域）を有することがより好ましい。別言すると、絶縁膜１
０７は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１０７に酸素過剰領域
を設けるには、例えば、酸素雰囲気下にて絶縁膜１０７を形成すればよい。または、成膜
後の絶縁膜１０７に酸素を導入して、酸素過剰領域を形成してもよい。酸素の導入方法と
しては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラ
ズマ処理等を用いることができる。
また、絶縁膜１０７として、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化
ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、
等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を１０ｎｍ以下ま
たは５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくすることができ
る。すなわち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構
造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率
を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有す
る酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系
などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
なお、本実施の形態では、絶縁膜１０６として窒化シリコン膜を形成し、絶縁膜１０７
として酸化シリコン膜を形成する。窒化シリコン膜は、酸化シリコン膜と比較して比誘電
率が高く、酸化シリコン膜と同等の静電容量を得るのに必要な膜厚が大きいため、トラン
ジスタ１５０のゲート絶縁膜として、窒化シリコン膜を含むことで絶縁膜を物理的に厚膜
化することができる。よって、トランジスタ１００の絶縁耐圧の低下を抑制、さらには絶
縁耐圧を向上させて、トランジスタ１００の静電破壊を抑制することができる。
＜酸化物半導体膜＞
酸化物半導体膜１０８は、酸素と、Ｉｎと、Ｚｎと、Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ
、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆを表す）とを有する。代表的には、酸化物半導体膜１０
８は、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物を用いることができ
る。とくに、酸化物半導体膜１０８としては、Ｉｎ−Ｍ−Ｚｎ酸化物を用いると好ましい
。
酸化物半導体膜１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜す
るために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍ
を満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比と
して、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ
＝３：１：２が好ましい。なお、成膜される酸化物半導体膜１０８の原子数比はそれぞれ
、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマ
イナス４０％の変動を含む。
なお、酸化物半導体膜１０８がＩｎ−Ｍ−Ｚｎ酸化物膜であるとき、Ｚｎ及びＯを除い
てのＩｎとＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔ
ｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉ
ｃ％未満とする。
また、酸化物半導体膜１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５
ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸
化物半導体を用いることで、トランジスタ１５０のオフ電流を低減することができる。
また、酸化物半導体膜１０８の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ
以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、酸化物半導体膜１０８としては、キャリア密度の低い酸化物半導体膜を用いる。
例えば、酸化物半導体膜１０８は、キャリア密度が１×１０１７個／ｃｍ３以下、好まし
くは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、より
好ましくは１×１０１１個／ｃｍ３以下とする。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効
果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とす
るトランジスタの半導体特性を得るために、酸化物半導体膜１０８のキャリア密度や不純
物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとする
ことが好ましい。
なお、酸化物半導体膜１０８として、不純物濃度が低く、欠陥準位密度の低い酸化物半
導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することがで
き好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）こ
とを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性
である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることが
できる。従って、該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい
値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。ま
た、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低い
ため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度
真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍで
チャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイ
ン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの
測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体膜にチャネル
領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタ
とすることができる。なお、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失す
るまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、
トラップ準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電
気特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、または
アルカリ土類金属等がある。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に
、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損
に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が
金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って
、水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となり
やすい。このため、酸化物半導体膜１０８は水素ができる限り低減されていることが好ま
しい。具体的には、酸化物半導体膜１０８において、ＳＩＭＳ分析により得られる水素濃
度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ
３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ
／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１
０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下
とする。
酸化物半導体膜１０８において、第１４族元素の一つであるシリコンや炭素が含まれる
と、酸化物半導体膜１０８において酸素欠損が増加し、ｎ型化してしまう。このため、酸
化物半導体膜１０８におけるシリコンや炭素の濃度と、酸化物半導体膜１０８との界面近
傍のシリコンや炭素の濃度（ＳＩＭＳ分析により得られる濃度）を、２×１０１８ａｔｏ
ｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜１０８において、ＳＩＭＳ分析により得られるアルカリ金属また
はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１
０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半
導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してし
まうことがある。このため、酸化物半導体膜１０８のアルカリ金属またはアルカリ土類金
属の濃度を低減することが好ましい。
また、酸化物半導体膜１０８に窒素が含まれていると、キャリアである電子が生じ、キ
ャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を
用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体膜にお
いて、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳ分析により得
られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、酸化物半導体膜１０８は、例えば非単結晶構造でもよい。非単結晶構造は、例え
ば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、後述する微結晶構造、また
は非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、Ｃ
ＡＡＣ−ＯＳは最も欠陥準位密度が低い。
酸化物半導体膜１０８は、例えば非晶質構造でもよい。非晶質構造の酸化物半導体膜は
、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物
膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、酸化物半導体膜１０８が、非晶質構造の領域、微結晶構造の領域、多結晶構造の
領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上を有する混合膜であってもよ
い。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡ
ＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有する単層構造の場合
がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の
領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上を有する積層構造を
有する場合がある。
＜保護絶縁膜＞
絶縁膜１１４、１１６、１１８は、保護絶縁膜としての機能を有する。絶縁膜１１４、
１１６は、酸素を有する。また、絶縁膜１１４は、酸素を透過することのできる絶縁膜で
ある。なお、絶縁膜１１４は、後に形成する絶縁膜１１６を形成する際の、酸化物半導体
膜１０８へのダメージ緩和膜としても機能する。
絶縁膜１１４としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０
ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定によ
り、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度
が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜１１４に
含まれる欠陥密度が多いと、該欠陥に酸素が結合してしまい、絶縁膜１１４における酸素
の透過量が減少してしまう。
なお、絶縁膜１１４においては、外部から絶縁膜１１４に入った酸素が全て絶縁膜１１
４の外部に移動せず、絶縁膜１１４にとどまる酸素もある。また、絶縁膜１１４に酸素が
入ると共に、絶縁膜１１４に含まれる酸素が絶縁膜１１４の外部へ移動することで、絶縁
膜１１４において酸素の移動が生じる場合もある。絶縁膜１１４として酸素を透過するこ
とができる酸化物絶縁膜を形成すると、絶縁膜１１４上に設けられる、絶縁膜１１６から
脱離する酸素を、絶縁膜１１４を介して酸化物半導体膜１０８に移動させることができる
。
絶縁膜１１６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を
用いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、
加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む
酸化物絶縁膜は、ＴＤＳ分析にて、酸素分子に換算しての酸素の脱離量が１．０×１０１
９／ｃｍ３以上、好ましくは３．０×１０２０／ｃｍ３以上である酸化物絶縁膜である。
なお、上記ＴＤＳ分析における膜の表面温度としては１００℃以上７００℃以下、または
１００℃以上５００℃以下の範囲が好ましい。
絶縁膜１１６としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上
４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１６は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定によ
り、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度
が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３
以下であることが好ましい。なお、絶縁膜１１６は、絶縁膜１１４と比較して酸化物半導
体膜１０８から離れているため、絶縁膜１１４より、欠陥密度が多くともよい。
また、絶縁膜１１４、１１６は、同種の材料の絶縁膜を用いることができるため、絶縁
膜１１４と絶縁膜１１６の界面が明確に確認できない場合がある。したがって、本実施の
形態においては、絶縁膜１１４と絶縁膜１１６の界面は、破線で図示している。なお、本
実施の形態においては、絶縁膜１１４と絶縁膜１１６の２層構造について説明したが、こ
れに限定されず、例えば、絶縁膜１１４の単層構造としてもよい。
絶縁膜１１８は、窒素を有する。また、絶縁膜１１８は、窒素及びシリコンを有する。
また、絶縁膜１１８は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキ
ングできる機能を有する。絶縁膜１１８を設けることで、酸化物半導体膜１０８からの酸
素の外部への拡散と、絶縁膜１１４、１１６に含まれる酸素の外部への拡散と、外部から
酸化物半導体膜１０８への水素、水等の入り込みを防ぐことができる。絶縁膜１１８とし
ては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリ
コン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸
素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶
縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けても
よい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミ
ニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、
酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
なお、上記記載の、導電膜、絶縁膜、酸化物半導体膜などの様々な膜は、スパッタリン
グ法やＰＥＣＶＤ法により形成することができるが、他の方法、例えば、ＡＬＤ（Ａｔｏ
ｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、または熱ＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としてＭ
ＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法が挙げられる。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生
成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧
または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を
行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが
順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい
。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以
上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の
原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、
第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスは
キャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入しても
よい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した
後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層
を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層さ
れて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り
返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入
順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、
微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法などの熱ＣＶＤ法は、上記実施形態の導電膜、絶縁膜、酸化物半導体膜、
金属酸化膜などの様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−ＺｎＯ膜を成膜
する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる
。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチル
ガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（
ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代え
てトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛
に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒
とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラ
キスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤として
オゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの
化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エ
チルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶
媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を
気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチル
アルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（
ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２
，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサ
クロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ
２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６
ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ
６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代
えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−
Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ
−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を
形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。
なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−
Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお
、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても
良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにか
えて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、
Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
次に、図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００と異なる構成例について、図
２（Ａ）（Ｂ）（Ｃ）（Ｄ）を用いて説明する。なお、先に説明した機能と同様の機能を
有する場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
＜半導体装置の構成例２＞
図２（Ａ）は、トランジスタ１００Ａのチャネル長方向の断面図であり、図２（Ｂ）は
、トランジスタ１００Ａのチャネル幅方向の断面図である。また、図２（Ｃ）は、トラン
ジスタ１００Ｂのチャネル長方向の断面図であり、図２（Ｄ）は、トランジスタ１００Ｂ
のチャネル幅方向の断面図である。なお、トランジスタ１００Ａ及びトランジスタ１００
Ｂの上面図については、それぞれ図１（Ａ）に示す上面図と同様のため、ここでの記載は
省略する。
図２（Ａ）（Ｂ）に示すトランジスタ１００Ａは、基板１０２上のゲート電極として機
能する導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６
上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８
に電気的に接続されるソース電極及びドレイン電極として機能する導電膜１１２ａ、１１
２ｂと、を有する。また、トランジスタ１００Ａ上、より詳しくは、導電膜１１２ａ、１
１２ｂ、及び酸化物半導体膜１０８上には絶縁膜１１４、１１６、１１８、及び絶縁膜１
３１（第５の絶縁膜ともいう）が設けられる。絶縁膜１１４、１１６、１１８、１３１は
、トランジスタ１００Ａの保護絶縁膜としての機能を有する。
トランジスタ１００Ａは、図１（Ｂ）（Ｃ）に示すトランジスタ１００と絶縁膜１３１
が設けられる点が相違する。具体的には、絶縁膜１３１は、絶縁膜１１６と絶縁膜１１８
との間に設けられる。
図２（Ｃ）（Ｄ）に示すトランジスタ１００Ｂは、基板１０２上のゲート電極として機
能する導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６
上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８
に電気的に接続されるソース電極及びドレイン電極として機能する導電膜１１２ａ、１１
２ｂと、を有する。また、トランジスタ１００Ｂ上、より詳しくは、導電膜１１２ａ、１
１２ｂ、及び酸化物半導体膜１０８上には絶縁膜１１４、１１６、１１８、１３１が設け
られる。絶縁膜１１４、１１６、１１８、１３１は、トランジスタ１００Ｂの保護絶縁膜
としての機能を有する。
トランジスタ１００Ｂは、図１（Ｂ）（Ｃ）に示すトランジスタ１００と絶縁膜１３１
が設けられる点が相違する。具体的には、絶縁膜１３１は、絶縁膜１１４と絶縁膜１１６
との間に設けられる。
絶縁膜１３１は、絶縁膜１１４及び／または絶縁膜１１６中に含まれる酸素の放出を抑
制する機能を有する。また、絶縁膜１３１は、金属の酸化物または窒化物であり、該金属
は、インジウム、亜鉛、チタン、アルミニウム、タングステン、タンタル、またはモリブ
デンの中から選ばれる少なくとも１以上を有する。
絶縁膜１３１を設けることによって、絶縁膜１１４及び／または絶縁膜１１６中に含ま
れる酸素が外部へ拡散するのを抑制することができる。別言すると、絶縁膜１３１を設け
ることによって、絶縁膜１１４及び／または絶縁膜１１６中に含まれる酸素を酸化物半導
体膜１０８側へ好適に移動させることが可能となる。したがって、酸化物半導体膜１０８
の酸素欠損が補填され、信頼性の高い半導体装置を提供することができる。
次に、図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００と異なる構成例について、図
３（Ａ）（Ｂ）（Ｃ）を用いて説明する。なお、先に説明した機能と同様の機能を有する
場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
＜半導体装置の構成例３＞
図３（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１５０の上面図であり
、図３（Ｂ）は、図３（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当
し、図３（Ｃ）は、図３（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相
当する。
トランジスタ１５０は、基板１０２上のゲート電極として機能する導電膜１０４と、基
板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁
膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１４と、絶縁
膜１１４上の絶縁膜１１６と、絶縁膜１１４及び絶縁膜１１６に設けられる開口部１４１
ａ、１４１ｂを介して酸化物半導体膜１０８に電気的に接続されるソース電極及びドレイ
ン電極として機能する導電膜１１２ａ、１１２ｂと、を有する。また、トランジスタ１５
０上、より詳しくは、導電膜１１２ａ、１１２ｂ、及び絶縁膜１１６上には絶縁膜１１８
が設けられる。絶縁膜１１４及び絶縁膜１１６は、酸化物半導体膜１０８の保護絶縁膜と
しての機能を有する。絶縁膜１１８は、トランジスタ１５０の保護絶縁膜としての機能を
有する。
先に示すトランジスタ１００、１００Ａ、１００Ｂにおいては、チャネルエッチ型の構
造であったのに対し、図３（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０は、チャネル保
護型の構造である。このように、本発明の一態様の半導体装置は、チャネルエッチ型及び
チャネル保護型の双方のトランジスタ構造に適用することができる。
トランジスタ１５０としては、先に示すトランジスタ１００と同様に、酸化物半導体膜
１０８上に、絶縁膜１１４が設けられる構成のため、絶縁膜１１４に含まれる酸素が酸化
物半導体膜１０８中の酸素欠損を補填することができる。
次に、図３（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０と異なる構成例について、図
４（Ａ）（Ｂ）（Ｃ）（Ｄ）を用いて説明する。なお、先に説明した機能と同様の機能を
有する場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
＜半導体装置の構成例４＞
図４（Ａ）は、トランジスタ１５０Ａのチャネル長方向の断面図であり、図４（Ｂ）は
、トランジスタ１５０Ａのチャネル幅方向の断面図である。また、図４（Ｃ）は、トラン
ジスタ１５０Ｂのチャネル長方向の断面図であり、図４（Ｄ）は、トランジスタ１５０Ｂ
のチャネル幅方向の断面図である。なお、トランジスタ１５０Ａ及びトランジスタ１５０
Ｂの上面図については、それぞれ図３（Ａ）に示す上面図と同様のため、ここでの記載は
省略する。
図４（Ａ）（Ｂ）に示すトランジスタ１５０Ａは、基板１０２上のゲート電極として機
能する導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６
上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８
上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１６上の絶縁膜１３１
と、絶縁膜１１４、絶縁膜１１６、及び絶縁膜１３１に設けられる開口部１４１ａ、１４
１ｂを介して酸化物半導体膜１０８に電気的に接続されるソース電極及びドレイン電極と
して機能する導電膜１１２ａ、１１２ｂと、を有する。また、トランジスタ１５０Ａ上、
より詳しくは、導電膜１１２ａ、１１２ｂ、及び絶縁膜１３１上には絶縁膜１１８が設け
られる。絶縁膜１１４、絶縁膜１１６、及び絶縁膜１３１は、酸化物半導体膜１０８の保
護絶縁膜としての機能を有する。絶縁膜１１８は、トランジスタ１５０Ａの保護絶縁膜と
しての機能を有する。
トランジスタ１５０Ａは、図３（Ｂ）（Ｃ）に示すトランジスタ１５０と絶縁膜１３１
が設けられる点が相違する。具体的には、絶縁膜１３１は、絶縁膜１１６と絶縁膜１１８
との間に設けられる。その他の構成は、トランジスタ１５０と同様であり、同様の効果を
奏する。
図４（Ｃ）（Ｄ）に示すトランジスタ１５０Ｂは、基板１０２上のゲート電極として機
能する導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６
上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８
上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１３１と、絶縁膜１３１上の絶縁膜１１６
と、絶縁膜１１４、絶縁膜１１６、及び絶縁膜１３１に設けられる開口部１４１ａ、１４
１ｂを介して酸化物半導体膜１０８に電気的に接続されるソース電極及びドレイン電極と
して機能する導電膜１１２ａ、１１２ｂと、を有する。また、トランジスタ１５０Ｂ上、
より詳しくは、導電膜１１２ａ、１１２ｂ、及び絶縁膜１１６上には絶縁膜１１８が設け
られる。絶縁膜１１４、絶縁膜１１６、及び絶縁膜１３１は、酸化物半導体膜１０８の保
護絶縁膜としての機能を有する。絶縁膜１１８は、トランジスタ１５０Ｂの保護絶縁膜と
しての機能を有する。
トランジスタ１５０Ｂは、図３（Ｂ）（Ｃ）に示すトランジスタ１５０と絶縁膜１３１
が設けられる点が相違する。具体的には、絶縁膜１３１は、絶縁膜１１４と絶縁膜１１６
との間に設けられる。その他の構成は、トランジスタ１５０と同様であり、同様の効果を
奏する。
次に、図３（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０と異なる構成例について、図
５（Ａ）（Ｂ）（Ｃ）を用いて説明する。なお、先に説明した機能と同様の機能を有する
場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
＜半導体装置の構成例５＞
図５（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１６０の上面図であり
、図５（Ｂ）は、図５（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当
し、図５（Ｃ）は、図５（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相
当する。
トランジスタ１６０は、基板１０２上のゲート電極として機能する導電膜１０４と、基
板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁
膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１４と、絶縁
膜１１４上の絶縁膜１１６と、酸化物半導体膜１０８に電気的に接続されるソース電極及
びドレイン電極として機能する導電膜１１２ａ、１１２ｂと、を有する。また、トランジ
スタ１６０上、より詳しくは、導電膜１１２ａ、１１２ｂ、及び絶縁膜１１６上には絶縁
膜１１８が設けられる。絶縁膜１１４及び絶縁膜１１６は、酸化物半導体膜１０８の保護
絶縁膜としての機能を有する。絶縁膜１１８は、トランジスタ１６０の保護絶縁膜として
の機能を有する。
トランジスタ１６０は、図３（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０と絶縁膜１
１４、１１６の形状が相違する。具体的には、トランジスタ１６０の絶縁膜１１４、１１
６は、酸化物半導体膜１０８のチャネル領域上に島状に設けられる。その他の構成は、ト
ランジスタ１５０と同様であり、同様の効果を奏する。
次に、図５（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１６０と異なる構成例について、図
６（Ａ）（Ｂ）（Ｃ）（Ｄ）を用いて説明する。なお、先に説明した機能と同様の機能を
有する場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
＜半導体装置の構成例６＞
図６（Ａ）は、トランジスタ１６０Ａのチャネル長方向の断面図であり、図６（Ｂ）は
、トランジスタ１６０Ａのチャネル幅方向の断面図である。また、図６（Ｃ）は、トラン
ジスタ１６０Ｂのチャネル長方向の断面図であり、図６（Ｄ）は、トランジスタ１６０Ｂ
のチャネル幅方向の断面図である。なお、トランジスタ１６０Ａ及びトランジスタ１６０
Ｂの上面図については、それぞれ図５（Ａ）に示す上面図と同様のため、ここでの記載は
省略する。
トランジスタ１６０Ａは、基板１０２上のゲート電極として機能する導電膜１０４と、
基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶
縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１４と、絶
縁膜１１４上の絶縁膜１１６と、絶縁膜１１６上の絶縁膜１３１と、酸化物半導体膜１０
８に電気的に接続されるソース電極及びドレイン電極として機能する導電膜１１２ａ、１
１２ｂと、を有する。また、トランジスタ１６０Ａ上、より詳しくは、導電膜１１２ａ、
１１２ｂ、及び絶縁膜１３１上には絶縁膜１１８が設けられる。絶縁膜１１４及び絶縁膜
１１６、１３１は、酸化物半導体膜１０８の保護絶縁膜としての機能を有する。絶縁膜１
１８は、トランジスタ１６０Ａの保護絶縁膜としての機能を有する。
トランジスタ１６０Ａは、図５（Ｂ）（Ｃ）に示すトランジスタ１６０と絶縁膜１３１
が設けられる点が相違する。具体的には、トランジスタ１６０Ａの絶縁膜１３１は、絶縁
膜１１６と絶縁膜１１８との間に設けられる。その他の構成は、トランジスタ１６０と同
様であり、同様の効果を奏する。
トランジスタ１６０Ｂは、基板１０２上のゲート電極として機能する導電膜１０４と、
基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶
縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１４と、絶
縁膜１１４上の絶縁膜１３１と、絶縁膜１３１上の絶縁膜１１６と、酸化物半導体膜１０
８に電気的に接続されるソース電極及びドレイン電極として機能する導電膜１１２ａ、１
１２ｂと、を有する。また、トランジスタ１６０Ｂ上、より詳しくは、導電膜１１２ａ、
１１２ｂ、及び絶縁膜１１６上には絶縁膜１１８が設けられる。絶縁膜１１４及び絶縁膜
１１６、１３１は、酸化物半導体膜１０８の保護絶縁膜としての機能を有する。絶縁膜１
１８は、トランジスタ１６０Ｂの保護絶縁膜としての機能を有する。
トランジスタ１６０Ｂは、図５（Ｂ）（Ｃ）に示すトランジスタ１６０と絶縁膜１３１
が設けられる点が相違する。具体的には、トランジスタ１６０Ｂの絶縁膜１３１は、絶縁
膜１１４と絶縁膜１１６との間に設けられる。その他の構成は、トランジスタ１６０と同
様であり、同様の効果を奏する。
次に、図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００と異なる構成例について、図
７（Ａ）（Ｂ）（Ｃ）を用いて説明する。なお、先に説明した機能と同様の機能を有する
場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
＜半導体装置の構成例７＞
図７（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１７０の上面図であり
、図７（Ｂ）は、図７（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当
し、図７（Ｃ）は、図７（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相
当する。
トランジスタ１７０は、基板１０２上のゲート電極として機能する導電膜１０４と、基
板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁
膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１４と、絶縁
膜１１４上の絶縁膜１１６と、酸化物半導体膜１０８に電気的に接続されるソース電極及
びドレイン電極として機能する導電膜１１２ａ、１１２ｂと、を有する。また、トランジ
スタ１７０上、より詳しくは、導電膜１１２ａ、１１２ｂ、及び絶縁膜１１６上には絶縁
膜１１８、絶縁膜１１８上の導電膜１２０ａ、１２０ｂが設けられる。絶縁膜１１４及び
絶縁膜１１６は、酸化物半導体膜１０８の保護絶縁膜としての機能を有する。絶縁膜１１
８は、トランジスタ１７０の保護絶縁膜としての機能を有する。また、導電膜１２０ａは
、絶縁膜１１４、１１６、１１８に設けられる開口部１４２ｃを介して、導電膜１１２ｂ
と接続される。また、導電膜１２０ｂは、絶縁膜１１８上の酸化物半導体膜１０８と重畳
する位置に形成される。
また、トランジスタ１７０において、絶縁膜１１４、１１６、１１８は、トランジスタ
１７０の第２のゲート絶縁膜としての機能を有する。また、トランジスタ１７０において
、導電膜１２０ａは、例えば、表示装置に用いる画素電極としての機能を有する。また、
トランジスタ１７０において、導電膜１２０ｂは、第２のゲート電極（バックゲート電極
ともいう）として機能する。
また、図７（Ｃ）に示すように導電膜１２０ｂは、絶縁膜１０６、１０７、１１４、１
１６、１１８に設けられる開口部１４２ａ、１４２ｂにおいて、ゲート電極として機能す
る導電膜１０４に接続される。よって、導電膜１２０ｂと導電膜１０４とは、同じ電位が
与えられる。
なお、本実施の形態においては、開口部１４２ａ、１４２ｂを設け、導電膜１２０ｂと
導電膜１０４を接続する構成について例示したが、これに限定されない。例えば、開口部
１４２ａまたは開口部１４２ｂのいずれか一方の開口部のみを形成し、導電膜１２０ｂと
導電膜１０４を接続する構成、または開口部１４２ａ及び開口部１４２ｂを設けずに、導
電膜１２０ｂと導電膜１０４を接続しない構成としてもよい。なお、導電膜１２０ｂと導
電膜１０４を接続しない構成の場合、導電膜１２０ｂと導電膜１０４には、それぞれ異な
る電位を与えることができる。
また、図７（Ｂ）に示すように、酸化物半導体膜１０８は、ゲート電極として機能する
導電膜１０４と、第２のゲート電極として機能する導電膜１２０ｂのそれぞれと対向する
ように位置し、２つのゲート電極として機能する導電膜に挟まれている。第２のゲート電
極として機能する導電膜１２０ｂのチャネル長方向の長さ及びチャネル幅方向の長さは、
酸化物半導体膜１０８のチャネル長方向の長さ及びチャネル幅方向の長さよりもそれぞれ
長く、酸化物半導体膜１０８の全体は、絶縁膜１１４、１１６、１１８を介して導電膜１
２０ｂに覆われている。また、第２のゲート電極として機能する導電膜１２０ｂとゲート
電極として機能する導電膜１０４とは、絶縁膜１０６、１０７、１１４、１１６、１１８
に設けられる開口部１４２ａ、１４２ｂにおいて接続されるため、酸化物半導体膜１０８
のチャネル幅方向の側面は、絶縁膜１１４、１１６、１１８を介して第２のゲート電極と
して機能する導電膜１２０ｂと対向している。
別言すると、トランジスタ１７０のチャネル幅方向において、ゲート電極として機能す
る導電膜１０４及び第２のゲート電極として機能する導電膜１２０ｂは、ゲート絶縁膜と
して機能する絶縁膜１０６、１０７及び第２のゲート絶縁膜として機能する絶縁膜１１４
、１１６、１１８に設けられる開口部において接続すると共に、ゲート絶縁膜として機能
する絶縁膜１０６、１０７及び第２のゲート絶縁膜として機能する絶縁膜１１４、１１６
、１１８を介して酸化物半導体膜１０８を囲む構成である。
このような構成を有することで、トランジスタ１７０に含まれる酸化物半導体膜１０８
を、ゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する導電膜
１２０ｂの電界によって電気的に囲むことができる。トランジスタ１７０のように、ゲー
ト電極及び第２のゲート電極の電界によって、チャネル領域が形成される酸化物半導体膜
を電気的に囲むトランジスタのデバイス構造をｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（
ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ１７０は、ｓ−ｃｈａｎｎｅｌ構造を有するため、ゲート電極として機能
する導電膜１０４によってチャネルを誘起させるための電界を効果的に酸化物半導体膜１
０８に印加することができるため、トランジスタ１７０の電流駆動能力が向上し、高いオ
ン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、
トランジスタ１７０を微細化することが可能となる。また、トランジスタ１７０は、ゲー
ト電極として機能する導電膜１０４及び第２のゲート電極として機能する導電膜１２０ｂ
によって囲まれた構造を有するため、トランジスタ１７０の機械的強度を高めることがで
きる。
次に、図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００と異なる構成例について、図
８（Ａ）（Ｂ）（Ｃ）（Ｄ）を用いて説明する。なお、先に説明した機能と同様の機能を
有する場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
＜半導体装置の構成例８＞
図８（Ａ）（Ｂ）は、図１（Ｂ）（Ｃ）に示すトランジスタ１００の変形例の断面図で
ある。また、図８（Ｃ）（Ｄ）は、図１（Ｂ）（Ｃ）に示すトランジスタ１００の変形例
の断面図である。
図８（Ａ）（Ｂ）に示すトランジスタ１００Ｃは、図１（Ｂ）（Ｃ）に示すトランジス
タ１００が有する酸化物半導体膜１０８を３層の積層構造としている。より具体的には、
トランジスタ１００Ｃが有する酸化物半導体膜１０８は、酸化物半導体膜１０８ａと、酸
化物半導体膜１０８ｂと、酸化物半導体膜１０８ｃと、を有する。
図８（Ｃ）（Ｄ）に示すトランジスタ１００Ｄは、図１（Ｂ）（Ｃ）に示すトランジス
タ１００が有する酸化物半導体膜１０８を２層の積層構造としている。より具体的には、
トランジスタ１００Ｄが有する酸化物半導体膜１０８は、酸化物半導体膜１０８ａと、酸
化物半導体膜１０８ｂと、を有する。
ここで、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃ、及び酸化物半導体膜１０８に
接する絶縁膜のバンド構造について、図９を用いて説明する。
図９（Ａ）は、絶縁膜１０７、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃ、及び絶
縁膜１１４を有する積層構造の膜厚方向のバンド構造の一例である。また、図９（Ｂ）は
、絶縁膜１０７、酸化物半導体膜１０８ａ、１０８ｂ、及び絶縁膜１１４を有する積層構
造の膜厚方向のバンド構造の一例である。なお、バンド構造は、理解を容易にするため絶
縁膜１０７、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃ、及び絶縁膜１１４の伝導帯
下端のエネルギー準位（Ｅｃ）を示す。
また、図９（Ａ）は、絶縁膜１０７、１１４として酸化シリコン膜を用い、酸化物半導
体膜１０８ａとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物タ
ーゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８ｂとして金属
元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：４：５の金属酸化物ターゲットを用いて形成さ
れる酸化物半導体膜を用い、酸化物半導体膜１０８ｃとして金属元素の原子数比をＩｎ：
Ｇａ：Ｚｎ＝１：３：６の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用
いる構成のバンド図である。
また、図９（Ｂ）は、絶縁膜１０７、１１４として酸化シリコン膜を用い、酸化物半導
体膜１０８ａとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物タ
ーゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８ｂとして金属
元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：６の金属酸化物ターゲットを用いて形成さ
れる金属酸化膜を用いる構成のバンド図である。
図９（Ａ）、（Ｂ）に示すように、酸化物半導体膜１０８ａ、１０８ｂにおいて、伝導
帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接
合するともいうことができる。このようなバンド構造を有するためには、酸化物半導体膜
１０８ａと酸化物半導体膜１０８ｂとの界面において、酸化物半導体にとってトラップ中
心や再結合中心のような欠陥準位を形成するような不純物が存在しないことが好ましい。
酸化物半導体膜１０８ａ及び酸化物半導体膜１０８ｂに連続接合を形成するためには、
ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用い
て各膜を大気に触れさせることなく連続して積層することが必要となる。
図９（Ａ）、（Ｂ）に示す構成とすることで酸化物半導体膜１０８ａがウェル（井戸）
となり、上記積層構造を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１
０８ａに形成されることがわかる。
なお、酸化物半導体膜１０８ｂ、１０８ｃを設けることにより、酸化物半導体膜１０８
ａに形成されうるトラップ準位を遠ざけることができる。
また、トラップ準位がチャネル領域として機能する酸化物半導体膜１０８ａの伝導帯下
端のエネルギー準位（Ｅｃ）より真空準位に遠くなることがあり、トラップ準位に電子が
蓄積しやすくなってしまう。トラップ準位に電子が蓄積されることで、マイナスの固定電
荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって、
トラップ準位が酸化物半導体膜１０８ａの伝導帯下端のエネルギー準位（Ｅｃ）より真空
準位と近くなるような構成すると好ましい。このようにすることで、トラップ準位に電子
が蓄積しにくくなり、トランジスタのオン電流を増大させることが可能であると共に、電
界効果移動度を高めることができる。
また、図９（Ａ）、（Ｂ）において、酸化物半導体膜１０８ｂ、１０８ｃは、酸化物半
導体膜１０８ａよりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化
物半導体膜１０８ａの伝導帯下端のエネルギー準位と、酸化物半導体膜１０８ｂ、１０８
ｃの伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、
かつ２ｅＶ以下、または１ｅＶ以下である。すなわち、酸化物半導体膜１０８ｂ、１０８
ｃの電子親和力と、酸化物半導体膜１０８ａの電子親和力との差が、０．１５ｅＶ以上、
または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下である。
このような構成を有することで、酸化物半導体膜１０８ａが電流の主な経路となり、チ
ャネル領域として機能する。また、酸化物半導体膜１０８ｂ、１０８ｃは、チャネル領域
が形成される酸化物半導体膜１０８ａを構成する金属元素の一種以上から構成される酸化
物半導体膜であるため、酸化物半導体膜１０８ａと酸化物半導体膜１０８ｂとの界面にお
いて、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されな
いため、トランジスタの電界効果移動度が高くなる。
また、酸化物半導体膜１０８ｂ、１０８ｃは、チャネル領域の一部として機能すること
を防止するため、導電率が十分に低い材料を用いるものとする。または、酸化物半導体膜
１０８ｂ、１０８ｃには、電子親和力（真空準位と伝導帯下端のエネルギー準位との差）
が酸化物半導体膜１０８ａよりも小さく、伝導帯下端のエネルギー準位が酸化物半導体膜
１０８ａの伝導帯下端エネルギー準位と差分（バンドオフセット）を有する材料を用いる
ものとする。また、ドレイン電圧の大きさに依存したしきい値電圧の差が生じることを抑
制するためには、酸化物半導体膜１０８ｂ、１０８ｃの伝導帯下端のエネルギー準位が、
酸化物半導体膜１０８ａの伝導帯下端のエネルギー準位よりも０．２ｅＶより真空準位に
近い材料、好ましくは０．５ｅＶ以上真空準位に近い材料を適用することが好ましい。
また、酸化物半導体膜１０８ｂ、１０８ｃは、膜中にスピネル型の結晶構造が含まれな
いことが好ましい。酸化物半導体膜１０８ｂ、１０８ｃの膜中にスピネル型の結晶構造を
含む場合、該スピネル型の結晶構造と他の領域との界面において、導電膜１１２ａ、１１
２ｂの構成元素が酸化物半導体膜１０８ａへ拡散してしまう場合がある。なお、酸化物半
導体膜１０８ｂ、１０８ｃが後述するＣＡＡＣ−ＯＳである場合、導電膜１１２ａ、１１
２ｂの構成元素、例えば、銅元素のブロッキング性が高くなり好ましい。
酸化物半導体膜１０８ｂ、１０８ｃの膜厚は、導電膜１１２ａ、１１２ｂの構成元素が
酸化物半導体膜１０８ａに拡散することを抑制することのできる膜厚以上であって、絶縁
膜１１４から酸化物半導体膜１０８ａへの酸素の供給を抑制する膜厚未満とする。例えば
、酸化物半導体膜１０８ｂ、１０８ｃの膜厚が１０ｎｍ以上であると、導電膜１１２ａ、
１１２ｂの構成元素が酸化物半導体膜１０８ａへ拡散するのを抑制することができる。ま
た、酸化物半導体膜１０８ｂ、１０８ｃの膜厚を１００ｎｍ以下とすると、絶縁膜１１４
、１１６から酸化物半導体膜１０８ａへ効果的に酸素を供給することができる。
酸化物半導体膜１０８ｂ、１０８ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、元素Ｍとして
Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆをＩｎより高い原子数比で有
することで、酸化物半導体膜１０８ｂ、１０８ｃのエネルギーギャップを大きく、電子親
和力を小さくしうる。よって、酸化物半導体膜１０８ａとの電子親和力の差を元素Ｍの組
成によって制御することが可能となる場合がある。また、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、
Ｃｅ、Ｎｄ、ＳｎまたはＨｆは、酸素との結合力が強い金属元素であるため、これらの元
素をＩｎより高い原子数比で有することで、酸素欠損が生じにくくなる。
また、酸化物半導体膜１０８ｂ、１０８ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｚｎお
よびＯを除いてのＩｎおよびＭの原子数比率は、好ましくは、Ｉｎが５０ａｔｏｍｉｃ％
未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくは、Ｉｎが２５ａｔｏｍｉｃ％未満
、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体膜１０８ｂ、１０８ｃとして
、酸化ガリウム膜を用いてもよい。
また、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃが、Ｉｎ−Ｍ−Ｚｎ酸化物の場合
、酸化物半導体膜１０８ａと比較して、酸化物半導体膜１０８ｂ、１０８ｃに含まれるＭ
の原子数比が大きく、代表的には、酸化物半導体膜１０８ａに含まれる上記原子と比較し
て、１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比である
。
また、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃが、Ｉｎ−Ｍ−Ｚｎ酸化物の場合
、酸化物半導体膜１０８ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半
導体膜１０８ｂ、１０８ｃをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、
ｙ２／ｘ２がｙ１／ｘ１よりも大きく、好ましくは、ｙ２／ｘ２がｙ１／ｘ１よりも１．
５倍以上である。より好ましくは、ｙ２／ｘ２がｙ１／ｘ１よりも２倍以上大きく、さら
に好ましくは、ｙ２／ｘ２がｙ１／ｘ１よりも３倍以上または４倍以上大きい。このとき
、酸化物半導体膜１０８ａにおいて、ｙ１がｘ１以上であると、酸化物半導体膜１０８ａ
を用いるトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ
１の３倍以上になると、酸化物半導体膜１０８ａを用いるトランジスタの電界効果移動度
が低下してしまうため、ｙ１はｘ１の３倍未満であると好ましい。
酸化物半導体膜１０８ａがＩｎ−Ｍ−Ｚｎ酸化物の場合、酸化物半導体膜１０８ａを成
膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：
ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって
、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお
、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜１０８ａとして後述のＣＡＡ
Ｃ−ＯＳが形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉ
ｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１
：２等がある。
また、酸化物半導体膜１０８ｂ、１０８ｃがＩｎ−Ｍ−Ｚｎ酸化物の場合、酸化物半導
体膜１０８ｂ、１０８ｃを成膜するために用いるターゲットにおいて、金属元素の原子数
比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ
２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。また、イ
ンジウムに対するＭの原子数比率を大きくすることで、酸化物半導体膜１０８ｂ、１０８
ｃのエネルギーギャップを大きく、電子親和力を小さくすることが可能であるため、ｙ２
／ｘ２を３以上、または４以上とすることが好ましい。ターゲットの金属元素の原子数比
の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：
Ｍ：Ｚｎ＝１：３：５、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：２、Ｉ
ｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：５
等がある。
また、酸化物半導体膜１０８ｂ、１０８ｃがＩｎ−Ｍ酸化物の場合、Ｍとして２価の金
属原子（例えば、亜鉛など）を含まない構成とすることで、スピネル型の結晶構造を含有
しない酸化物半導体膜１０８ｂ、１０８ｃを形成することができる。また、酸化物半導体
膜１０８ｂ、１０８ｃとしては、例えば、Ｉｎ−Ｇａ酸化物膜を用いることができる。該
Ｉｎ−Ｇａ酸化物としては、例えば、Ｉｎ−Ｇａ金属酸化物ターゲット（Ｉｎ：Ｇａ＝７
：９３）を用いて、スパッタリング法により形成することができる。また、酸化物半導体
膜１０８ｂ、１０８ｃを、ＤＣ放電を用いたスパッタリング法で成膜するためには、Ｉｎ
：Ｍ＝ｘ：ｙ［原子数比］としたときに、ｙ／（ｘ＋ｙ）を０．９６以下、好ましくは０
．９５以下、例えば０．９３とするとよい。
なお、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃの原子数比はそれぞれ、誤差とし
て上記の原子数比のプラスマイナス４０％の変動を含む。
また、本実施の形態に係るトランジスタは、上記の構造のそれぞれを自由に組み合わせ
ることが可能である。
＜半導体装置の作製方法１＞
次に、本発明の一態様の半導体装置であるトランジスタ１００の作製方法について、図
１０及び図１１を用いて以下詳細に説明する。
なお、トランジスタ１００を構成する膜（絶縁膜、酸化物半導体膜、導電膜等）は、ス
パッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ
）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる
。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表
的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆
積）法やＡＬＤ（原子層成膜）法を使ってもよい。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチ
ャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を
行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズ
マダメージにより欠陥が生成されることが無いという利点を有する。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが
順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば
、それぞれのスイッチングバルブ（高速バルブともよぶ。）を切り替えて２種類以上の原
料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガ
スと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の
原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリ
アガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。
また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第
２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層
を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子
層上に積層されて薄膜が形成される。
このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆
性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数に
よって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを
作製する場合に適している。
まず、基板１０２上に導電膜を形成し、該導電膜をリソグラフィ工程及びエッチング工
程を行い加工して、ゲート電極として機能する導電膜１０４を形成する。次に、導電膜１
０４上にゲート絶縁膜として機能する絶縁膜１０６、１０７を形成する（図１０（Ａ）参
照）。
ゲート電極として機能する導電膜１０４は、スパッタリング法、化学気相堆積（ＣＶＤ
）法、真空蒸着法、パルスレーザ堆積（ＰＬＤ）法、を用いて形成することができる。ま
たは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、
プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、先に説明した有機金属化学気
相堆積（ＭＯＣＶＤ）法等の熱ＣＶＤ法、又は原子層堆積（ＡＬＤ）法を用いてもよい。
本実施の形態では、基板１０２としてガラス基板を用い、ゲート電極として機能する導
電膜１０４として厚さ１００ｎｍのタングステン膜をスパッタリング法で形成する。
ゲート絶縁膜として機能する絶縁膜１０６、１０７は、スパッタリング法、ＰＥＣＶＤ
法、熱ＣＶＤ法、真空蒸着法、ＰＬＤ法等を用いて形成することができる。本実施の形態
では、ＰＥＣＶＤ法により、絶縁膜１０６として厚さ４００ｎｍの窒化シリコン膜を形成
し、絶縁膜１０７として厚さ５０ｎｍの酸化窒化シリコン膜を形成する。
なお、絶縁膜１０６としては、窒化シリコン膜の積層構造とすることができる。具体的
には、絶縁膜１０６を、第１の窒化シリコン膜と、第２の窒化シリコン膜と、第３の窒化
シリコン膜との３層積層構造とすることができる。該３層積層構造の一例としては、以下
のように形成することができる。
第１の窒化シリコン膜としては、例えば、流量２００ｓｃｃｍのシラン、流量２０００
ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥ−ＣＶ
Ｄ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高
周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すれば
よい。
第２の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍ
の窒素、及び流量２０００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥＣＶＤ装置の
反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源
を用いて２０００Ｗの電力を供給して、厚さが３００ｎｍとなるように形成すればよい。
第３の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、及び流量５０００ｓｃ
ｃｍの窒素を原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００
Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚
さが５０ｎｍとなるように形成すればよい。
なお、上記第１の窒化シリコン膜、第２の窒化シリコン膜、及び第３の窒化シリコン膜
形成時の基板温度は３５０℃とすることができる。
絶縁膜１０６を、窒化シリコン膜の３層の積層構造とすることで、例えば、導電膜１０
４に銅（Ｃｕ）を含む導電膜を用いる場合において、以下の効果を奏する。
第１の窒化シリコン膜は、導電膜１０４からの銅（Ｃｕ）元素の拡散を抑制することが
できる。第２の窒化シリコン膜は、水素を放出する機能を有し、ゲート絶縁膜として機能
する絶縁膜の耐圧を向上させることができる。第３の窒化シリコン膜は、第３の窒化シリ
コン膜からの水素放出が少なく、且つ第２の窒化シリコン膜からの放出される水素の拡散
を抑制することができる。
絶縁膜１０７としては、後に形成される酸化物半導体膜１０８との界面特性を向上させ
るため、酸素を含む絶縁膜で形成されると好ましい。
次に、絶縁膜１０７上に酸化物半導体膜１０８を形成する（図１０（Ｂ）参照）。
本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：
１：１．２（原子数比））を用いて、スパッタリング法により酸化物半導体膜を成膜し、
該酸化物半導体膜上にリソグラフィ工程によりマスクを形成し、該酸化物半導体膜を所望
の領域に加工することで島状の酸化物半導体膜１０８を形成する。
酸化物半導体膜１０８の形成後、１５０℃以上基板の歪み点未満、好ましくは２００℃
以上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下の加熱処理を行ってもよ
い。ここでの加熱処理は、酸化物半導体膜の高純度化処理の一つであり、酸化物半導体膜
１０８に含まれる水素、水等を低減することができる。なお、水素、水等の低減を目的と
した加熱処理は、酸化物半導体膜１０８を島状に加工する前に行ってもよい。
酸化物半導体膜１０８への加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。
ＲＴＡ装置を用いることで、短時間に限り基板の歪み点以上の温度で熱処理を行うことが
できる。そのため、加熱時間を短縮することが可能となる。
なお、酸化物半導体膜１０８への加熱処理は、窒素、酸素、超乾燥空気（水の含有量が
２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または
希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾
燥空気、または希ガスに水素、水等が含まれないことが好ましい。また、窒素または希ガ
ス雰囲気で加熱処理した後、酸素または超乾燥空気雰囲気で加熱してもよい。この結果、
酸化物半導体膜中に含まれる水素、水等を脱離させると共に、酸化物半導体膜中に酸素を
供給することができる。この結果、酸化物半導体膜中に含まれる酸素欠損量を低減するこ
とができる。
なお、スパッタリング法で酸化物半導体膜１０８を形成する場合、スパッタリングガス
は、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。な
お、混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパ
ッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素
ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは
−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで
酸化物半導体膜１０８に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体膜１０８を形成する場合、スパッタリング装置
におけるチャンバーは、酸化物半導体膜１０８にとって不純物となる水等を可能な限り除
去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０
−７Ｐａから１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポン
プとコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水
素を含む気体が逆流しないようにしておくことが好ましい。
次に、絶縁膜１０７及び酸化物半導体膜１０８上にソース電極及びドレイン電極として
機能する導電膜１１２ａ、１１２ｂを形成する（図１０（Ｃ）参照）。
本実施の形態では、導電膜１１２ａ、１１２ｂとして、厚さ５０ｎｍのタングステン膜
と、厚さ４００ｎｍのアルミニウム膜との積層膜をスパッタリング法により成膜し、該積
層膜上にリソグラフィ工程によりマスクを形成し、該積層膜を所望の領域に加工すること
で、導電膜１１２ａ、１１２ｂを形成する。なお、本実施の形態においては、導電膜１１
２ａ、１１２ｂの２層の積層構造としたが、これに限定されない。例えば、導電膜１１２
ａ、１１２ｂとして、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍのアルミニウム
膜と、厚さ１００ｎｍのチタン膜との３層の積層構造としてもよい。
また、導電膜１１２ａ、１１２ｂを形成後に、酸化物半導体膜１０８の表面（バックチ
ャネル側）を洗浄してもよい。該洗浄方法としては、例えば、リン酸等の薬液を用いた洗
浄が挙げられる。リン酸等の薬液を用いた洗浄を行うことで、酸化物半導体膜１０８の表
面に付着した不純物（例えば、導電膜１１２ａ、１１２ｂに含まれる元素等）を除去する
ことができる。
なお、導電膜１１２ａ、１１２ｂの形成時、及び／または上記洗浄工程において、酸化
物半導体膜１０８の一部に凹部が形成される場合がある。
以上の工程でトランジスタ１００が形成される。
次に、トランジスタ１００上、具体的にはトランジスタ１００の酸化物半導体膜１０８
、及び導電膜１１２ａ、１１２ｂ上にトランジスタ１００の保護絶縁膜として機能する絶
縁膜１１４、１１６を形成する（図１０（Ｄ）参照）。
なお、絶縁膜１１４を形成した後、大気に曝すことなく、連続的に絶縁膜１１６を形成
することが好ましい。絶縁膜１１４を形成後、大気開放せず、原料ガスの流量、圧力、高
周波電力及び基板温度の一以上を調整して、絶縁膜１１６を連続的に形成することで、絶
縁膜１１４と絶縁膜１１６の界面において大気成分由来の不純物濃度を低減することがで
きるとともに、絶縁膜１１４、１１６に含まれる酸素を酸化物半導体膜１０８に移動させ
ることが可能となり、酸化物半導体膜１０８の酸素欠損量を低減することが可能となる。
例えば、絶縁膜１１４として、ＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成する
ことができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体
を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラ
ン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒
素等がある。また、上記の堆積性気体に対する酸化性気体を２０倍より大きく１００倍未
満、好ましくは４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、好ましく
は５０Ｐａ以下とするＰＥＣＶＤ法を用いることで、絶縁膜１１４が、窒素を含み、且つ
欠陥量の少ない絶縁膜となる。
本実施の形態においては、絶縁膜１１４として、基板１０２を保持する温度を２２０℃
とし、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスと
し、処理室内の圧力を２０Ｐａとし、平行平板電極に供給する高周波電力を１３．５６Ｍ
Ｈｚ、１００Ｗ（電力密度としては１．６×１０−２Ｗ／ｃｍ２）とするＰＥＣＶＤ法を
用いて、酸化窒化シリコン膜を形成する。
絶縁膜１１６としては、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を
１８０℃以上２８０℃以下、さらに好ましくは２００℃以上２４０℃以下に保持し、処理
室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに
好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ
／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５
Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリ
コン膜を形成する。
絶縁膜１１６の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電
力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し
、原料ガスの酸化が進むため、絶縁膜１１６中における酸素含有量が化学量論的組成より
も多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力
が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量
論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物
絶縁膜を形成することができる。
なお、絶縁膜１１６の形成工程において、絶縁膜１１４が酸化物半導体膜１０８の保護
膜となる。したがって、酸化物半導体膜１０８へのダメージを低減しつつ、パワー密度の
高い高周波電力を用いて絶縁膜１１６を形成することができる。
なお、絶縁膜１１６の成膜条件において、酸化性気体に対するシリコンを含む堆積性気
体の流量を増加することで、絶縁膜１１６の欠陥量を低減することが可能である。代表的
には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現
れる信号のスピン密度が６×１０１７ｓｐｉｎｓ／ｃｍ３未満、好ましくは３×１０１７
ｓｐｉｎｓ／ｃｍ３以下、好ましくは１．５×１０１７ｓｐｉｎｓ／ｃｍ３以下である欠
陥量の少ない酸化物絶縁層を形成することができる。この結果トランジスタの信頼性を高
めることができる。
絶縁膜１１４、１１６を形成した後、加熱処理を行ってもよい。該加熱処理により、絶
縁膜１１４、１１６に含まれる窒素酸化物を低減することができる。また、上記加熱処理
により、絶縁膜１１４、１１６に含まれる酸素の一部を酸化物半導体膜１０８に移動させ
、酸化物半導体膜１０８に含まれる酸素欠損量を低減することができる。
絶縁膜１１４、１１６への加熱処理の温度は、代表的には、１５０℃以上４００℃以下
、好ましくは３００℃以上４００℃以下、好ましくは３２０℃以上３７０℃以下とする。
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐ
ｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の
雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等
が含まれないことが好ましい。該加熱処理には、電気炉、ＲＴＡ装置等を用いることがで
きる。
本実施の形態では、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行う。
次に、絶縁膜１１６上に酸素の脱離を抑制する膜１３０を形成する（図１１（Ａ）参照
）。
酸素の脱離を抑制する膜１３０は、インジウム、亜鉛、チタン、アルミニウム、タング
ステン、タンタル、またはモリブデンの中から選ばれる少なくとも１以上を有する。例え
ば、上述した金属元素を成分とする合金、上述した金属元素を組み合わせた合金、上述し
た金属元素を有する金属酸化物、上述した金属元素を有する金属窒化物、または上述した
金属元素を有する金属窒化酸化物等の導電性を有する材料を用いて形成する。
酸素の脱離を抑制する膜１３０としては、例えば、窒化タンタル膜、チタン膜、インジ
ウム錫酸化物（以下ＩＴＯともいう）膜、アルミニウム膜、酸化物半導体膜（例えば、Ｉ
ＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：４：５（原子数比））等）を用いることができる。
次に、膜１３０を介して絶縁膜１１４、１１６及び酸化物半導体膜１０８に酸素１４１
を添加する（図１１（Ｂ）参照）。
酸素の脱離を抑制する膜１３０の厚さは、１ｎｍ以上２０ｎｍ以下、または２ｎｍ以上
１０ｎｍ以下とすることができる。本実施の形態では、膜１３０としては、厚さ５ｎｍの
窒化タンタル膜を用いる。
膜１３０を介して絶縁膜１１４、１１６及び酸化物半導体膜１０８に酸素１４１を添加
する方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。絶縁
膜１１６上に膜１３０を設けて酸素を添加することで、膜１３０が絶縁膜１１６から酸素
が脱離することを抑制する保護膜として機能する。このため、絶縁膜１１４、１１６及び
酸化物半導体膜１０８により多くの酸素を添加することができる。
また、プラズマ処理で酸素の導入を行う場合、マイクロ波で酸素を励起し、高密度な酸
素プラズマを発生させることで、絶縁膜１１６への酸素導入量を増加させることができる
。
なお、膜１３０は、酸素１４１が添加されることにより、金属（インジウム、亜鉛、チ
タン、アルミニウム、タングステン、タンタル、またはモリブデン）の酸化物または窒化
物の絶縁膜１３１となる（図１１（Ｃ）参照）。
なお、絶縁膜１３１としては、酸素１４１の添加処理が不十分な場合、または膜１３０
に用いる金属の材料によっては酸素１４１の添加処理が十分な場合でも、導電体または半
導体となる場合がある。ただし、絶縁膜１３１としては、トランジスタ１００のバックチ
ャネル側に位置するため、導電体または半導体の場合、キャリアとなる電子を絶縁膜１３
１にトラップしてしまう可能性があるため、絶縁体とするのが好ましい。
こののち、絶縁膜１３１を除去し、絶縁膜１１６上に絶縁膜１１８を形成する（図１１
（Ｄ）参照）。
なお、絶縁膜１１８の形成前、または絶縁膜１１８の形成後に加熱処理を行って、絶縁
膜１１４、１１６に含まれる過剰酸素を酸化物半導体膜１０８中に拡散させ、酸化物半導
体膜１０８中の酸素欠損を補填することができる。あるいは、絶縁膜１１８を加熱成膜と
することで、絶縁膜１１４、１１６に含まれる過剰酸素を酸化物半導体膜１０８中に拡散
させ、酸化物半導体膜１０８中の酸素欠損を補填することができる。
絶縁膜１１８をＰＥＣＶＤ法で形成する場合、基板温度は３００℃以上４００℃以下に
、好ましくは３２０℃以上３７０℃以下にすることで、緻密な膜を形成できるため好まし
い。
例えば、絶縁膜１１８としてＰＥＣＶＤ法により窒化シリコン膜を形成する場合、シリ
コンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いることが好ましい。
窒素と比較して少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、活
性種が発生する。該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の
結合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、
シリコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成すること
ができる。一方、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び
窒素の分解が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、且つ粗
な窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに
対する窒素の流量比を５以上５０以下、１０以上５０以下とすることが好ましい。
本実施の形態においては、絶縁膜１１８として、ＰＥＣＶＤ装置を用いて、シラン、窒
素、及びアンモニアの原料ガスから、厚さ５０ｎｍの窒化シリコン膜を形成する。流量は
、シランが５０ｓｃｃｍ、窒素が５０００ｓｃｃｍであり、アンモニアが１００ｓｃｃｍ
である。処理室の圧力を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周
波電源を用いて１０００Ｗの高周波電力を平行平板電極に供給する。ＰＥＣＶＤ装置は電
極面積が６０００ｃｍ２である平行平板型のＰＥＣＶＤ装置であり、供給した電力を単位
面積あたりの電力（電力密度）に換算すると１．７×１０−１Ｗ／ｃｍ２である。
また、絶縁膜１１８の形成後に、加熱処理を行ってもよい。該加熱処理の温度は、代表
的には、１５０℃以上４００℃以下、好ましくは３００℃以上４００℃以下、好ましくは
３２０℃以上３７０℃以下とする。上記加熱処理を行う際には、絶縁膜１１４、１１６の
水素および水が低減されているため、上述したような酸化物半導体膜１０８の欠陥の発生
は抑えられている。
以上の工程により、図１に示す半導体装置を作製することができる。
なお、図２（Ａ）（Ｂ）に示すトランジスタ１００Ａとしては、絶縁膜１３１を除去せ
ずに、絶縁膜１１８を形成することで作製することができる。
＜半導体装置の作製方法２＞
次に、本発明の一態様の半導体装置である図３に示すトランジスタ１５０の作製方法に
ついて、図１２及び図１３を用いて、以下詳細に説明する。
まず、図１０（Ｂ）に示す工程まで行い、その後、酸化物半導体膜１０８上に絶縁膜１
１４、１１６、及び酸素の脱離を抑制する膜１３０を形成する（図１２（Ａ）参照）。
次に、膜１３０を介して絶縁膜１１４、１１６、及び酸化物半導体膜１０８に酸素１４
１を添加する（図１２（Ｂ）参照）。
なお、膜１３０は、酸素１４１が添加されることにより、金属（インジウム、亜鉛、チ
タン、アルミニウム、タングステン、タンタル、またはモリブデン）の酸化物または窒化
物の絶縁膜１３１となる（図１２（Ｃ）参照）。
こののち、絶縁膜１３１を除去し、絶縁膜１１６上にリソグラフィ工程によりマスクを
形成し、絶縁膜１１４及び絶縁膜１１６の所望の領域に開口部１４１ａ、１４１ｂを形成
する。なお、開口部１４１ａ、１４１ｂは、酸化物半導体膜１０８に達する（図１２（Ｄ
）参照）。
次に、開口部１４１ａ、１４１ｂを覆うように、酸化物半導体膜１０８及び絶縁膜１１
６上に導電膜を成膜し、該導電膜上にリソグラフィ工程によりマスクを形成し、該導電膜
を所望の領域に加工することで、導電膜１１２ａ、１１２ｂを形成する（図１３（Ａ）参
照）。
次に、絶縁膜１１６、及び導電膜１１２ａ、１１２ｂ上に絶縁膜１１８を形成する（図
１３（Ｂ）参照）。
以上の工程で図３に示す半導体装置を作製することができる。
なお、図４（Ａ）（Ｂ）に示すトランジスタ１５０Ａとしては、絶縁膜１３１を除去せ
ずに、絶縁膜１１８を形成することで作製することができる。
＜半導体装置の作製方法３＞
次に、本発明の一態様の半導体装置であるトランジスタ１７０の作製方法について、図
１４及び図１５を用いて、以下詳細に説明する。
なお、図１４（Ａ）（Ｃ）及び図１５（Ａ）（Ｃ）は、トランジスタ１７０のチャネル
長方向の断面図を表し、図１４（Ｂ）（Ｄ）及び図１５（Ｂ）（Ｄ）は、トランジスタ１
７０のチャネル幅方向の断面図を表す。
まず、図１１（Ｄ）に示す工程まで行う（図１４（Ａ）（Ｂ）参照）。
次に、絶縁膜１１８上にリソグラフィ工程によりマスクを形成し、絶縁膜１１４、１１
６、１１８の所望の領域に開口部１４２ｃを形成する。また、絶縁膜１１８上にリソグラ
フィ工程によりマスクを形成し、絶縁膜１０６、１０７、１１４、１１６、１１８の所望
の領域に開口部１４２ａ、１４２ｂを形成する。なお、開口部１４２ｃは、導電膜１１２
ｂに達するように形成される。また、開口部１４２ａ、１４２ｂは、それぞれ導電膜１０
４に達するように形成される（図１４（Ｃ）（Ｄ）参照）
なお、開口部１４２ａ、１４２ｂと開口部１４０ｃは、同時に形成してもよく、異なる
工程で形成してもよい。開口部１４２ａ、１４２ｂと開口部１４０ｃを同時に形成する場
合、例えば、グレートーンマスクまたはハーフトーンマスクを用いて形成することができ
る。
次に、開口部１４２ａ、１４２ｂ、１４２ｃを覆うように絶縁膜１１８上に導電膜１２
０を形成する（図１５（Ａ）（Ｂ）参照）。
導電膜１２０としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中
から選ばれた一種を含む材料を用いることができる。とくに、導電膜１２０としては、酸
化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物
、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウ
ム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸
化物（ＩＴＳＯ）などの透光性を有する導電性材料を用いることができる。また、導電膜
１２０としては、例えば、スパッタリング法を用いて形成することができる。本実施の形
態においては、膜厚１１０ｎｍのＩＴＳＯ膜をスパッタリング法で形成する。
次に、導電膜１２０上にリソグラフィ工程によりマスクを形成し、導電膜１２０を所望
の領域に加工し、導電膜１２０ａ、１２０ｂを形成する（図１５（Ｃ）（Ｄ）参照）。
以上の工程で図７に示すトランジスタ１７０を作製することができる。
＜半導体装置の作製方法４＞
次に、本発明の一態様の半導体装置であるトランジスタ１００の作製方法について、＜
半導体装置の作製方法１＞と異なる作製方法について、図１６を用いて、以下詳細に説明
する。
まず、図１０（Ｃ）に示す工程まで行い、トランジスタ１００を形成する。その後、ト
ランジスタ１００上、より詳しくは酸化物半導体膜１０８及び導電膜１１２ａ、１１２ｂ
上に絶縁膜１１４を形成する。その後、絶縁膜１１４上に酸素の脱離を抑制する膜１３０
を形成する（図１６（Ａ）参照）。
次に、膜１３０を介して絶縁膜１１４及び酸化物半導体膜１０８に酸素１４１を添加す
る（図１６（Ｂ）参照）。
なお、膜１３０は、酸素１４１が添加されることにより、金属（インジウム、亜鉛、チ
タン、アルミニウム、タングステン、タンタル、またはモリブデン）の酸化物または窒化
物の絶縁膜１３１となる（図１６（Ｃ）参照）。
次に、絶縁膜１３１を除去し、絶縁膜１１４上に絶縁膜１１６を形成する。その後、絶
縁膜１１６上に絶縁膜１１８を形成する（図１６（Ｄ）参照）。
以上の工程により、図１に示す半導体装置を作製することができる。
なお、図２（Ｃ）（Ｄ）に示すトランジスタ１００Ｂとしては、絶縁膜１３１を除去せ
ずに、絶縁膜１１６及び絶縁膜１１８を形成することで作製することができる。
＜半導体装置の作製方法５＞
また、先に説明した本発明の一態様の半導体装置に図１７に示す作製方法を適宜組み合
わせて作製してもよい。
まず、基板１０２上に絶縁膜１０１を形成し、絶縁膜１０１上に酸素の脱離を抑制する
膜１３０を形成する（図１７（Ａ）参照）。
絶縁膜１０１としては、絶縁膜１０７に用いることのできる材料を適用することができ
る。
次に、膜１３０を介して絶縁膜１０１に酸素１４１を添加する（図１７（Ｂ）参照）。
なお、膜１３０は、酸素１４１が添加されることにより、金属（インジウム、亜鉛、チ
タン、アルミニウム、タングステン、タンタル、またはモリブデン）の酸化物または窒化
物の絶縁膜１３１となる（図１７（Ｃ）参照）。
次に、絶縁膜１３１を除去し、絶縁膜１０１上に導電膜１０４を形成する。こののち、
絶縁膜１０１及び導電膜１０４上に絶縁膜１０６、１０７を形成する（図１７（Ｄ）参照
）。
このように、本発明の一態様の半導体装置であるトランジスタには、下地膜を形成して
もよい。また、該下地膜には、酸素添加処理により、膜中に過剰酸素を有する領域を形成
してもよい。したがって、上述した下地膜中の酸素が絶縁膜１０６、１０７を介して酸化
物半導体膜１０８中へ拡散し、酸化物半導体膜１０８中の酸素欠損を補填することが可能
となる。
＜半導体装置の作製方法６＞
また、先に説明した本発明の一態様の半導体装置に図１８に示す作製方法を適宜組み合
わせて作製してもよい。
まず、図１０（Ａ）に示す工程まで行い、こののち絶縁膜１０７上に酸素の脱離を抑制
する膜１３０を形成する（図１８（Ａ）参照）。
次に、膜１３０を介して絶縁膜１０７中に酸素１４１を添加する（図１８（Ｂ）参照）
。
なお、膜１３０は、酸素１４１が添加されることにより、金属（インジウム、亜鉛、チ
タン、アルミニウム、タングステン、タンタル、またはモリブデン）の酸化物または窒化
物の絶縁膜１３１となる（図１８（Ｃ）参照）。
こののち、絶縁膜１３１を除去し絶縁膜１０７上に酸化物半導体膜１０８を形成し、図
１０（Ｂ）以降の工程を行えばよい。
このように、本発明の一態様の半導体装置であるトランジスタには、ゲート絶縁膜の一
部として機能する絶縁膜１０７に酸素添加処理を行い、絶縁膜１０７中の酸素の含有量を
増加させてもよい。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み
合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置に含まれる酸化物半導体の構成につい
て以下詳細に説明を行う。
まず、以下に酸化物半導体の有しうる構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けら
れる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌ
ｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物
半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−
ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であ
って不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距
離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅ
ｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でな
い（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化
物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周
期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため
、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物
半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒ
ｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高
分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一
方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーと
もいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に
起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図１９（Ａ）に
、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。
高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏ
ｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を
、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、
日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行う
ことができる。
図１９（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図１９（Ｂ）に示す
。図１９（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認でき
る。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）
または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図１９（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図１９（Ｃ
）は、特徴的な原子配列を、補助線で示したものである。図１９（Ｂ）および図１９（Ｃ
）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレット
との傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、
ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、Ｃ
ＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ
）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレ
ット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造
となる（図１９（Ｄ）参照。）。図１９（Ｃ）で観察されたペレットとペレットとの間で
傾きが生じている箇所は、図１９（Ｄ）に示す領域５１６１に相当する。
また、図２０（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣ
ｓ補正高分解能ＴＥＭ像を示す。図２０（Ａ）の領域（１）、領域（２）および領域（３
）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図２０（Ｂ）、図２０（Ｃ）および
図２０（Ｄ）に示す。図２０（Ｂ）、図２０（Ｃ）および図２０（Ｄ）より、ペレットは
、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しか
しながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣ
ＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−Ｏ
Ｓに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２１（Ａ）に示すよ
うに回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａ
ＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向
性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１
°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°
近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれること
を示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造
解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａ
ｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉ
ｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５
６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析
（φスキャン）を行っても、図２１（Ｂ）に示すように明瞭なピークは現れない。これに
対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφ
スキャンした場合、図２１（Ｃ）に示すように（１１０）面と等価な結晶面に帰属される
ピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは
、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａ
ＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍ
の電子線を入射させると、図５０（Ａ）に示すような回折パターン（制限視野透過電子回
折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４
の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても
、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に
略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプロー
ブ径が３００ｎｍの電子線を入射させたときの回折パターンを図５０（Ｂ）に示す。図５
０（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても
、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる
。なお、図５０（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面お
よび（１００）面などに起因すると考えられる。また、図５０（Ｂ）における第２リング
は（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の
結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をす
るとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金
属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸
素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、
二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合が
ある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャ
リア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップと
なる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体で
ある。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、
さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリ
ア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性また
は実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠
陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明
確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は
、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。な
お、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸
化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界
を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレット
と起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと
呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペ
レット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導
体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径の
Ｘ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは
検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０
ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが
観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプ
ローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、
ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高
い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測され
る場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ
−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有
する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌ
ｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため
、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くな
る。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのた
め、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物
半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、
高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認
することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋ
ｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すた
め、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ
（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いず
れの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試
料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば
、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層
を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。こ
れらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度
であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞
の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と
見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図５１は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例であ
る。ただし、上述した格子縞の長さを結晶部の大きさとしている。図５１より、ａ−ｌｉ
ｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体
的には、図５１中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程
度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎ
ｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−Ｏ
ＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−
／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、
図５１中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳお
よびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度
であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合が
ある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとん
ど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−
ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比
べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結
晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡ
Ｃ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結
晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よ
って、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体におい
て、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。ま
た、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ
３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異な
る単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積も
ることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わ
せる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少な
い種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ
、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜成膜モデル＞
以下では、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルについて説明する。
図４０（Ａ）は、スパッタリング法によりＣＡＡＣ−ＯＳが成膜される様子を示した成
膜室内の模式図である。
ターゲット１１３０は、バッキングプレート上に接着されている。ターゲット１１３０
およびバッキングプレート下には、複数のマグネットが配置される。該複数のマグネット
によって、ターゲット１１３０上には磁場が生じている。マグネットの磁場を利用して成
膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
ターゲット１１３０は、多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。
なお、劈開面の詳細については後述する。
基板１１２０は、ターゲット１１３０と向かい合うように配置しており、その距離ｄ（
ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ま
しくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、
酸素、アルゴン、または酸素を５０体積％以上の割合で含む混合ガス）で満たされ、０．
０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。こ
こで、ターゲット１１３０に一定以上の電圧を印加することで、放電が始まり、プラズマ
が確認される。なお、ターゲット１１３０上の磁場によって、高密度プラズマ領域が形成
される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン１１０１が生
じる。イオン１１０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ
＋）などである。
イオン１１０１は、電界によってターゲット１１３０側に加速され、やがてターゲット
１１３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であ
るペレット１１００ａおよびペレット１１００ｂが剥離し、叩き出される。なお、ペレッ
ト１１００ａおよびペレット１１００ｂは、イオン１１０１の衝突の衝撃によって、構造
に歪みが生じる場合がある。
ペレット１１００ａは、三角形、例えば正三角形の平面を有する平板状またはペレット
状のスパッタ粒子である。また、ペレット１１００ｂは、六角形、例えば正六角形の平面
を有する平板状またはペレット状のスパッタ粒子である。なお、ペレット１１００ａおよ
びペレット１１００ｂなどの平板状またはペレット状のスパッタ粒子を総称してペレット
１１００と呼ぶ。ペレット１１００の平面の形状は、三角形、六角形に限定されない、例
えば、三角形が２個以上６個以下合わさった形状となる場合がある。例えば、三角形（正
三角形）が２個合わさった四角形（ひし形）となる場合もある。
ペレット１１００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが
、ペレット１１００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みの
ないペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。
ペレット１１００は、プラズマを通過する際に電荷を受け取ることで、側面が負または
正に帯電する場合がある。ペレット１１００は、側面に酸素原子を有し、当該酸素原子が
負に帯電する可能性がある。例えば、ペレット１１００ａが、側面に負に帯電した酸素原
子を有する例を図４２に示す。このように、側面が同じ極性の電荷を帯びることにより、
電荷同士の反発が起こり、平板状の形状を維持することが可能となる。なお、ＣＡＡＣ−
ＯＳが、Ｉｎ−Ｇａ−Ｚｎ酸化物である場合、インジウム原子と結合した酸素原子が負に
帯電する可能性がある。または、インジウム原子、ガリウム原子または亜鉛原子と結合し
た酸素原子が負に帯電する可能性がある。
図４０（Ａ）に示すように、例えば、ペレット１１００は、プラズマ中を凧のように飛
翔し、ひらひらと基板１１２０上まで舞い上がっていく。ペレット１１００は電荷を帯び
ているため、ほかのペレット１１００が既に堆積している領域が近づくと、斥力が生じる
。ここで、基板１１２０の上面では、基板１１２０の上面に平行な向きの磁場が生じてい
る。また、基板１１２０およびターゲット１１３０間には、電位差が与えられているため
、基板１１２０からターゲット１１３０に向けて電流が流れている。したがって、ペレッ
ト１１００は、基板１１２０の上面において、磁場および電流の作用によって、力（ロー
レンツ力）を受ける（図４３参照。）。このことは、フレミングの左手の法則によって理
解できる。なお、ペレット１１００に与える力を大きくするためには、基板１１２０の上
面において、基板１１２０の上面に平行な向きの磁場が１０Ｇ以上、好ましくは２０Ｇ以
上、さらに好ましくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい
。または、基板１１２０の上面において、基板１１２０の上面に平行な向きの磁場が、基
板１１２０の上面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ま
しくは３倍以上、より好ましくは５倍以上となる領域を設けるとよい。
また、基板１１２０は加熱されており、ペレット１１００と基板１１２０との間で摩擦
などの抵抗が小さい状態となっている。その結果、図４４（Ａ）に示すように、ペレット
１１００は、基板１１２０の上面を滑空するように移動する。ペレット１１００の移動は
、平板面を基板１１２０に向けた状態で起こる。その後、図４４（Ｂ）に示すように、既
に堆積しているほかのペレット１１００の側面まで到達すると、側面同士が結合する。こ
のとき、ペレット１１００の側面にある酸素原子が脱離する。脱離した酸素原子によって
、ＣＡＡＣ−ＯＳ中の酸素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ−
ＯＳとなる。
また、ペレット１１００が基板１１２０上で加熱されることにより、原子が再配列し、
イオン１１０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット１１
００は、ほぼ単結晶となる。ペレット１１００がほぼ単結晶となることにより、ペレット
１１００同士が結合した後に加熱されたとしても、ペレット１１００自体の伸縮はほとん
ど起こり得ない。したがって、ペレット１１００間の隙間が広がることで結晶粒界などの
欠陥を形成し、クレバス化することがない。また、隙間には、伸縮性のある金属原子など
が敷き詰められ、向きのずれたペレット１１００同士の側面を高速道路のように繋いでい
ると考えられる。
以上のようなモデルにより、ペレット１１００が基板１１２０上に堆積していくと考え
られる。したがって、エピタキシャル成長とは異なり、被形成面が結晶構造を有さない場
合においても、ＣＡＡＣ−ＯＳの成膜が可能であることがわかる。例えば、基板１１２０
の上面（被形成面）の構造が非晶質構造であっても、ＣＡＡＣ−ＯＳを成膜することは可
能である。
また、ＣＡＡＣ−ＯＳは、平坦面に対してだけでなく、被形成面である基板１１２０の
上面に凹凸がある場合でも、その形状に沿ってペレット１１００が配列することがわかる
。例えば、基板１１２０の上面が原子レベルで平坦な場合、ペレット１１００はａｂ面と
平行な平面である平板面を下に向けて並置するため、厚さが均一で平坦、かつ高い結晶性
を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重なることで、Ｃ
ＡＡＣ−ＯＳを得ることができる（図４０（Ｂ）参照。）。
一方、基板１１２０の上面が凹凸を有する場合でも、ＣＡＡＣ−ＯＳは、ペレット１１
００が凸面に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板１
１２０が凹凸を有するため、ＣＡＡＣ−ＯＳは、ペレット１１００間に隙間が生じやすい
場合がある。ただし、ペレット１１００間で分子間力が働き、凹凸があってもペレット間
の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても高い結晶性を
有するＣＡＡＣ−ＯＳとすることができる（図４０（Ｃ）参照。）。
したがって、ＣＡＡＣ−ＯＳは、レーザ結晶化が不要であり、大面積のガラス基板など
であっても均一な成膜が可能である。
このようなモデルによってＣＡＡＣ−ＯＳが成膜されるため、スパッタ粒子が厚みのな
いペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場
合、基板１１２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合
がある。
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶
性を有するＣＡＡＣ−ＯＳを得ることができる。
また、ＣＡＡＣ−ＯＳは、ペレット１１００のほかに酸化亜鉛粒子を有する成膜モデル
によっても説明することができる。
酸化亜鉛粒子は、ペレット１１００よりも質量が小さいため、先に基板１１２０に到達
する。基板１１２０の上面において、酸化亜鉛粒子は、水平方向に優先的に結晶成長する
ことで薄い酸化亜鉛層を形成する。該酸化亜鉛層は、ｃ軸配向性を有する。なお、該酸化
亜鉛層の結晶のｃ軸は、基板１１２０の法線ベクトルに平行な方向を向く。該酸化亜鉛層
は、ＣＡＡＣ−ＯＳを成長させるためのシード層の役割を果たすため、ＣＡＡＣ−ＯＳの
結晶性を高める機能を有する。なお、該酸化亜鉛層は、厚さが０．１ｎｍ以上５ｎｍ以下
、ほとんどが１ｎｍ以上３ｎｍ以下となる。該酸化亜鉛層は十分薄いため、結晶粒界をほ
とんど確認することができない。
したがって、結晶性の高いＣＡＡＣ−ＯＳを成膜するためには、化学量論的組成よりも
高い割合で亜鉛を含むターゲットを用いることが好ましい。
同様に、ｎｃ−ＯＳは、図４１に示す成膜モデルによって理解することができる。なお
、図４１と図４０（Ａ）との違いは、基板１１２０の加熱の有無のみである。
したがって、基板１１２０は加熱されておらず、ペレット１１００と基板１１２０との
間で摩擦などの抵抗が大きい状態となっている。その結果、ペレット１１００は、基板１
１２０の上面を滑空するように移動することができないため、不規則に降り積もっていく
ことでｎｃ−ＯＳを得ることができる。
＜劈開面＞
以下では、ＣＡＡＣ−ＯＳの成膜モデルにおいて記載のターゲットの劈開面について説
明する。
まずは、ターゲットの劈開面について図４５を用いて説明する。図４５に、ＩｎＧａＺ
ｎＯ４の結晶の構造を示す。なお、図４５（Ａ）は、ｃ軸を上向きとし、ｂ軸に平行な方
向からＩｎＧａＺｎＯ４の結晶を観察した場合の構造を示す。また、図４５（Ｂ）は、ｃ
軸に平行な方向からＩｎＧａＺｎＯ４の結晶を観察した場合の構造を示す。
ＩｎＧａＺｎＯ４の結晶の各結晶面における劈開に必要なエネルギーを、第一原理計算
により算出する。なお、計算には、擬ポテンシャルと、平面波基底を用いた密度汎関数プ
ログラム（ＣＡＳＴＥＰ）を用いる。なお、擬ポテンシャルには、ウルトラソフト型の擬
ポテンシャルを用いる。また、汎関数には、ＧＧＡ ＰＢＥを用いる。また、カットオフ
エネルギーは４００ｅＶとする。
初期状態における構造のエネルギーは、セルサイズを含めた構造最適化を行った後に導
出する。また、各面で劈開後の構造のエネルギーは、セルサイズを固定した状態で、原子
配置の構造最適化を行った後に導出する。
図４５に示したＩｎＧａＺｎＯ４の結晶の構造をもとに、第１の面、第２の面、第３の
面、第４の面のいずれかで劈開した構造を作製し、セルサイズを固定した構造最適化計算
を行う。ここで、第１の面は、Ｇａ−Ｚｎ−Ｏ層とＩｎ−Ｏ層との間の結晶面であり、（
００１）面（またはａｂ面）に平行な結晶面である（図４５（Ａ）参照。）。第２の面は
、Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間の結晶面であり、（００１）面（またはａ
ｂ面）に平行な結晶面である（図４５（Ａ）参照。）。第３の面は、（１１０）面に平行
な結晶面である（図４５（Ｂ）参照。）。第４の面は、（１００）面（またはｂｃ面）に
平行な結晶面である（図４５（Ｂ）参照。）。
以上のような条件で、各面で劈開後の構造のエネルギーを算出する。次に、劈開後の構
造のエネルギーと初期状態における構造のエネルギーとの差を、劈開面の面積で除すこと
で、各面における劈開しやすさの尺度である劈開エネルギーを算出する。なお、構造のエ
ネルギーは、構造に含まれる原子と電子に対して、電子の運動エネルギーと、原子間、原
子−電子間、および電子間の相互作用と、を考慮したエネルギーである。
計算の結果、第１の面の劈開エネルギーは２．６０Ｊ／ｍ２、第２の面の劈開エネルギ
ーは０．６８Ｊ／ｍ２、第３の面の劈開エネルギーは２．１８Ｊ／ｍ２、第４の面の劈開
エネルギーは２．１２Ｊ／ｍ２であることがわかった（表１参照。）。
この計算により、図４５に示したＩｎＧａＺｎＯ４の結晶の構造において、第２の面に
おける劈開エネルギーが最も低くなる。即ち、Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との
間が最も劈開しやすい面（劈開面）であることがわかる。したがって、本明細書において
、劈開面と記載する場合、最も劈開しやすい面である第２の面のことを示す。
Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間である第２の面に劈開面を有するため、図
４５（Ａ）に示すＩｎＧａＺｎＯ４の結晶は、二つの第２の面と等価な面で分離すること
ができる。したがって、ターゲットにイオンなどを衝突させる場合、もっとも劈開エネル
ギーの低い面で劈開したウェハース状のユニット（我々はこれをペレットと呼ぶ。）が最
小単位となって飛び出してくると考えられる。その場合、ＩｎＧａＺｎＯ４のペレットは
、Ｇａ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＧａ−Ｚｎ−Ｏ層の３層となる。
また、第１の面（Ｇａ−Ｚｎ−Ｏ層とＩｎ−Ｏ層との間の結晶面であり、（００１）面
（またはａｂ面）に平行な結晶面）よりも、第３の面（１１０）面に平行な結晶面）、第
４の面（（１００）面（またはｂｃ面）に平行な結晶面）の劈開エネルギーが低いことか
ら、ペレットの平面形状は三角形状または六角形状が多いことが示唆される。
次に、古典分子動力学計算により、ターゲットとしてホモロガス構造を有するＩｎＧａ
ＺｎＯ４の結晶を仮定し、当該ターゲットをアルゴン（Ａｒ）または酸素（Ｏ）によりス
パッタした場合の劈開面について評価する。計算に用いたＩｎＧａＺｎＯ４の結晶（２６
８８原子）の断面構造を図４６（Ａ）に、上面構造を図４６（Ｂ）に示す。なお、図４６
（Ａ）に示す固定層は、位置が変動しないよう原子の配置を固定した層である。また、図
４６（Ａ）に示す温度制御層は、常に一定の温度（３００Ｋ）とした層である。
古典分子動力学計算には、富士通株式会社製Ｍａｔｅｒｉａｌｓ Ｅｘｐｌｏｒｅｒ５
．０を用いる。なお、初期温度を３００Ｋ、セルサイズを一定、時間刻み幅を０．０１フ
ェムト秒、ステップ数を１０００万回とする。計算では、当該条件のもと、原子に３００
ｅＶのエネルギーを与え、ＩｎＧａＺｎＯ４の結晶のａｂ面に垂直な方向からセルに原子
を入射させる。
図４７（Ａ）は、図４６に示したＩｎＧａＺｎＯ４の結晶を有するセルにアルゴンが入
射してから９９．９ピコ秒（ｐｓｅｃ）後の原子配列を示す。また、図４７（Ｂ）は、セ
ルに酸素が入射してから９９．９ピコ秒後の原子配列を示す。なお、図４７では、図４６
（Ａ）に示した固定層の一部を省略して示す。
図４７（Ａ）より、アルゴンがセルに入射してから９９．９ピコ秒までに、図４５（Ａ
）に示した第２の面に対応する劈開面から亀裂が生じる。したがって、ＩｎＧａＺｎＯ４
の結晶に、アルゴンが衝突した場合、最上面を第２の面（０番目）とすると、第２の面（
２番目）に大きな亀裂が生じることがわかる。
一方、図４７（Ｂ）より、酸素がセルに入射してから９９．９ピコ秒までに、図４５（
Ａ）に示した第２の面に対応する劈開面から亀裂が生じることがわかる。ただし、酸素が
衝突した場合は、ＩｎＧａＺｎＯ４の結晶の第２の面（１番目）において大きな亀裂が生
じることがわかる。
したがって、ホモロガス構造を有するＩｎＧａＺｎＯ４の結晶を含むターゲットの上面
から原子（イオン）が衝突すると、ＩｎＧａＺｎＯ４の結晶は第２の面に沿って劈開し、
平板状の粒子（ペレット）が剥離することがわかる。また、このとき、ペレットの大きさ
は、アルゴンを衝突させた場合よりも、酸素を衝突させた場合の方が小さくなることがわ
かる。
なお、上述の計算から、剥離したペレットは損傷領域を含むことが示唆される。ペレッ
トに含まれる損傷領域は、損傷によって生じた欠陥に酸素を反応させることで修復できる
場合がある。
そこで、衝突させる原子の違いによって、ペレットの大きさが異なることについて調査
する。
図４８（Ａ）に、図４６に示したＩｎＧａＺｎＯ４の結晶を有するセルにアルゴンが入
射した後、０ピコ秒から０．３ピコ秒までにおける各原子の軌跡を示す。したがって、図
４８（Ａ）は、図４６から図４７（Ａ）の間の期間に対応する。
図４８（Ａ）より、アルゴンが第１層（Ｇａ−Ｚｎ−Ｏ層）のガリウム（Ｇａ）と衝突
すると、当該ガリウムが第３層（Ｇａ−Ｚｎ−Ｏ層）の亜鉛（Ｚｎ）と衝突した後、当該
亜鉛が第６層（Ｇａ−Ｚｎ−Ｏ層）の近傍まで到達することがわかる。なお、ガリウムと
衝突したアルゴンは、外に弾き飛ばされる。したがって、ＩｎＧａＺｎＯ４の結晶を含む
ターゲットにアルゴンを衝突させた場合、図４６（Ａ）における第２の面（２番目）に亀
裂が入ると考えられる。
また、図４８（Ｂ）に、図４６に示したＩｎＧａＺｎＯ４の結晶を有するセルに酸素が
入射した後、０ピコ秒から０．３ピコ秒までにおける各原子の軌跡を示す。したがって、
図４８（Ｂ）は、図４６から図４７（Ａ）の間の期間に対応する。
一方、図４８（Ｂ）より、酸素が第１層（Ｇａ−Ｚｎ−Ｏ層）のガリウム（Ｇａ）と衝
突すると、当該ガリウムが第３層（Ｇａ−Ｚｎ−Ｏ層）の亜鉛（Ｚｎ）と衝突した後、当
該亜鉛が第５層（Ｉｎ−Ｏ層）まで到達しないことがわかる。なお、ガリウムと衝突した
酸素は、外に弾き飛ばされる。したがって、ＩｎＧａＺｎＯ４の結晶を含むターゲットに
酸素を衝突させた場合、図４６（Ａ）における第２の面（１番目）に亀裂が入ると考えら
れる。
本計算からも、ＩｎＧａＺｎＯ４の結晶は、原子（イオン）が衝突した場合、劈開面か
ら剥離することが示唆される。
また、亀裂の深さの違いを保存則の観点から検討する。エネルギー保存則および運動量
保存則は、式（１）および式（２）のように示すことができる。ここで、Ｅは衝突前のア
ルゴンまたは酸素の持つエネルギー（３００ｅＶ）、ｍＡはアルゴンまたは酸素の質量、
ｖＡは衝突前のアルゴンまたは酸素の速度、ｖ’Ａは衝突後のアルゴンまたは酸素の速度
、ｍＧａはガリウムの質量、ｖＧａは衝突前のガリウムの速度、ｖ’Ｇａは衝突後のガリ
ウムの速度である。
アルゴンまたは酸素の衝突が弾性衝突であると仮定すると、ｖＡ、ｖ’Ａ、ｖＧａおよ
びｖ’Ｇａの関係は式（３）のように表すことができる。
式（１）、式（２）および式（３）より、ｖＧａを０とすると、アルゴンまたは酸素が
衝突した後のガリウムの速度ｖ’Ｇａは、式（４）のように表すことができる。
式（４）において、ｍＡにアルゴンの質量または酸素の質量を代入し、それぞれの原子
が衝突した後のガリウムの速度を比較する。アルゴンおよび酸素の衝突前に持つエネルギ
ーが同じである場合、アルゴンが衝突した場合の方が、酸素が衝突した場合よりも１．２
４倍ガリウムの速度が高いことがわかる。したがって、ガリウムの持つエネルギーもアル
ゴンが衝突した場合の方が、酸素が衝突した場合よりも速度の二乗分だけ高くなる。
アルゴンを衝突させた場合の方が、酸素を衝突させた場合よりも、衝突後のガリウムの
速度（エネルギー）が高くなることがわかる。したがって、アルゴンを衝突させた場合の
方が、酸素を衝突させた場合よりも深い位置に亀裂が生じたと考えられる。
以上の計算により、ホモロガス構造を有するＩｎＧａＺｎＯ４の結晶を含むターゲット
をスパッタすると、劈開面から剥離し、ペレットが形成されることがわかる。一方、劈開
面を有さないターゲットの他の構造の領域をスパッタしてもペレットは形成されず、ペレ
ットよりも微細な原子レベルの大きさのスパッタ粒子が形成される。該スパッタ粒子は、
ペレットと比べて小さいため、スパッタリング装置に接続されている真空ポンプを介して
排気されると考えられる。したがって、ホモロガス構造を有するＩｎＧａＺｎＯ４の結晶
を含むターゲットをスパッタした場合、様々な大きさ、形状の粒子が基板まで飛翔し、堆
積することで成膜されるモデルは考えにくい。スパッタされたペレットが堆積してＣＡＡ
Ｃ−ＯＳを成膜する図４０（Ａ）などに記載のモデルが道理に適っている。
このようにして成膜されたＣＡＡＣ−ＯＳの密度は、単結晶ＯＳと同程度の密度を有す
る。例えば、ＩｎＧａＺｎＯ４のホモロガス構造を有する単結晶ＯＳの密度は６．３６ｇ
／ｃｍ３であるのに対し、同程度の原子数比であるＣＡＡＣ−ＯＳの密度は６．３ｇ／ｃ
ｍ３程度となる。
図４９に、スパッタリング法で成膜したＣＡＡＣ−ＯＳであるＩｎ−Ｇａ−Ｚｎ酸化物
（図４９（Ａ）参照。）、およびそのターゲット（図４９（Ｂ）参照。）の断面における
原子配列を示す。原子配列の観察には、高角散乱環状暗視野走査透過電子顕微鏡法（ＨＡ
ＡＤＦ−ＳＴＥＭ：Ｈｉｇｈ−Ａｎｇｌｅ Ａｎｎｕｌａｒ Ｄａｒｋ Ｆｉｅｌｄ Ｓ
ｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ
）を用いる。なお、ＨＡＡＤＦ−ＳＴＥＭでは、各原子の像強度は原子番号の二乗に比例
する。したがって、原子番号の近いＺｎ（原子番号３０）とＧａ（原子番号３１）とは、
ほとんど区別できない。ＨＡＡＤＦ−ＳＴＥＭには、日立走査透過電子顕微鏡ＨＤ−２７
００を用いる。
図４９（Ａ）および図４９（Ｂ）を比較すると、ＣＡＡＣ−ＯＳと、ターゲットは、と
もにホモロガス構造を有しており、それぞれの原子の配置が対応していることがわかる。
したがって、図４０（Ａ）などの成膜モデルに示したように、ターゲットの結晶構造が転
写されることでＣＡＡＣ−ＯＳが成膜されることがわかる。
次に、酸化物半導体膜がＩｎ−Ｇａ−Ｚｎ酸化物である場合の結晶性と、酸素透過性と
の関係を説明する。
Ｉｎ−Ｇａ−Ｚｎ酸化物の結晶における、過剰酸素（酸素）の移動に係るエネルギー障
壁について計算により求める。計算には、密度汎関数理論に基づく平面波基底第一原理計
算ソフトＶＡＳＰ（Ｖｉｅｎｎａ ａｂ−ｉｎｉｔｉｏ ｓｉｍｕｌａｔｉｏｎ ｐａｃ
ｋａｇｅ）を用いる。なお、汎関数としてはＧＧＡ−ＰＢＥを用いる。また、平面波のカ
ットオフエネルギーを４００ｅＶとする。また、ＰＡＷ（Ｐｒｏｊｅｃｔｏｒ Ａｕｇｍ
ｅｎｔｅｄ Ｗａｖｅ）法により内殻電子の効果を取り入れる。
ここでは、図２２に示すＩｎ−Ｇａ−Ｚｎ酸化物の結晶において、過剰酸素（酸素）の
移動経路１、移動経路２、移動経路３および移動経路４の移動しやすさを計算する。
なお、移動経路１は、三つのインジウム原子および一つの亜鉛原子と結合した酸素に結
合した過剰酸素（酸素）が、隣接する三つのインジウム原子および一つの亜鉛原子と結合
した酸素に結合する経路である。また、移動経路２は、三つのインジウム原子および一つ
のガリウム原子と結合した酸素に結合した過剰酸素（酸素）が、インジウムおよび酸素を
含む層を横切って、隣接する三つのインジウム原子および一つの亜鉛原子と結合した酸素
に結合する経路である。また、移動経路３は、二つのガリウム原子および一つの亜鉛原子
と結合した酸素に結合した過剰酸素（酸素）が、隣接する二つの亜鉛原子および一つのガ
リウム原子と結合した酸素に結合する経路である。また、移動経路４は、二つのガリウム
原子および一つの亜鉛原子と結合した酸素に結合した過剰酸素（酸素）が、ガリウム、亜
鉛および酸素を含む層を横切って、隣接する三つのインジウム原子および一つのガリウム
原子と結合した酸素に結合する経路である。
単位時間当たりに拡散のエネルギー障壁Ｅａを越える頻度を拡散頻度Ｒとすると、Ｒは
下に示す式で表すことができる。
なお、νは拡散原子の熱振動の振動数、ｋＢはボルツマン定数、Ｔは絶対温度である。
νにデバイ振動数として１０１３［１／ｓｅｃ］を与えた場合の、３５０℃および４５０
℃における拡散頻度Ｒは表２のようになる。
表２に示すように、インジウムおよび酸素を含む層を横切る移動経路２において、他の
移動経路よりも高いエネルギー障壁を有することがわかる。これは、Ｉｎ−Ｇａ−Ｚｎ酸
化物の結晶は、ｃ軸方向における過剰酸素（酸素）の移動が起こりにくいことを示してい
る。即ち、ＣＡＡＣ−ＯＳなどのように、ｃ軸配向性を有し、被形成面または上面に概略
垂直な方向を向いている構造を有する場合、被形成面または上面に概略垂直な方向におけ
る過剰酸素（酸素）の移動が起こりにくいことを示している。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み
合わせて用いることができる。
（実施の形態３）
本実施の形態においては、酸化物半導体膜の酸素欠損について、以下詳細に説明を行う
。
＜（１）ＶｏＨの形成しやすさ及び安定性＞
酸化物半導体膜（以下、ＩＧＺＯと示す。）が完全な結晶の場合、室温では、Ｈは、優
先的にａｂ面に沿って拡散する。また、４５０℃の加熱処理の際には、Ｈは、ａｂ面及び
ｃ軸方向それぞれに拡散する。そこで、ここでは、ＩＧＺＯに酸素欠損Ｖｏが存在する場
合、Ｈは酸素欠損Ｖｏ中に入りやすいか否かについて説明する。ここで、酸素欠損Ｖｏ中
にＨがある状態をＶｏＨと表記する。
計算には、図２３に示すＩｎＧａＺｎＯ４結晶モデルを用いた。ここで、ＶｏＨ中のＨ
がＶｏから出ていき、酸素と結合する反応経路の活性化障壁（Ｅａ）を、ＮＥＢ（Ｎｕｄ
ｇｅｄ Ｅｌａｓｔｉｃ Ｂａｎｄ）法を用いて計算した。計算条件を表３に示す。
また、ＩｎＧａＺｎＯ４結晶モデルにおいて、酸素が結合する金属元素及びその数の違
いから、図２３に示すように酸素サイト１乃至酸素サイト４がある。ここでは、酸素欠損
Ｖｏを形成しやすい酸素サイト１及び酸素サイト２について計算を行った。
はじめに、酸素欠損Ｖｏを形成しやすい酸素サイト１として、３個のＩｎと１個のＺｎ
と結合した酸素サイトについて計算を行った。
初期状態のモデルを図２４（Ａ）に示し、最終状態のモデルを図２４（Ｂ）に示す。ま
た、初期状態及び最終状態において、算出した活性化障壁（Ｅａ）を図２５に示す。なお
、ここでの初期状態とは、酸素欠損Ｖｏ中にＨがある状態（ＶｏＨ）であり、最終状態と
は、酸素欠損Ｖｏと、１個のＧａ及び２個のＺｎと結合した酸素とＨとが結合した状態（
Ｈ−Ｏ）を有する構造である。
計算の結果、酸素欠損Ｖｏ中のＨが他のＯと結合するには約１．５２ｅＶのエネルギー
が必要であるのに対して、Ｏと結合したＨが酸素欠損Ｖｏ中に入るには約０．４６ｅＶの
エネルギーが必要であった。
ここで、計算により得られた活性化障壁（Ｅａ）と数式６より、反応頻度（Γ）を算出
した。なお、数式６において、ｋＢはボルツマン定数であり、Ｔは絶対温度である。
頻度因子ν＝１０１３［１／ｓｅｃ］と仮定して３５０℃における反応頻度を算出した
。図２４（Ａ）に示すモデルから図２４（Ｂ）に示すモデルへＨが移動する頻度は５．５
２×１００［１／ｓｅｃ］であった。また、図２４（Ｂ）に示すモデルから図２４（Ａ）
に示すモデルへＨが移動する頻度は１．８２×１０９［１／ｓｅｃ］であった。このこと
から、ＩＧＺＯ中を拡散するＨは、近くに酸素欠損ＶｏがあるとＶｏＨを形成しやすく、
一旦ＶｏＨを形成すると酸素欠損Ｖｏから放出されにくいと考えられる。
次に、酸素欠損Ｖｏを形成しやすい酸素サイト２として、１個のＧａと２個のＺｎと結
合した酸素サイトについて計算を行った。
初期状態のモデルを図２６（Ａ）に示し、最終状態のモデルを図２６（Ｂ）に示す。ま
た、初期状態及び最終状態において、算出した活性化障壁（Ｅａ）を図２７に示す。なお
、ここでの初期状態とは、酸素欠損Ｖｏ中にＨがある状態（ＶｏＨ）であり、最終状態と
は、酸素欠損Ｖｏと、１個のＧａ及び２個のＺｎと結合した酸素とＨとが結合した状態（
Ｈ−Ｏ）を有する構造である。
計算の結果、酸素欠損Ｖｏ中のＨが他のＯと結合するには約１．７５ｅＶのエネルギー
が必要であるのに対して、Ｏと結合したＨが酸素欠損Ｖｏ中に入るには約０．３５ｅＶの
エネルギーが必要であった。
また、計算により得られた活性化障壁（Ｅａ）と上記の数式６より、反応頻度（Γ）を
算出した。
頻度因子ν＝１０１３［１／ｓｅｃ］と仮定して３５０℃における反応頻度を算出した
。図２６（Ａ）に示すモデルから図２６（Ｂ）に示すモデルへＨが移動する頻度は７．５
３×１０−２［１／ｓｅｃ］であった。また、図２６（Ｂ）に示すモデルから図２６（Ａ
）に示すモデルへＨが移動する頻度は１．４４×１０１０［１／ｓｅｃ］であった。この
ことから、一旦ＶｏＨを形成すると酸素欠損ＶｏからＨは放出されにくいと考えられる。
以上のことから、アニール時にＩＧＺＯ中のＨは拡散し易く、酸素欠損Ｖｏがある場合
は酸素欠損Ｖｏの中に入ってＶｏＨとなりやすいことが分かった。
＜（２）ＶｏＨの遷移レベル＞
ＩＧＺＯ中において酸素欠損ＶｏとＨが存在する場合、＜（１）ＶｏＨの形成しやすさ
及び安定性＞で示した、ＮＥＢ法を用いた計算より、酸素欠損ＶｏとＨはＶｏＨを形成し
やすく、さらにＶｏＨは安定であると考えられる。そこで、ＶｏＨがキャリアトラップに
関与するかを調べるため、ＶｏＨの遷移レベルの算出を行った。
計算にはＩｎＧａＺｎＯ４結晶モデル（１１２原子）を用いた。図２５に示す酸素サイ
ト１及び酸素サイト２に対してＶｏＨモデルを作成し、遷移レベルの算出を行った。計算
条件を表４に示す。
実験値に近いバンドギャップが出るよう、交換項の混合比を調整したことで、欠陥のな
いＩｎＧａＺｎＯ４結晶モデルのバンドギャップは３．０８ｅＶとなり、実験値の３．１
５ｅＶと近い結果となった。
欠陥Ｄをもつモデルの遷移レベル（ε（ｑ／ｑ’））は、以下の数式７により算出され
る。なお、ΔＥ（Ｄｑ）は欠陥Ｄの電荷ｑにおける形成エネルギーであり、数式８より算
出される。
数式７及び数式８において、Ｅｔｏｔ（Ｄｑ）は欠陥Ｄを含むモデルの電荷ｑにおける
全エネルギー、Ｅｔｏｔ（ｂｕｌｋ）は欠陥のないモデル（完全結晶）の全エネルギー、
Δｎｉは欠陥に関する原子ｉの増減数、μｉは原子ｉの化学ポテンシャル、εＶＢＭは欠
陥のないモデルにおける価電子帯上端のエネルギー、ΔＶｑは静電ポテンシャルに関する
補正項、ＥＦはフェルミエネルギーである。
算出したＶｏＨの遷移レベルを図２８に示す。図２８中の数値は伝導帯下端からの深さ
である。図２８より、酸素サイト１に対するＶｏＨの遷移レベルは伝導帯下端の下０．０
５ｅＶに存在し、酸素サイト２に対するＶｏＨの遷移レベルは伝導帯下端の下０．１１ｅ
Ｖに存在するため、それぞれのＶｏＨは電子トラップに関与すると考えられる。すなわち
、ＶｏＨはドナーとして振る舞うことが明らかになった。また、ＶｏＨを有するＩＧＺＯ
は導電性を有することが明らかになった。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態４）
本実施の形態においては、先の実施の形態で例示したトランジスタを有する表示装置の
一例について、図２９乃至図３１を用いて以下説明を行う。
図２９は、表示装置の一例を示す上面図である。図２９示す表示装置７００は、第１の
基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライ
バ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路
部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、
第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、第
１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すなわ
ち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は、
第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、
図２９には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設け
られる。
また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている
領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回
路部７０６、及びゲートドライバ回路部７０６と電気的に接続されるＦＰＣ端子部７０８
（ＦＰＣ：Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）が設けられる。また、
ＦＰＣ端子部７０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２
、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給さ
れる。また、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６
、及びＦＰＣ端子部７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６によ
り供給される各種信号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路
部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示
装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を
画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定
されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良
い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この
場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結
晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に実装す
る構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるも
のではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法など
を用いることができる。
また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲート
ドライバ回路部７０６は、複数のトランジスタを有しており、本発明の一態様の半導体装
置であるトランジスタを適用することができる。
また、表示装置７００は、様々な素子を有することが出来る。該素子は、例えば、液晶
素子、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機
ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ
など）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、電子イン
ク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（Ｐ
ＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、
デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター
）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション
）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクト
ロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表
示素子、などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用
により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよ
い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出
素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）
又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ
Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表
示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディ
スプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ
）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペー
パーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する
場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすれ
ばよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するよ
うにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設ける
ことも可能である。これにより、さらに、消費電力を低減することができる。
なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式
等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、Ｒ
ＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの
画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配
列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素によって、異なる２
色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以
上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよ
い。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ
表示の表示装置に適用することもできる。
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色光（
Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともいう
。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）
、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、
着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を
有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領
域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置
することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割
から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光
素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、ホワイト（Ｗ）を、それぞれの
発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用
いた場合よりも、さらに消費電力を低減できる場合がある。
本実施の形態においては、表示素子として液晶素子及びＥＬ素子を用いる構成について
、図３０及び図３１を用いて説明する。なお、図３０は、図２９に示す一点鎖線Ｑ−Ｒに
おける断面図であり、表示素子として液晶素子を用いた構成である。また、図３１は、図
２９に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成
である。
まず、図３０及び図３１に示す共通部分について最初に説明し、次に異なる部分につい
て以下説明する。
＜表示装置の共通部分に関する説明＞
図３０及び図３１に示す表示装置７００は、引き回し配線部７１１と、画素部７０２と
、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、引き回し配
線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び
容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を
有する。
トランジスタ７５０及びトランジスタ７５２は、先に示すトランジスタを用いることが
できる。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物
半導体膜を有する。該トランジスタは、オフ状態における電流値（オフ電流値）を低くす
ることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源
オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なく
することができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるた
め、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表
示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するド
ライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路とし
て、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置
の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトラン
ジスタを用いることで、高画質な画像を提供することができる。
容量素子７９０は、一対の電極間に誘電体を有する構造である。より詳しくは、容量素
子７９０の一方の電極としては、トランジスタ７５０のゲート電極として機能する導電膜
と同一工程で形成された導電膜を用い、容量素子７９０の他方の電極としては、トランジ
スタ７５０のソース電極及びドレイン電極として機能する導電膜を用いる。また、一対の
電極間に挟持される誘電体としては、トランジスタ７５０のゲート絶縁膜として機能する
絶縁膜を用いる。
また、図３０及び図３１において、トランジスタ７５０、トランジスタ７５２、及び容
量素子７９０上に、絶縁膜７６４、７６６、７６８及び平坦化絶縁膜７７０が設けられて
いる。
絶縁膜７６４、７６６、７６８としては、それぞれ先の実施の形態に示す絶縁膜１１４
、１１６、１１８と、同様の材料及び作製方法により形成することができる。また、平坦
化絶縁膜７７０としては、ポリイミド樹脂、アクリル樹脂、ポリイミドアミド樹脂、ベン
ゾシクロブテン樹脂、ポリアミド樹脂、エポキシ樹脂等の耐熱性を有する有機材料を用い
ることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦
化絶縁膜７７０を形成してもよい。また、平坦化絶縁膜７７０を設けない構成としてもよ
い。
また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極と
して機能する導電膜と同じ工程で形成される。なお、信号線７１０は、トランジスタ７５
０、７５２のソース電極及びドレイン電極と異なる工程で形成された導電膜、例えばゲー
ト電極として機能する導電膜としてもよい。信号線７１０として、例えば、銅元素を含む
材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能とな
る。
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１
６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びド
レイン電極として機能する導電膜と同じ工程で形成される。また、接続電極７６０は、Ｆ
ＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いるこ
とができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板
を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられ
る。
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構
造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設け
られる。なお、構造体７７８として、球状のスペーサを用いていても良い。また、本実施
の形態においては、構造体７７８を第１の基板７０１側に設ける構成について例示したが
、これに限定されない。例えば、第２の基板７０５側に構造体７７８を設ける構成、また
は第１の基板７０１及び第２の基板７０５双方に構造体７７８を設ける構成としてもよい
。
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、
カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する
絶縁膜７３４が設けられる。
＜表示素子として液晶素子を用いる表示装置の構成例＞
図３０に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜
７７２、導電膜７７４、及び液晶層７７６を有する。導電膜７７４は、第２の基板７０５
側に設けられ、対向電極としての機能を有する。図３０に示す表示装置７００は、導電膜
７７２と導電膜７７４に印加される電圧によって、液晶層７７６の配向状態が変わること
によって光の透過、非透過が制御され画像を表示することができる。
また、導電膜７７２は、トランジスタ７５０が有するソース電極及びドレイン電極とし
て機能する導電膜に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素
電極、すなわち表示素子の一方の電極として機能する。また、導電膜７７２は、反射電極
としての機能を有する。図３０に示す表示装置７００は、外光を利用し導電膜７７２で光
を反射して着色膜７３６を介して表示する、所謂反射型のカラー液晶表示装置である。
導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反
射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、
例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材
料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム
、または銀を含む材料を用いるとよい。本実施の形態においては、導電膜７７２として、
可視光において、反射性のある導電膜を用いる。
また、導電膜７７２として、可視光において反射性のある導電膜を用いる場合、該導電
膜を積層構造としてもよい。例えば、下層に膜厚１００ｎｍのアルミニウム膜を形成し、
上層に厚さ３０ｎｍの銀合金膜（例えば、銀、パラジウム、及び銅を含む合金膜）を形成
する。上述の構造とすることで、以下の優れた効果を奏する。
（１）下地膜と導電膜７７２との密着性を向上させることができる。（２）薬液によっ
てアルミニウム膜と、銀合金膜とを一括してエッチングすることが可能である。（３）導
電膜７７２の断面形状を良好な形状（例えば、テーパー形状）とすることができる。（３
）の理由としては、アルミニウム膜は、銀合金膜よりも薬液によるエッチング速度が遅い
、または上層の銀合金膜のエッチング後、下層のアルミニウム膜が露出した場合に、銀合
金膜よりも卑な金属、別言するとイオン化傾向の高い金属であるアルミニウムから電子を
引き抜くため、銀合金膜のエッチングが抑制され、下層のアルミニウム膜のエッチングの
進行が速くなるためである。
また、図３０に示す表示装置７００においては、画素部７０２の平坦化絶縁膜７７０の
一部に凹凸が設けられている。該凹凸は、例えば、平坦化絶縁膜７７０を有機樹脂膜等で
形成し、該有機樹脂膜の表面に凹凸を設けることで形成することができる。また、反射電
極として機能する導電膜７７２は、上記凹凸に沿って形成される。したがって、外光が導
電膜７７２に入射した場合において、導電膜７７２の表面で光を乱反射することが可能と
なり、視認性を向上させることができる。
なお、図３０に示す表示装置７００は、反射型のカラー液晶表示装置について例示した
が、これに限定されない、例えば、導電膜７７２を可視光において、透光性のある導電膜
を用いることで透過型のカラー液晶表示装置としてもよい。透過型のカラー液晶表示装置
の場合、平坦化絶縁膜７７０に設けられる凹凸については、設けない構成としてもよい。
なお、図３０において図示しないが、導電膜７７２、７７４の液晶層７７６と接する側
に、それぞれ配向膜を設ける構成としてもよい。また、図３０において図示しないが、偏
光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設けてもよい
。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバッ
クライト、サイドライトなどを用いてもよい。
表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これら
の液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイ
ラルネマチック相、等方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよ
い。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリ
ック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発
現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組
成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、
応答速度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む
液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくて
もよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破
壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができ
る。
また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ
）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎ
ｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅ
ｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ
Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅ
ｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒ
ｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる
。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用し
た透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが
、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ
）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モー
ド、ＡＳＶモードなどを用いることができる。
＜表示素子として発光素子を用いる表示装置＞
図３１に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電膜
７８４、ＥＬ層７８６、及び導電膜７８８を有する。図３１に示す表示装置７００は、発
光素子７８２が有するＥＬ層７８６が発光することによって、画像を表示することができ
る。
また、導電膜７８４は、トランジスタ７５０が有するソース電極及びドレイン電極とし
て機能する導電膜に接続される。導電膜７８４は、平坦化絶縁膜７７０上に形成され画素
電極、すなわち表示素子の一方の電極として機能する。導電膜７８４としては、可視光に
おいて透光性のある導電膜、または可視光において反射性のある導電膜を用いることがで
きる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛
（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において
反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよ
い。
また、図３１に示す表示装置７００には、平坦化絶縁膜７７０及び導電膜７８４上に絶
縁膜７３０が設けられる。絶縁膜７３０は、導電膜７８４の一部を覆う。なお、発光素子
７８２はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、Ｅ
Ｌ層７８６が発する光を透過する。なお、本実施の形態においては、トップエミッション
構造について、例示するが、これに限定されない。例えば、導電膜７８４側に光を射出す
るボトムエミッション構造や、導電膜７８４側及び導電膜７８８側の双方に光を射出する
デュアルエミッション構造にも適用することができる。
また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重な
る位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設け
られている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。ま
た、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図３１
に示す表示装置７００においては、着色膜７３６を設ける構成について例示したが、これ
に限定されない。例えば、ＥＬ層７８６を塗り分けにより形成する場合においては、着色
膜７３６を設けない構成としてもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図３２を
用いて説明を行う。
図３２（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５０２と
いう）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（
以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０
６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成とし
てもよい。
駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されている
ことが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４
の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回
路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂ
ｏｎｄｉｎｇ）によって、実装することができる。
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置され
た複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回
路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ
５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するため
の回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、
端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力す
る。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力さ
れ、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以
下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲート
ドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃
至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号
を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０
４ａは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、
端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元とな
る信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路
５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは
、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信
号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与え
られる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有す
る。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有す
る。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも
可能である。
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。
ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、
画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを
用いてソースドライバ５０４ｂを構成してもよい。
複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを
介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介し
てデータ信号が入力される。また。複数の画素回路５０１のそれぞれは、ゲートドライバ
５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列
目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ
５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（
ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
図３２（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５
０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドラ
イバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または、保
護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することが
できる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配
線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び
制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該
配線と別の配線とを導通状態にする回路である。
図３２（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０
６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：
静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。
ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに
保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続
した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成
とすることもできる。
また、図３２（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂに
よって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例
えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成
された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実
装する構成としても良い。
また、図３２（Ａ）に示す複数の画素回路５０１は、例えば、図３２（Ｂ）に示す構成
とすることができる。
図３２（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容
量素子５６０と、を有する。トランジスタ５５０に先の実施の形態に示すトランジスタを
適用することができる。
液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定
される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複
数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位
（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の
電極の一方に異なる電位を与えてもよい。
例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモ
ード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍ
ｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕ
ｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉ
ｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅ
ｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ
（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。
また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃ
ａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐ
ｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ
（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホ
ストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様
々なものを用いることができる。
ｍ行ｎ列目の画素回路５０１において、トランジスタ５５０のソース電極またはドレイ
ン電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の
電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、走査線Ｇ
Ｌ＿ｍに電気的に接続される。トランジスタ５５０は、オン状態またはオフ状態になるこ
とにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ
）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続され
る。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される
。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図３２（Ｂ）の画素回路５０１を有する表示装置では、例えば、図３２（Ａ）
に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ
５５０をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで
保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図３２（Ａ）に示す複数の画素回路５０１は、例えば、図３２（Ｃ）に示す構成
とすることができる。
また、図３２（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素
子５６２と、発光素子５７２と、を有する。トランジスタ５５２及びトランジスタ５５４
のいずれか一方または双方に先の実施の形態に示すトランジスタを適用することができる
。
トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる
配線（以下、信号線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５５
２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気
的に接続される。
トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデー
タの書き込みを制御する機能を有する。
容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ
＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイ
ン電極の他方に電気的に接続される。
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電
気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２の
ソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続
され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続
される。
発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子とも
いう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず
、無機材料からなる無機ＥＬ素子を用いても良い。
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与
えられ、他方には、低電源電位ＶＳＳが与えられる。
図３２（Ｃ）の画素回路５０１を有する表示装置では、例えば、図３２（Ａ）に示すゲ
ートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２を
オン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで
保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４の
ソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電
流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール及び電子機器
について、図３３及び図３４を用いて説明を行う。
図３３に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２と
の間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続され
た表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基
板８０１０、バッテリ８０１１を有する。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル
８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル
８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基
板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８
００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライトユニット８００７は、光源８００８を有する。なお、図３３において、バ
ックライトユニット８００７上に光源８００８を配置する構成について例示したが、これ
に限定さない。例えば、バックライトユニット８００７の端部に光源８００８を配置し、
さらに光拡散板を用いる構成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子
を用いる場合、または反射型パネル等の場合においては、バックライトユニット８００７
を設けない構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリ８０１１による電源であってもよい。バッテリ８０１１は
、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
図３４（Ａ）乃至図３４（Ｈ）は、電子機器を示す図である。これらの電子機器は、筐
体９０００、表示部９００１、スピーカ９００３、ＬＥＤランプ９００４、操作キー９０
０５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（
力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質
、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、にお
い又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有することが
できる。
図３４（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ９００９
、赤外線ポート９０１０、等を有することができる。図３４（Ｂ）は記録媒体を備えた携
帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表
示部９００２、記録媒体読込部９０１１、等を有することができる。図３４（Ｃ）はゴー
グル型ディスプレイであり、上述したものの他に、第２表示部９００２、支持部９０１２
、イヤホン９０１３、等を有することができる。図３４（Ｄ）は携帯型遊技機であり、上
述したものの他に、記録媒体読込部９０１１、等を有することができる。図３４（Ｅ）は
テレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ９０１４、シ
ャッターボタン９０１５、受像部９０１６、等を有することができる。図３４（Ｆ）は携
帯型遊技機であり、上述したものの他に、第２表示部９００２、記録媒体読込部９０１１
、等を有することができる。図３４（Ｇ）はテレビ受像器であり、上述したものの他に、
チューナ、画像処理部、等を有することができる。図３４（Ｈ）は持ち運び型テレビ受像
器であり、上述したものの他に、信号の送受信が可能な充電器９０１７、等を有すること
ができる。
図３４（Ａ）乃至図３４（Ｈ）に示す電子機器は、様々な機能を有することができる。
例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッ
チパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プ
ログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコ
ンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は
受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に
表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器におい
ては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報
を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な
画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器におい
ては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補
正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影し
た画像を表示部に表示する機能、等を有することができる。なお、図３４（Ａ）乃至図３
４（Ｈ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を
有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有す
ることを特徴とする。なお、本発明の一態様の半導体装置は、表示部を有さない電子機器
にも適用することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
本実施例においては、本発明の一態様の半導体装置が有する、絶縁膜について酸素の放
出量の測定を行った。本実施例においては、以下に示す試料１乃至試料１０を作製し評価
を行った。
（試料１）
試料１としては、ガラス基板上に厚さ１００ｎｍの酸化シリコン膜を、スパッタリング
装置を用いて形成した。なお、酸化シリコン膜の成膜条件としては、基板温度を１００℃
とし、流量５０ｓｃｃｍの酸素ガスをチャンバー内に導入し、圧力を０．５Ｐａとし、ス
パッタリングターゲットとして用いたシリコンターゲットにＤＣ電力を６０００Ｗ供給し
て成膜した。
（試料２）
試料２としては、ガラス基板上に厚さ１００ｎｍの窒化シリコン膜と、該窒化シリコン
膜上に厚さ４００ｎｍの酸化窒化シリコン膜とを、ＰＥＣＶＤ装置を用いて形成し、その
後熱処理を行った。
（試料３）
試料３としては、ガラス基板上に厚さ１００ｎｍの窒化シリコン膜と、該窒化シリコン
膜上に厚さ４００ｎｍの酸化窒化シリコン膜とを、ＰＥＣＶＤ装置を用いて形成し、その
後熱処理を行った。次に、酸化窒化シリコン膜上から酸素添加処理を行った。
（試料４）
試料４としては、ガラス基板上に厚さ１００ｎｍの窒化シリコン膜と、該窒化シリコン
膜上に厚さ４００ｎｍの酸化窒化シリコン膜とを、ＰＥＣＶＤ装置を用いて形成し、その
後熱処理を行った。次に、厚さ５ｎｍの酸化物半導体膜（ＩＧＺＯ膜、Ｉｎ：Ｇａ：Ｚｎ
＝１：１：１）を、スパッタリング装置を用いて形成した。次に、酸化物半導体膜上から
酸素添加処理を行った。次に、上記酸化物半導体膜を除去し、酸化窒化シリコン膜を露出
させた。
（試料５）
試料５としては、ガラス基板上に厚さ１００ｎｍの窒化シリコン膜と、該窒化シリコン
膜上に厚さ４００ｎｍの酸化窒化シリコン膜とを、ＰＥＣＶＤ装置を用いて形成し、その
後熱処理を行った。次に、厚さ５ｎｍのタングステン膜を、スパッタリング装置を用いて
形成した。次に、タングステン膜上から酸素添加処理を行った。次に、上記タングステン
膜を除去し、酸化窒化シリコン膜を露出させた。
（試料６）
試料６としては、ガラス基板上に厚さ１００ｎｍの窒化シリコン膜と、該窒化シリコン
膜上に厚さ４００ｎｍの酸化窒化シリコン膜とを、ＰＥＣＶＤ装置を用いて形成し、その
後熱処理を行った。次に、厚さ５ｎｍの窒化タンタル膜を、スパッタリング装置を用いて
形成した。次に、窒化タンタル膜上から酸素添加処理を行った。次に、上記窒化タンタル
膜を除去し、酸化窒化シリコン膜を露出させた。
（試料７）
試料７としては、ガラス基板上に厚さ１００ｎｍの窒化シリコン膜と、該窒化シリコン
膜上に厚さ４００ｎｍの酸化窒化シリコン膜とを、ＰＥＣＶＤ装置を用いて形成し、その
後熱処理を行った。次に、厚さ５ｎｍのチタン膜を、スパッタリング装置を用いて形成し
た。次に、チタン膜上から酸素添加処理を行った。次に、上記チタン膜を除去し、酸化窒
化シリコン膜を露出させた。
（試料８）
試料８としては、ガラス基板上に厚さ１００ｎｍの窒化シリコン膜と、該窒化シリコン
膜上に厚さ４００ｎｍの酸化窒化シリコン膜とを、ＰＥＣＶＤ装置を用いて形成し、その
後熱処理を行った。次に、厚さ５ｎｍのアルミニウム膜を、スパッタリング装置を用いて
形成した。次に、アルミニウム膜上から酸素添加処理を行った。次に、上記アルミニウム
膜を除去し、酸化窒化シリコン膜を露出させた。
（試料９）
試料９としては、ガラス基板上に厚さ１００ｎｍの窒化シリコン膜と、該窒化シリコン
膜上に厚さ４００ｎｍの酸化窒化シリコン膜とを、ＰＥＣＶＤ装置を用いて形成し、その
後熱処理を行った。次に、厚さ５ｎｍのＩＴＳＯ膜を、スパッタリング装置を用いて形成
した。次に、ＩＴＳＯ膜上から酸素添加処理を行った。次に、上記ＩＴＳＯ膜を除去し、
酸化窒化シリコン膜を露出させた。なお、ＩＴＳＯ膜に用いたターゲットの組成としては
、
Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５［重量％］とした。
（試料１０）
試料１０としては、ガラス基板上に厚さ１００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装
置を用いて形成した。
また、試料２乃至試料９で実施した熱処理としては、ＲＴＡ装置を用い、窒素雰囲気下
で６５０℃ ６ｍｉｎの処理を行った。該熱処理によって、成膜時に酸化窒化シリコン膜
中に含まれる酸素が酸化窒化シリコン膜中より脱離される。
また、試料２乃至試料１０に用いた窒化シリコン膜の成膜条件としては、基板温度を３
５０℃とし、流量２００ｓｃｃｍのシランガスと、流量２０００ｓｃｃｍの窒素ガスと、
流量２０００ｓｃｃｍのアンモニアガスをチャンバーに導入し、圧力を１００Ｐａとし、
ＰＥＣＶＤ装置内に設置された平行平板の電極間に２０００ＷのＲＦ電力を供給して成膜
した。
また、試料２乃至試料９の酸化窒化シリコン膜の成膜条件としては、基板温度を２２０
℃とし、流量１６０ｓｃｃｍのシランガスと、流量４０００ｓｃｃｍの一酸化二窒素ガス
をチャンバー内に導入し、圧力を２００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平
板の電極間に１５００ＷのＲＦ電力を供給して成膜した。
また、試料３乃至試料９の酸素添加処理としては、エッチング装置を用い、基板温度を
４０℃とし、流量２５０ｓｃｃｍの酸素ガス（１６Ｏ）をチャンバー内に導入し、圧力を
１５Ｐａとし、基板側にバイアスが印加されるように、エッチング装置内に設置された平
行平板の電極間に４５００ＷのＲＦ電力を供給して行った。
上記作製した試料１乃至試料１０から放出される質量電荷比（Ｍ／ｚ）が３２、すなわ
ち、酸素（Ｏ２）に相当するガスの放出量の測定を行った。なお、ガスの放出量の測定に
は、ＴＤＳ分析装置を用いた。
試料１乃至試料１０のＴＤＳ測定結果を図３５に示す。図３５において、横軸が試料名
を、縦軸がＭ／ｚ＝３２ 放出量をそれぞれ示す。
図３５の結果より、試料１はＭ／ｚ＝３２の放出量が５×１０２０［／ｃｍ３］であっ
た。また、試料２はＭ／ｚ＝３２の放出量が３×１０１８［／ｃｍ３］であった。また、
試料３はＭ／ｚ＝３２の放出量が２×１０１９［／ｃｍ３］であった。また、試料４はＭ
／ｚ＝３２の放出量が３×１０２０［／ｃｍ３］であった。また、試料５はＭ／ｚ＝３２
の放出量が５×１０１９［／ｃｍ３］であった。また、試料６はＭ／ｚ＝３２の放出量が
２×１０２１［／ｃｍ３］であった。また、試料７はＭ／ｚ＝３２の放出量が１×１０２
１［／ｃｍ３］であった。また、試料８はＭ／ｚ＝３２の放出量が５×１０２０［／ｃｍ
３］であった。また、試料９はＭ／ｚ＝３２の放出量が８×１０２０［／ｃｍ３］であっ
た。また、試料１０はＭ／ｚ＝３２の放出量が３×１０１８［／ｃｍ３］であった。
試料１としては、スパッタリング装置により酸化シリコン膜を成膜したため、該酸化シ
リコン膜中に過剰の酸素を有し、且つ熱処理を行っていないため、上述の酸素の放出量が
確認されたと示唆される。また、試料２としては、酸化窒化シリコン膜の形成後に熱処理
を行い、該熱処理によって酸化窒化シリコン膜中から酸素を脱離させたため、酸素の放出
量が他の試料と比較し、少ない結果になったと示唆される。また、試料３乃至試料９とし
ては、熱処理後に酸素添加処理を行っているため、試料２と比較し酸素の放出量が多い結
果になったと示唆される。また、試料４乃至試料９としては、酸化窒化シリコン膜上に金
属膜、金属窒化膜、または金属酸化膜を形成し、該金属膜、該金属窒化膜、または該金属
酸化膜を介して、酸化窒化シリコン膜に酸素添加しているため、試料３と比較し酸素の放
出量が多い結果になったと示唆される。とくに、試料６、すなわち酸化窒化シリコン膜上
に窒化タンタル膜を形成し酸素添加処理を行った構造については、他の試料と比べ酸素の
放出量が最も多い。また、試料１０は、成膜ガスに酸素を含むガスを用いていないため、
酸素の放出量が少ない。
以上のように、試料１及び試料３乃至試料９としては、加熱により酸素を放出すること
が可能な絶縁膜であり、酸素分子に換算して１×１０１９個／ｃｍ３以上の放出量がある
ことが確認できた。したがって、本発明の一態様の半導体装置の第３の絶縁膜として用い
ることができる。また、試料２及び試料１０としては、第４の絶縁膜として用いることが
できる。
以上、本実施例に示す構成は、他の実施の形態、または実施例と適宜組み合わせて用い
ることができる。
本実施例においては、本発明の一態様の半導体装置が有する絶縁膜、ここでは酸化窒化
シリコン膜の膜中の酸素濃度について評価を行った。本実施例においては、以下に示す試
料Ａ１及び試料Ａ２を作製し評価を行った。
（試料Ａ１）
試料Ａ１としては、ガラス基板上に厚さ１００ｎｍの窒化シリコン膜と、該窒化シリコ
ン膜上に厚さ４００ｎｍの酸化窒化シリコン膜を形成し、その後熱処理を行った。次に、
厚さ５ｎｍの窒化タンタル膜を、スパッタリング装置を用いて形成した。次に、窒化タン
タル膜を除去し、酸化窒化シリコン膜を露出させた。なお、試料Ａ１は、比較用の試料で
ある。
（試料Ａ２）
試料Ａ２としては、ガラス基板上に厚さ１００ｎｍの窒化シリコン膜と、該窒化シリコ
ン膜上に厚さ４００ｎｍの酸化窒化シリコン膜を形成し、その後熱処理を行った。次に、
厚さ５ｎｍの窒化タンタル膜を、スパッタリング装置を用いて形成した。次に、酸素添加
処理を行った。次に、窒化タンタル膜を除去し、酸化窒化シリコン膜を露出させた。
試料Ａ１及び試料Ａ２に用いた窒化シリコン膜の成膜条件としては、実施例１と同じ条
件とした。また、試料Ａ１及び試料Ａ２に行った熱処理条件としては、実施例１と同じ条
件とした。
また、試料Ａ２の酸素添加処理としては、エッチング装置を用い、基板温度を４０℃と
し、流量１５０ｓｃｃｍの酸素ガス（１６Ｏ）及び流量１００ｓｃｃｍの酸素ガス（１８
Ｏ）をチャンバー内に導入し、圧力を１５Ｐａとし、基板側にバイアスが印加されるよう
に、エッチング装置内に設置された平行平板の電極間に４５００ＷのＲＦ電力を供給して
行った。なお、酸素ガス（１８Ｏ）を用いた理由としては、成膜時に酸化窒化シリコン膜
中に酸素（１６Ｏ）が主成分レベルで含有されるため、酸素添加処理によって、添加され
る酸素を正確に測定するためである。
上記作製した試料Ａ１及び試料Ａ２の酸素濃度の測定を行った。なお、酸素濃度の測定
には、ＳＩＭＳ分析装置を用い、測定対象の酸素としては、１８Ｏとした。
試料Ａ１及び試料Ａ２のＳＩＭＳ測定結果を、図３６（Ａ）（Ｂ）にそれぞれ示す。
なお、図３６（Ａ）（Ｂ）において、縦軸が１８Ｏ濃度を、横軸が深さを、それぞれ表
す。また、図３６（Ａ）（Ｂ）中の破線は、酸化窒化シリコン膜、及び窒化シリコン膜の
界面近傍を表す。また、図３６（Ａ）（Ｂ）中のＳｉＯＮは酸化窒化シリコン膜を表し、
ＳｉＮは窒化シリコン膜を表す。
図３６（Ａ）に示すように、比較用の試料Ａ１においては酸素添加処理を行っていない
ため、酸化窒化シリコン膜中に酸素（１８Ｏ）が１．０×１０２０ａｔｏｍｓ／ｃｍ３程
度である。これは、酸素（１８Ｏ）の自然存在比（０．２％）と同程度のため、試料Ａ１
の酸化窒化シリコン膜中には、ほとんど酸素（１８Ｏ）は含有されていないと示唆される
。一方で、図３６（Ｂ）に示すように、本発明の一態様の半導体装置が有する、酸化窒化
シリコン膜は、酸素（１８Ｏ）の含有量が８．０×１０２０ａｔｏｍｓ／ｃｍ３以上１×
１０２２ａｔｏｍｓ／ｃｍ３以下である。このように、酸素添加処理を行うことで、酸化
窒化シリコン膜中の酸素濃度を増加させることが可能である。また、酸化窒化シリコン膜
中において、酸素添加処理によって導入した酸素は、膜中に略平均的に含有していること
が確認された。
以上、本実施例に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いるこ
とができる。
本実施例においては、図７に示すトランジスタ１７０に相当するトランジスタを作製し
電気特性及び信頼性試験を行った。本実施例においては、以下に示す試料Ｂ１、試料Ｂ２
、試料Ｃ１、及び試料Ｃ２を作製し評価を行った。なお、試料Ｂ１、Ｂ２が比較用のトラ
ンジスタであり、試料Ｃ１、Ｃ２が本発明の一態様のトランジスタである。また、試料Ｂ
１、Ｂ２、Ｃ１、Ｃ２としては、それぞれ基板内に２０個のトランジスタを作製した。
本実施例で作製した試料について、以下説明を行う。なお、以下の説明において、図７
に示すトランジスタ１７０に付記した符号を用いて説明する。
（試料Ｂ１及び試料Ｂ２）
試料Ｂ１は、チャネル長Ｌ＝２μｍ、チャネル幅Ｗ＝５０μｍサイズの２０個のトラン
ジスタとし、試料Ｂ２は、チャネル長Ｌ＝６μｍ、チャネル幅Ｗ＝５０μｍサイズの２０
個のトランジスタとした。よって、チャネル長Ｌ以外は同一であり、同一の作製方法によ
り形成した。
まず、基板１０２上に導電膜１０４を形成した。基板１０２としては、ガラス基板を用
いた。また、導電膜１０４としては、厚さ１００ｎｍのタングステン膜を、スパッタリン
グ装置を用いて形成した。
次に、基板１０２及び導電膜１０４上に絶縁膜１０６、１０７を形成した。絶縁膜１０
６としては、厚さ４００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。ま
た、絶縁膜１０７としては、厚さ５０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用
いて形成した。
次に、絶縁膜１０７上に酸化物半導体膜１０８を形成した。酸化物半導体膜１０８とし
ては、厚さ３５ｎｍのＩＧＺＯ膜を、スパッタリング装置を用いて形成した。なお、酸化
物半導体膜１０８の成膜条件としては、基板温度を１７０℃とし、流量１００ｓｃｃｍの
アルゴンガスと、流量１００ｓｃｃｍの酸素ガスをチャンバー内に導入し、圧力を０．６
Ｐａとし、金属酸化物スパッタリングターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）に２
５００ＷのＡＣ電力を投入して成膜した。
次に、第１の熱処理を行った。該第１の熱処理としては、窒素雰囲気下で４５０℃ １
時間の熱処理を行い、続けて窒素と酸素の混合ガス雰囲気下で４５０℃ １時間の熱処理
とした。
次に、絶縁膜１０７及び酸化物半導体膜１０８上に導電膜１１２ａ、１１２ｂを形成し
た。導電膜１１２ａ、１１２ｂとしては、厚さ５０ｎｍのタングステン膜と、厚さ４００
ｎｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜とを、スパッタリング装置を用いて
真空中で連続して形成した。
次に、絶縁膜１０７、酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上に絶縁
膜１１４及び絶縁膜１１６を形成した。絶縁膜１１４としては、厚さ５０ｎｍの酸化窒化
シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。また、絶縁膜１１６としては、厚さ４
００ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。なお、絶縁膜１１
４及び絶縁膜１１６としては、ＰＥＣＶＤ装置により真空中で連続して形成した。
絶縁膜１１４の成膜条件としては、基板温度を２２０℃とし、流量５０ｓｃｃｍのシラ
ンガスと、流量２０００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧力を２
０Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１００ＷのＲＦ電力を供
給して成膜した。また、絶縁膜１１６の成膜条件としては、基板温度を２２０℃とし、流
量１６０ｓｃｃｍのシランガスと、流量４０００ｓｃｃｍの一酸化二窒素ガスをチャンバ
ー内に導入し、圧力を２００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間
に１５００ＷのＲＦ電力を供給して成膜した。
次に、第２の熱処理を行った。該第２の熱処理としては、窒素と酸素の混合ガス雰囲気
下で３５０℃ １時間とした。
次に、絶縁膜１１６上に絶縁膜１１８を形成した。絶縁膜１１８としては、厚さ１００
ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。絶縁膜１１８の成膜条件と
しては、基板温度を３５０℃とし、流量５０ｓｃｃｍのシランガスと、流量５０００ｓｃ
ｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガスをチャンバー内に導入し、圧力
を１００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１０００ＷのＲＦ
電力を供給して成膜した。
次に、導電膜１１２ｂに達する開口部１４２ｃ及び、導電膜１０４に達する開口部１４
２ａ、１４２ｂを形成した。開口部１４２ａ、１４２ｂ、１４２ｃとしては、ドライエッ
チング装置を用いて形成した。
次に、開口部１４２ａ、１４２ｂ、１４２ｃを覆うように絶縁膜１１８上に導電膜を形
成し、該導電膜を加工することで導電膜１２０ａ、１２０ｂを形成した。導電膜１２０ａ
、１２０ｂとしては、厚さ１００ｎｍのＩＴＳＯ膜を、スパッタリング装置を用いて形成
した。ＩＴＳＯ膜に用いたターゲットの組成としては、実施例１と同様とした。
次に、第３の熱処理を行った。該第３の熱処理としては、窒素雰囲気下で２５０℃ １
時間とした。
以上の工程で試料Ｂ１及び試料Ｂ２を作製した。
（試料Ｃ１及び試料Ｃ２）
試料Ｃ１は、チャネル長Ｌ＝２μｍ、チャネル幅Ｗ＝５０μｍサイズの２０個のトラン
ジスタとし、試料Ｃ２は、チャネル長Ｌ＝６μｍ、チャネル幅Ｗ＝５０μｍサイズの２０
個のトランジスタとした。よって、チャネル長Ｌ以外は同一であり、同一の作製方法によ
り形成した。
試料Ｃ１及び試料Ｃ２としては、先に示す試料Ｂ１及び試料Ｂ２と以下の工程が異なる
。下記以外の工程は試料Ｂ１及び試料Ｂ２と同様に作製した。
第２の熱処理後に、絶縁膜１１６上に酸素の脱離を抑制できる膜１３０を形成した。膜
１３０としては、厚さ５ｎｍの酸化タンタル膜を、スパッタリング装置を用いて形成した
。
次に、膜１３０を介して、酸化物半導体膜１０８、及び絶縁膜１１４、１１６に酸素添
加処理を行った。また、膜１３０は、酸素添加処理により絶縁膜１３１となった。なお、
絶縁膜１３１としては、酸化タンタル膜が形成された。酸素添加処理条件については、実
施例１と同様とした。
次に、絶縁膜１３１上に絶縁膜１１８を形成した。絶縁膜１１８としては、厚さ１００
ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。このように、本実施例の試
料Ｃ１及び試料Ｃ２においては、絶縁膜１３１の除去は行わない構造とした。つまり、本
実施例の試料Ｃ１及び試料Ｃ２は、図７に示すトランジスタ１７０の絶縁膜１１６と絶縁
膜１１８の間に絶縁膜１３１を備えた構造である。
以上の工程で試料Ｂ１、Ｂ２、Ｃ１、Ｃ２を作製した。
上記作製した試料Ｂ１、Ｂ２、Ｃ１、Ｃ２の電気特性結果を図３７（Ａ）（Ｂ）及び図
３８（Ａ）（Ｂ）に示す。
なお、図３７（Ａ）は、試料Ｂ１の電気特性結果であり、図３７（Ｂ）は、試料Ｂ２の
電気特性結果であり、図３８（Ａ）は、試料Ｃ１の電気特性結果であり、図３８（Ｂ）は
、試料Ｃ２の電気特性結果である。また、図３７（Ａ）（Ｂ）及び図３８（Ａ）（Ｂ）に
おいて、横軸がゲート電圧（ＶＧ）を、縦軸がドレイン電流（ＩＤ）をそれぞれ表し、２
０個のトランジスタのデータを各々重ねて示している。また、ソース電極とドレイン電極
間の電圧（ＶＤ）は１０Ｖとし、−１５Ｖから２０Ｖまで０．５Ｖ間隔でＶＧを印加した
結果を示している。
図３７（Ａ）（Ｂ）及び図３８（Ａ）（Ｂ）に示す結果より、試料Ｂ１及び試料Ｂ２に
おいては、各トランジスタ間でバラツキが大きいことが確認される。特に試料Ｂ１のチャ
ネル長Ｌ＝２μｍのトランジスタにおいては、各トランジスタ間で特性のバラツキが大き
く、且つノーマリーオン特性になっていることが確認される。一方、試料Ｃ１及び試料Ｃ
２においては、複数のトランジスタで特性のバラツキが少ないことが確認される。また、
試料Ｃ１及び試料Ｃ２においては、０Ｖ近傍での良好な立ち上がり特性であることが確認
できる。
次に、試料Ｂ１、Ｃ１、Ｃ２の信頼性評価を行った。信頼性評価としては、バイアス−
熱ストレス試験（以下、ＧＢＴ（Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）試験と
呼ぶ。）を用いた。
なお、ＧＢＴ試験は加速試験の一種であり、長期間の使用によって起こるトランジスタ
の特性変化を、短時間で評価することができる。特に、ＧＢＴ試験前後におけるトランジ
スタのしきい値電圧の変化量（ΔＶｔｈ）は、信頼性を調べるための重要な指標となる。
ＧＢＴ試験前後において、しきい値電圧の変化量（ΔＶｔｈ）が小さいほど信頼性が高い
。
本実施例でのＧＢＴ試験条件としては、ゲート電圧（ＶＧ）を±３０Ｖ、とし、ドレイ
ン電圧（ＶＤ）とソース電圧（ＶＳ）を０Ｖ（ＣＯＭＭＯＮ）とし、ストレス温度を６０
℃とし、ストレス印加時間を１時間とし、測定環境をダーク環境及びフォト環境（白色Ｌ
ＥＤにて約１００００ｌｘの光を照射）の２つの環境で、それぞれ行った。すなわち、ト
ランジスタのソース電極とドレイン電極を同電位とし、ゲート電極にはソース電極及びド
レイン電極とは異なる電位を一定時間（ここでは１時間）印加した。また、ゲート電極に
与える電位がソース電極及びドレイン電極の電位よりも高い場合をプラスストレスとし、
ゲート電極に与える電位がソース電極及びドレイン電極の電位よりも低い場合をマイナス
ストレスとした。したがって、測定環境と合わせて、ダークプラスストレス、ダークマイ
ナスストレス、フォトプラスストレス、及びフォトマイナスストレスの合計４条件のスト
レス条件にてＧＢＴストレス試験を実施した。
試料Ｂ１、Ｃ１、Ｃ２のＧＢＴ試験結果を図３９に示す。図３９において、横軸が各試
料名を、縦軸がトランジスタのしきい値電圧の変化量（ΔＶｔｈ）を、それぞれ示す。
図３９に示す結果から、本発明の一態様の試料Ｃ１及び試料Ｃ２は、ＧＢＴストレス試
験におけるしきい値電圧の変化量（ΔＶｔｈ）が小さいことが確認できる。とくに、光を
照射した状態でのＧＢＴストレス試験（フォトプラスストレス及びフォトマイナスストレ
ス）において、比較例の試料Ｂ１よりも、しきい値電圧の変化量（ΔＶｔｈ）が小さいこ
とが確認できた。
以上より、本実施例の試料Ｃ１及び試料Ｃ２のトランジスタは、特性のバラツキが少な
く、且つ信頼性の高いトランジスタであることが示された。
以上、本実施例に示す構成は、他の実施の形態、または実施例と適宜組み合わせて用い
ることができる。
１００ トランジスタ
１００Ａ トランジスタ
１００Ｂ トランジスタ
１００Ｃ トランジスタ
１００Ｄ トランジスタ
１０１ 絶縁膜
１０２ 基板
１０４ 導電膜
１０６ 絶縁膜
１０７ 絶縁膜
１０８ 酸化物半導体膜
１０８ａ 酸化物半導体膜
１０８ｂ 酸化物半導体膜
１０８ｃ 酸化物半導体膜
１１０ａ 導電膜
１１０ｂ 導電膜
１１１ａ 導電膜
１１１ｂ 導電膜
１１２ａ 導電膜
１１２ｂ 導電膜
１１４ 絶縁膜
１１６ 絶縁膜
１１８ 絶縁膜
１２０ 導電膜
１２０ａ 導電膜
１２０ｂ 導電膜
１３０ 膜
１３１ 絶縁膜
１４０ｃ 開口部
１４１ 酸素
１４１ａ 開口部
１４１ｂ 開口部
１４２ａ 開口部
１４２ｂ 開口部
１４２ｃ 開口部
１５０ トランジスタ
１５０Ａ トランジスタ
１５０Ｂ トランジスタ
１６０ トランジスタ
１６０Ａ トランジスタ
１６０Ｂ トランジスタ
１７０ トランジスタ
５０１ 画素回路
５０２ 画素部
５０４ 駆動回路部
５０４ａ ゲートドライバ
５０４ｂ ソースドライバ
５０６ 保護回路
５０７ 端子部
５５０ トランジスタ
５５２ トランジスタ
５５４ トランジスタ
５６０ 容量素子
５６２ 容量素子
５７０ 液晶素子
５７２ 発光素子
７００ 表示装置
７０１ 基板
７０２ 画素部
７０４ ソースドライバ回路部
７０５ 基板
７０６ ゲートドライバ回路部
７０８ ＦＰＣ端子部
７１０ 信号線
７１１ 配線部
７１２ シール材
７１６ ＦＰＣ
７３０ 絶縁膜
７３２ 封止膜
７３４ 絶縁膜
７３６ 着色膜
７３８ 遮光膜
７５０ トランジスタ
７５２ トランジスタ
７６０ 接続電極
７６４ 絶縁膜
７６６ 絶縁膜
７６８ 絶縁膜
７７０ 平坦化絶縁膜
７７２ 導電膜
７７４ 導電膜
７７５ 液晶素子
７７６ 液晶層
７７８ 構造体
７８０ 異方性導電膜
７８２ 発光素子
７８４ 導電膜
７８６ ＥＬ層
７８８ 導電膜
７９０ 容量素子
１１００ ペレット
１１００ａ ペレット
１１００ｂ ペレット
１１０１ イオン
１１２０ 基板
１１３０ ターゲット
５１００ ペレット
５１２０ 基板
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライトユニット
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリ
９０００ 筐体
９００１ 表示部
９００２ 表示部
９００３ スピーカ
９００４ ＬＥＤランプ
９００５ 操作キー
９００６ 接続端子
９００７ センサ
９００８ マイクロフォン
９００９ スイッチ
９０１０ 赤外線ポート
９０１１ 記録媒体読込部
９０１２ 支持部
９０１３ イヤホン
９０１４ アンテナ
９０１５ シャッターボタン
９０１６ 受像部
９０１７ 充電器

Claims (4)

  1. ゲート電極と、
    前記ゲート電極上方のゲート絶縁膜と、
    前記ゲート絶縁膜上方の酸化物半導体膜と、
    前記酸化物半導体膜に電気的に接続されたソース電極及びドレイン電極と、
    前記ソース電極、前記ドレイン電極及び前記酸化物半導体膜上に接する第１の絶縁膜と、
    前記第１の絶縁膜上に接する第２の絶縁膜と、
    前記第２の絶縁膜上に接する第３の絶縁膜と、を有し、
    前記ゲート絶縁膜は、窒化シリコンを含む第１の層と、前記第１の層上の酸化窒化シリコンを含む第２の層と、を有し、
    前記第１の絶縁膜及び前記第２の絶縁膜のそれぞれは、酸化窒化シリコンを有し、
    前記第３の絶縁膜は、窒化シリコンを有し、
    前記第２の絶縁膜の厚さは、前記第１の絶縁膜の厚さ及び前記第３の絶縁膜の厚さよりも大きい、半導体装置。
  2. 請求項１において、
    前記第２の絶縁膜は、ＥＳＲ測定によるｇ＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満である、半導体装置。
  3. 請求項１または２において、
    前記酸化物半導体膜は、酸素と、Ｉｎと、Ｚｎと、Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆを表す）とを有する、半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記ソース電極及び前記ドレイン電極は、積層構造を有する、半導体装置。
JP2020042750A 2014-02-28 2020-03-12 半導体装置 Withdrawn JP2020113779A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022104259A JP2022130595A (ja) 2014-02-28 2022-06-29 半導体装置
JP2024012471A JP2024050729A (ja) 2014-02-28 2024-01-31 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014039151 2014-02-28
JP2014039151 2014-02-28

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2015037990A Division JP2015179839A (ja) 2014-02-28 2015-02-27 半導体装置、該半導体装置を有する表示装置、該表示装置を有する表示モジュール、並びに該半導体装置、該表示装置、及び該表示モジュールを有する電子機器

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022104259A Division JP2022130595A (ja) 2014-02-28 2022-06-29 半導体装置

Publications (1)

Publication Number Publication Date
JP2020113779A true JP2020113779A (ja) 2020-07-27

Family

ID=54007151

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2015037990A Withdrawn JP2015179839A (ja) 2014-02-28 2015-02-27 半導体装置、該半導体装置を有する表示装置、該表示装置を有する表示モジュール、並びに該半導体装置、該表示装置、及び該表示モジュールを有する電子機器
JP2020042750A Withdrawn JP2020113779A (ja) 2014-02-28 2020-03-12 半導体装置
JP2022104259A Withdrawn JP2022130595A (ja) 2014-02-28 2022-06-29 半導体装置
JP2024012471A Pending JP2024050729A (ja) 2014-02-28 2024-01-31 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2015037990A Withdrawn JP2015179839A (ja) 2014-02-28 2015-02-27 半導体装置、該半導体装置を有する表示装置、該表示装置を有する表示モジュール、並びに該半導体装置、該表示装置、及び該表示モジュールを有する電子機器

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2022104259A Withdrawn JP2022130595A (ja) 2014-02-28 2022-06-29 半導体装置
JP2024012471A Pending JP2024050729A (ja) 2014-02-28 2024-01-31 半導体装置

Country Status (3)

Country Link
US (3) US9564535B2 (ja)
JP (4) JP2015179839A (ja)
KR (3) KR20150102742A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7516210B2 (ja) 2020-10-29 2024-07-16 株式会社ジャパンディスプレイ 半導体装置の製造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112233982A (zh) 2014-02-28 2021-01-15 株式会社半导体能源研究所 半导体装置的制造方法
US9564535B2 (en) * 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
US9887291B2 (en) 2014-03-19 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, or the display module
TWI657488B (zh) * 2014-03-20 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置、具有該半導體裝置的顯示裝置、具有該顯示裝置的顯示模組以及具有該半導體裝置、該顯示裝置和該顯示模組的電子裝置
TWI669761B (zh) 2014-05-30 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置、包括該半導體裝置的顯示裝置
KR20150146409A (ko) 2014-06-20 2015-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 입출력 장치, 및 전자 기기
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
KR20220069118A (ko) 2014-07-15 2022-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
JP6676316B2 (ja) 2014-09-12 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20160034200A (ko) 2014-09-19 2016-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9704704B2 (en) 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US9818880B2 (en) 2015-02-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN106252362B (zh) * 2016-08-31 2019-07-12 深圳市华星光电技术有限公司 一种阵列基板及其制备方法
WO2018051208A1 (en) 2016-09-14 2018-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
CN110226219B (zh) * 2017-02-07 2023-12-08 株式会社半导体能源研究所 半导体装置以及半导体装置的制造方法
TWI684283B (zh) * 2017-06-07 2020-02-01 日商日新電機股份有限公司 薄膜電晶體的製造方法
WO2020004250A1 (ja) * 2018-06-26 2020-01-02 株式会社Flosfia 結晶性酸化物膜
US11069796B2 (en) 2018-08-09 2021-07-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP7315136B2 (ja) * 2018-12-26 2023-07-26 株式会社Flosfia 結晶性酸化物半導体
US12009432B2 (en) 2021-03-05 2024-06-11 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012216834A (ja) * 2011-03-31 2012-11-08 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013168639A (ja) * 2012-01-20 2013-08-29 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013229587A (ja) * 2012-03-28 2013-11-07 Semiconductor Energy Lab Co Ltd 半導体装置、及び当該半導体装置を有する電子機器
JP2014030014A (ja) * 2012-07-06 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2014030002A (ja) * 2012-06-29 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014030003A (ja) * 2012-06-29 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014030185A (ja) * 2012-06-29 2014-02-13 Semiconductor Energy Lab Co Ltd パルス出力回路、半導体装置

Family Cites Families (121)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101270174B1 (ko) 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2011010541A1 (en) * 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011058865A1 (en) * 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor devi ce
KR102047354B1 (ko) 2010-02-26 2019-11-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN106057907B (zh) 2010-04-23 2019-10-22 株式会社半导体能源研究所 半导体装置的制造方法
WO2011132625A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR20130054275A (ko) 2010-04-23 2013-05-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101872927B1 (ko) 2010-05-21 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8871565B2 (en) * 2010-09-13 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9035298B2 (en) * 2010-12-01 2015-05-19 Sharp Kabushiki Kaisha Semiconductor device, TFT substrate, and method for manufacturing semiconductor device and TFT substrate
TWI658516B (zh) 2011-03-11 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US20130137232A1 (en) 2011-11-30 2013-05-30 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
US8785258B2 (en) 2011-12-20 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102141977B1 (ko) * 2012-07-20 2020-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR102279459B1 (ko) * 2012-10-24 2021-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9246011B2 (en) 2012-11-30 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6320009B2 (ja) 2012-12-03 2018-05-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US9190527B2 (en) 2013-02-13 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US9564535B2 (en) * 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012216834A (ja) * 2011-03-31 2012-11-08 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013168639A (ja) * 2012-01-20 2013-08-29 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013229587A (ja) * 2012-03-28 2013-11-07 Semiconductor Energy Lab Co Ltd 半導体装置、及び当該半導体装置を有する電子機器
JP2014030002A (ja) * 2012-06-29 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014030003A (ja) * 2012-06-29 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014030185A (ja) * 2012-06-29 2014-02-13 Semiconductor Energy Lab Co Ltd パルス出力回路、半導体装置
JP2014030014A (ja) * 2012-07-06 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7516210B2 (ja) 2020-10-29 2024-07-16 株式会社ジャパンディスプレイ 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2022130595A (ja) 2022-09-06
US20150249157A1 (en) 2015-09-03
US10693014B2 (en) 2020-06-23
JP2024050729A (ja) 2024-04-10
JP2015179839A (ja) 2015-10-08
US9564535B2 (en) 2017-02-07
KR20230113238A (ko) 2023-07-28
KR20150102742A (ko) 2015-09-07
US20200313002A1 (en) 2020-10-01
US20170141234A1 (en) 2017-05-18
KR20220024271A (ko) 2022-03-03

Similar Documents

Publication Publication Date Title
JP2020113779A (ja) 半導体装置
JP7057458B2 (ja) 表示装置
US10056492B2 (en) Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, or the display module
JP2021158382A (ja) 半導体装置
JP6523695B2 (ja) 半導体装置
JP6506545B2 (ja) 半導体装置
JP6537264B2 (ja) 半導体装置
JP2020065066A (ja) トランジスタ
JP2020080410A (ja) 半導体装置
JP6541333B2 (ja) 半導体装置
KR20150110340A (ko) 반도체 장치, 상기 반도체 장치를 갖는 표시 장치, 상기 표시 장치를 갖는 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 갖는 전자 기기

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200406

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210311

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210316

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210512

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211012

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20211209

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220405

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20220630