KR20220092376A - 적층 세라믹 전자부품 - Google Patents

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KR20220092376A
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Abstract

적층 세라믹 콘덴서는 적층된 복수개의 세라믹층과 복수개의 내부전극층을 가지는 적층체와, 적층체의 측면에 배치되며 복수개의 내부전극층에 접속되는 외부전극을 포함한다. 적층 세라믹 콘덴서의 양 주면 중 어느 하나에 위치하는 외부전극의 표면에 오목부가 배치된다.

Description

적층 세라믹 전자부품{MULTILAYER CERAMIC ELECTRONIC COMPONENT}
본 발명은 적층 세라믹 전자부품에 관한 것이다.
최근, 휴대전화기나 휴대음악 플레이어 등의 전자기기의 소형화나 박형화가 진행되고 있다. 전자기기에는 다수의 적층 세라믹 전자부품이 탑재되어 있는데, 전자기기의 소형화에 따라, 기판에 내장되거나 기판 표면에 실장되어서 전자기기에 탑재되는 적층 세라믹 전자부품에 대해서도 소형화나 박형화가 진행되어 왔다. 이와 같은 적층 세라믹 콘덴서의 박형화에 따라, 적층 세라믹 콘덴서의 강도의 확보가 과제가 되어 왔다.
따라서, 칩의 강도를 향상시킨 적층 세라믹 전자부품으로서, 일본 공개특허공보 특개2015-65394호에 기재된 바와 같은 적층 세라믹 콘덴서가 제안되고 있다. 이 적층 세라믹 콘덴서는 외부의 배선에 대해 비아 홀을 통해 연결하기 위한 일정 길이 이상의 외부전극의 밴드면을 형성하면서 외부전극의 두께를 작게 함으로써, 칩 전체에서의 세라믹 본체의 두께를 향상시키고, 균열 등의 파손 발생을 방지할 수 있는 기판내장용 적층 세라믹 콘덴서이다.
그러나 일본 공개특허공보 특개2015-65394호에 기재된 바와 같은 기판내장용 적층 세라믹 콘덴서는 박형화됨과 함께 외부전극의 평탄성이 향상되기 때문에, 기판내장용 적층 세라믹 콘덴서 표면의 단차가 작아진다.
이로써, 기판내장용 적층 세라믹 콘덴서를 실장함에 있어서, 실장기의 이미지 센서 등으로 외관의 확인을 수행할 때, 기판내장용 적층 세라믹 콘덴서 표면의 반사광의 휘도가 높아져 헐레이션(halation)이 발생하고, 정확하게 인식할 수 없는 경우가 발생하는 일이 있었다.
한편, 상기의 문제는 일본 공개특허공보 특개2015-65394호와 같은 기판내장용 적층 세라믹 콘덴서에 한정되지 않고, 박형화됨으로써 외부전극의 평탄성이 향상된 표면 실장형 적층 세라믹 콘덴서 전반에서 발생하는 문제이다.
일본 공개특허공보 특개2015-65394호
본 발명의 주된 목적은 비교적 박형화됨으로써 평탄도가 향상된 적층 세라믹 전자부품이어도, 적층 세라믹 전자부품의 외관을 정확하게 확인할 수 있는 적층 세라믹 전자부품을 제공하는 것이다.
본 발명에 따른 적층 세라믹 전자부품은 복수개의 적층된 세라믹층과 복수개의 내부전극층을 포함하고, 높이방향으로 마주 보는 제1 주면(主面) 및 제2 주면과, 상기 높이방향에 직교하는 폭방향으로 마주 보는 제1 측면 및 제2 측면과, 상기 높이방향 및 상기 폭방향에 직교하는 길이방향으로 마주 보는 제3 측면 및 제4 측면을 가지는 적층체와, 적층체의 상기 측면에 배치되는, 복수개의 외부전극을 가지는 적층 세라믹 전자부품으로서, 복수개의 내부전극층은 복수개의 제1 내부전극층과 복수개의 제2 내부전극층을 가지면서 세라믹층을 사이에 두고 복수개의 제1 내부전극층과 복수개의 제2 내부전극층이 교대로 적층되며, 제1 내부전극층은 제1 측면, 제2 측면, 제3 측면 및 제4 측면 중 적어도 1개의 측면으로 인출되는 제1 인출부와, 제1 인출부가 인출된 측면 이외의 적어도 1개의 측면으로 인출되는 제2 인출부를 가지며, 제2 내부전극층은 제1 측면, 제2 측면, 제3 측면 및 제4 측면 중 적어도 1개의 측면으로 인출되는 제3 인출부와, 제3 인출부가 인출된 측면 이외의 적어도 1개의 측면으로 인출되는 제4 인출부를 가지며, 복수개의 외부전극은 제1 인출부에 접속되고 제1 주면의 일부, 제2 주면의 일부, 제1 측면의 일부 및 제3 측면의 일부를 덮도록 배치되는 제1 외부전극과, 제2 인출부에 접속되고 제1 주면의 일부, 제2 주면의 일부, 제2 측면의 일부 및 제4 측면의 일부를 덮도록 배치되는 제2 외부전극과, 제3 인출부에 접속되고 제1 주면의 일부, 제2 주면의 일부, 제1 측면의 일부 및 제4 측면의 일부를 덮도록 배치되는 제3 외부전극과, 제4 인출부에 접속되고 제1 주면의 일부, 제2 주면의 일부, 제2 측면의 일부 및 제3 측면의 일부를 덮도록 배치되는 제4 외부전극을 가지며, 제1 주면 및 제2 주면 중 어느 하나에 위치하는 제1 외부전극~제4 외부전극 중 적어도 2개 이상의 외부전극 표면에 오목부가 배치되는, 적층 세라믹 전자부품이다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은 첨부한 도면과 관련되어 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 분명해질 것이다.
도 1은 본 발명에 따른 적층 세라믹 전자부품으로서의 제1 실시형태의 적층 세라믹 콘덴서를 나타내는 외관 사시도이다.
도 2는 도 1에 나타내는 적층 세라믹 콘덴서의 상면도이다.
도 3은 도 1에 나타내는 적층 세라믹 콘덴서의 하면도이다.
도 4는 도 1에 나타내는 적층 세라믹 콘덴서의 선 IV-IV에서의 단면도이다.
도 5는 도 1에 나타내는 적층 세라믹 콘덴서의 선 V-V에서의 단면도이다.
도 6은 도 1에 나타내는 적층 세라믹 콘덴서의 선 VI-VI에서의 단면도이다.
도 7은 도 1~도 6에 나타내는 적층체의 분해 사시도이다.
도 8a는 도 1에 나타내는 적층 세라믹 콘덴서의 제1 내부전극층의 패턴을 나타내는 도면이다.
도 8b는 도 1에 나타내는 적층 세라믹 콘덴서의 제2 내부전극층의 패턴을 나타내는 도면이다.
도 9a는 본 발명에 따른 제1 실시형태의 변형예에 따른 적층 세라믹 콘덴서의 외관 사시도이다.
도 9b는 본 발명에 따른 제1 실시형태의 변형예에 따른 적층 세라믹 콘덴서의 하면도이다.
도 10은 도 1의 적층 세라믹 콘덴서의 적층체의 외관 사시도이다.
도 11은 도 10에 나타내는 적층체에 하부전극층을 형성한 외관 사시도이다.
도 12는 도 11에 나타내는 하부전극층이 형성된 적층체에 제1 도금층을 형성한 외관 사시도이다.
도 13은 본 발명에 따른 적층 세라믹 전자부품으로서의 제2 실시형태의 적층 세라믹 콘덴서를 나타내는 외관 사시도이다.
도 14는 도 13에 나타내는 적층 세라믹 콘덴서의 선 XIV-XIV에서의 단면도이다.
도 15는 도 13에 나타내는 적층 세라믹 콘덴서의 선 XV-XV에서의 단면도이다.
도 16은 도 13에 나타내는 적층 세라믹 콘덴서의 선 XVI-XVI에서의 단면도이다.
도 17은 도 13~도 16에 나타내는 적층체의 분해 사시도이다.
도 18a는 도 13에 나타내는 적층 세라믹 콘덴서의 제1 내부전극층의 패턴을 나타내는 도면이다.
도 18b는 도 13에 나타내는 적층 세라믹 콘덴서의 제2 내부전극층의 패턴을 나타내는 도면이다.
도 19는 도 13의 적층 세라믹 콘덴서의 적층체의 외관 사시도이다.
도 20은 도 19에 나타내는 적층체에 하부전극층을 형성한 외관 사시도이다.
도 21은 도 20에 나타내는 하부전극층이 형성된 적층체에 제1 도금층을 형성한 외관 사시도이다.
1. 제1 실시형태
(1) 적층 세라믹 전자부품
본 발명의 적층 세라믹 전자부품의 예로서, 제1 실시형태에 따른 적층 세라믹 콘덴서에 대해 설명한다.
도 1은 본 발명에 따른 적층 세라믹 전자부품으로서의 제1 실시형태의 적층 세라믹 콘덴서를 나타내는 외관 사시도이다. 도 2는 도 1에 나타내는 적층 세라믹 콘덴서의 상면도이다. 도 3은 도 1에 나타내는 적층 세라믹 콘덴서의 하면도이다. 도 4는 도 1에 나타내는 적층 세라믹 콘덴서의 선 IV-IV에서의 단면도이다. 도 5는 도 1에 나타내는 적층 세라믹 콘덴서의 선 V-V에서의 단면도이다. 도 6은 도 1에 나타내는 적층 세라믹 콘덴서의 선 VI-VI에서의 단면도이다. 도 7은 도 1~도 6에 나타내는 적층체의 분해 사시도이다. 도 8a는 도 1에 나타내는 적층 세라믹 콘덴서의 제1 내부전극층의 패턴을 나타내는 도면이다. 도 8b는 도 1에 나타내는 적층 세라믹 콘덴서의 제2 내부전극층의 패턴을 나타내는 도면이다.
적층 세라믹 콘덴서(10)는 직방체상의 적층체(12)와 외부전극(14, 15)을 포함한다.
적층체(12)는 복수개의 세라믹층(16) 및 복수개의 내부전극층(18)을 포함한다. 적층체(12)는 높이방향(x)으로 서로 대향하는 제1 주면(12a) 및 제2 주면(12b)과, 높이방향(x)에 직교하는 길이방향(y)으로 서로 대향하는 제1 측면(12c) 및 제2 측면(12d)과, 높이방향(x) 및 길이방향(y)에 직교하는 폭방향(z)으로 서로 대향하는 제3 측면(12e) 및 제4 측면(12f)을 가진다. 제1 주면(12a) 및 제2 주면(12b)은 길이방향(y) 및 폭방향(z)을 따라 연장된다. 제1 측면(12c) 및 제2 측면(12d)은 높이방향(x) 및 폭방향(z)을 따라 연장된다. 제3 측면(12e) 및 제4 측면(12f)은 높이방향(x) 및 길이방향(y)을 따라 연장된다. 따라서, 높이방향(x)이란, 제1 주면(12a)과 제2 주면(12b)을 이은 방향이고, 길이방향(y)이란, 제1 측면(12c)과 제2 측면(12d)을 이은 방향이며, 폭방향(z)이란, 제3 측면(12e)과 제4 측면(12f)을 이은 방향이다.
또한, 적층체(12)는 모서리부 및 능선부가 라운드형으로 형성되는 것이 바람직하다. 여기서, 모서리부는 적층체(12)의 3면이 교차하는 부분이고, 능선부는 적층체(12)의 2면이 교차하는 부분이다. 또한, 제1 주면(12a) 및 제2 주면(12b), 제1 측면(12c), 제2 측면(12d), 제3 측면(12e) 및 제4 측면(12f)의 일부 또는 전부에 요철 등이 형성되어도 된다.
세라믹층(16)의 매수는 외층(外層)도 포함하여 10매 이상 700매 이하인 것이 바람직하다.
적층체(12)는 단수 혹은 복수매의 세라믹층(16)과 그들 위에 배치되는 복수매의 내부전극층(18)으로 구성되는 내층부(20)를 가진다. 내층부(20)에서는 복수매의 내부전극층(18)이 대향한다.
적층체(12)는 제1 주면(12a) 측에 위치하고, 제1 주면(12a)과 제1 주면(12a) 측의 내층부(20)의 최표면(最表面) 및 그 최표면으로부터 연장되는 직선 상 사이에 위치하는 복수개의 세라믹층(16)으로 형성되는 제1 주면 측 외층부(22a)를 가진다.
마찬가지로, 적층체(12)는 제2 주면(12b) 측에 위치하고, 제2 주면(12b)과 제2 주면(12b) 측의 내층부(20)의 최표면 및 그 최표면으로부터 연장되는 직선 상 사이에 위치하는 복수개의 세라믹층(16)으로 형성되는 제2 주면 측 외층부(22b)를 가진다.
적층체(12)는 제1 측면(12c) 측에 위치하고, 제1 측면(12c)과 제1 측면(12c) 측의 내층부(20)의 최표면 사이에 위치하는 복수개의 세라믹층(16)으로 형성되는 제1 측면 측 외층부(23a)를 가진다.
마찬가지로, 적층체(12)는 제2 측면(12d) 측에 위치하고, 제2 측면(12d)과 제2 측면(12d) 측의 내층부(20)의 최표면 사이에 위치하는 복수개의 세라믹층(16)으로 형성되는 제2 측면 측 외층부(23b)를 가진다.
적층체(12)는 제3 측면(12e) 측에 위치하고, 제3 측면(12e)과 제3 측면(12e) 측의 내층부(20)의 최표면 사이에 위치하는 복수개의 세라믹층(16)으로 형성되는 제3 측면 측 외층부(23c)를 가진다.
마찬가지로, 적층체(12)는 제4 측면(12f) 측에 위치하고, 제4 측면(12f)과 제4 측면(12f) 측의 내층부(20)의 최표면 사이에 위치하는 복수개의 세라믹층(16)으로 형성되는 제4 측면 측 외층부(23d)를 가진다.
제1 주면 측 외층부(22a)는 적층체(12)의 제1 주면(12a) 측에 위치하고, 제1 주면(12a)과 가장 제1 주면(12a)에 가까운 내부전극층(18) 사이에 위치하는 복수매의 세라믹층(16)의 집합체이다.
제2 주면 측 외층부(22b)는 적층체(12)의 제2 주면(12b) 측에 위치하고, 제2 주면(12b)과 가장 제2 주면(12b)에 가까운 내부전극층(18) 사이에 위치하는 복수매의 세라믹층(16)의 집합체이다.
여기서, 도 10에 나타내는 바와 같이, 적층체(12)의 길이방향(y)의 치수를 치수(l)로 했을 때, 치수(l)는 0.43㎜ 이상 0.73㎜ 이하이고, 폭방향(z)의 치수를 치수(w)로 했을 때, 치수(w)와 치수(l)의 관계는 0.85≤w/l≤1.0이며, 높이방향(x)의 치수를 t치수로 했을 때, t치수는 50㎛ 이상 90㎛ 이하인 것이 바람직하다.
세라믹층(16)은 예를 들면, 세라믹 재료로서 유전체 재료에 의해 형성할 수 있다. 이와 같은 유전체 재료로는 예를 들면, BaTiO3, CaTiO3, SrTiO3, 또는 CaZrO3 등의 성분을 포함하는 유전체 세라믹을 사용할 수 있다. 상기의 유전체 재료를 주성분으로서 포함하는 경우, 원하는 적층체(12)의 특성에 따라, 예를 들면, Mn화합물, Fe화합물, Cr화합물, Co화합물, Ni화합물 등의 주성분보다도 함유량이 적은 부성분을 첨가한 것을 사용해도 된다.
한편, 적층체(12)에 압전체 세라믹을 사용한 경우, 적층 세라믹 전자부품은 세라믹 압전소자로서 기능한다. 압전 세라믹 재료의 구체예로는 예를 들면, PZT(티탄산지르콘산납)계 세라믹 재료 등을 들 수 있다.
또한, 적층체(12)에 반도체 세라믹을 사용한 경우, 적층 세라믹 전자부품은 서미스터 소자로서 기능한다. 반도체 세라믹 재료의 구체예로는 예를 들면, 스피넬계 세라믹 재료 등을 들 수 있다.
또한, 적층체(12)에 자성체 세라믹을 사용한 경우, 적층 세라믹 전자부품은 인덕터 소자로서 기능한다. 또한, 인덕터 소자로서 기능하는 경우는 내부전극층(18)은 코일 형상의 도체가 된다. 자성체 세라믹 재료의 구체예로는 예를 들면, 페라이트 세라믹 재료 등을 들 수 있다.
내부전극층(18)에 끼인 세라믹층(16)의 평균 두께는 0.4㎛ 이상 5㎛ 이하인 것이 바람직하다.
적층 세라믹 콘덴서(10)에서는 도 4~도 6에 나타내는 바와 같이, 적층체(12) 내에서 내부전극층(18)이 세라믹층(16)을 사이에 두고 교대로 적층된다.
적층체(12)는 복수개의 내부전극층(18)으로서, 복수개의 제1 내부전극층(18a) 및 복수개의 제2 내부전극층(18b)을 가진다. 제1 내부전극층(18a)과 제2 내부전극층(18b)은 세라믹층(16)을 사이에 두고 교대로 적층된다.
제1 내부전극층(18a)은 세라믹층(16)의 표면에 배치된다. 또한, 제1 내부전극층(18a)은 제1 주면(12a) 및 제2 주면(12b)에 대향하는 제1 대향부(24a)를 가지며, 제1 주면(12a)과 제2 주면(12b)을 잇는 방향으로 적층된다.
또한, 제2 내부전극층(18b)은 제1 내부전극층(18a)이 배치되는 세라믹층(16)과 다른 세라믹층(16)의 표면에 배치된다. 제2 내부전극층(18b)은 제1 주면(12a) 및 제2 주면(12b)에 대향하는 제2 대향부(24b)를 가지며, 제1 주면(12a)과 제2 주면(12b)을 잇는 방향으로 적층된다.
제1 내부전극층(18a)은 제1 인출부(26a)에 의해 적층체(12)의 제1 측면(12c) 및 제3 측면(12e)으로 인출되고, 제2 인출부(26b)에 의해 적층체(12)의 제2 측면(12d) 및 제4 측면(12f)으로 인출된다. 제1 인출부(26a)가 제1 측면(12c)으로 인출되는 폭은 제3 측면(12e)으로 인출되는 폭과 거의 동일해도 되고, 제2 인출부(26b)가 제2 측면(12d)으로 인출되는 폭은 제4 측면(12f)으로 인출되는 폭과 거의 동일해도 된다.
즉, 제1 인출부(26a)는 적층체(12)의 제3 측면(12e) 측으로 인출되고, 제2 인출부(26b)는 적층체(12)의 제4 측면(12f) 측으로 인출된다.
제2 내부전극층(18b)은 제3 인출부(28a)에 의해 적층체(12)의 제1 측면(12c) 및 제4 측면(12f)으로 인출되고, 제4 인출부(28b)에 의해 적층체(12)의 제2 측면(12d) 및 제3 측면(12e)으로 인출된다. 제3 인출부(28a)가 제1 측면(12c)으로 인출되는 폭은 제4 측면(12f)으로 인출되는 폭과 거의 동일해도 되고, 제4 인출부(28b)가 제2 측면(12d)으로 인출되는 폭은 제3 측면(12e)으로 인출되는 폭과 거의 동일해도 된다.
즉, 제3 인출부(28a)는 적층체(12)의 제4 측면(12f) 측으로 인출되고, 제4 인출부(28b)는 적층체(12)의 제3 측면(12e) 측으로 인출된다.
제1 내부전극층(18a)의 제1 대향부(24a)의 형상은 특별히 한정되지 않지만 직사각형상인 것이 바람직하다. 물론, 코너부를 라운드형으로 형성하거나, 코너부를 비스듬하게 형성해도 된다.
제2 내부전극층(18b)의 제2 대향부(24b)의 형상은 특별히 한정되지 않지만 직사각형상인 것이 바람직하다. 물론, 코너부를 라운드형으로 형성하거나, 코너부를 비스듬하게 형성해도 된다.
제1 내부전극층(18a)의 제1 인출부(26a)의 형상은 특별히 한정되지 않지만 직사각형상인 것이 바람직하다. 물론, 코너부를 라운드형으로 형성하거나, 코너부를 비스듬하게 형성해도 된다(테이퍼 형상). 또한, 어딘가를 향함에 따라 경사가 진 테이퍼 형상이어도 된다.
제1 내부전극층(18a)의 제2 인출부(26b)의 형상은 특별히 한정되지 않지만 직사각형상인 것이 바람직하다. 물론, 코너부를 라운드형으로 형성하거나, 코너부를 비스듬하게 형성해도 된다(테이퍼 형상). 또한, 어딘가를 향함에 따라 경사가 진 테이퍼 형상이어도 된다.
제2 내부전극층(18b)의 제3 인출부(28a)의 형상은 특별히 한정되지 않지만 직사각형상인 것이 바람직하다. 물론, 코너부를 라운드형으로 형성하거나, 코너부를 비스듬하게 형성해도 된다(테이퍼 형상). 또한, 어딘가를 향함에 따라 경사가 진 테이퍼 형상이어도 된다.
제2 내부전극층(18b)의 제4 인출부(28b)의 형상은 특별히 한정되지 않지만 직사각형상인 것이 바람직하다. 물론, 코너부를 라운드형으로 형성하거나, 코너부를 비스듬하게 형성해도 된다(테이퍼 형상). 또한, 어딘가를 향함에 따라 경사가 진 테이퍼 형상이어도 된다.
제1 내부전극층(18a)의 제1 대향부(24a)의 폭과 제1 내부전극층(18a)의 제1 인출부(26a)의 폭에서는 제1 인출부(26a)의 폭 쪽이 작다.
제1 내부전극층(18a)의 제1 대향부(24a)의 폭과 제1 내부전극층(18a)의 제2 인출부(26b)의 폭에서는 제2 인출부(26b)의 폭 쪽이 작다.
제2 내부전극층(18b)의 제2 대향부(24b)의 폭과 제2 내부전극층(18b)의 제3 인출부(28a)의 폭에서는 제3 인출부(28a)의 폭 쪽이 작다.
제2 내부전극층(18b)의 제2 대향부(24b)의 폭과 제2 내부전극층(18b)의 제4 인출부(28b)의 폭에서는 제4 인출부(28b)의 폭 쪽이 작다.
내부전극층(18)은 예를 들면, Ni, Cu, Ag, Pd, Au 등의 금속이나, 이들 금속의 1종을 포함하는 예를 들면 Ag-Pd합금 등의 합금에 의해 구성할 수 있다. 내부전극층(18)의 적층 매수는 10매 이상 700매 이하인 것이 바람직하다. 내부전극층(18)의 평균 두께는 0.2㎛ 이상 2.0㎛ 이하인 것이 바람직하다.
적층체(12)의 제1 주면(12a), 제2 주면(12b), 제1 측면(12c)~제4 측면(12f)에는 복수개의 외부전극(14, 15)이 형성된다.
외부전극(14)은 제1 내부전극층(18a)의 제1 인출부(26a)에 전기적으로 접속되도록 하여 형성되는 제1 외부전극(14a)과, 제2 인출부(26b)에 전기적으로 접속되도록 하여 형성되는 제2 외부전극(14b)을 가진다.
제1 외부전극(14a)은 제1 측면(12c) 및 제3 측면(12e)에서 제1 인출부(26a)를 덮도록 배치되고, 또한 제1 주면(12a) 및 제2 주면(12b)의 일부를 덮도록 배치된다. 또한, 제2 외부전극(14b)은 제2 측면(12d) 및 제4 측면(12f)에서 제2 인출부(26b)를 덮도록 배치되고, 또한 제1 주면(12a) 및 제2 주면(12b)의 일부를 덮도록 배치된다.
외부전극(15)은 제2 내부전극층(18b)의 제3 인출부(28a)에 전기적으로 접속되도록 하여 형성되는 제3 외부전극(15a)과, 제4 인출부(28b)에 전기적으로 접속되도록 하여 형성되는 제4 외부전극(15b)을 가진다.
제3 외부전극(15a)은 제1 측면(12c) 및 제4 측면(12f)에서 제3 인출부(28a)를 덮도록 배치되고, 또한 제1 주면(12a) 및 제2 주면(12b)의 일부를 덮도록 배치된다. 또한, 제4 외부전극(15b)은 제2 측면(12d) 및 제3 측면(12e)에서 제4 인출부(28b)를 덮도록 배치되고, 또한 제1 주면(12a) 및 제2 주면(12b)의 일부를 덮도록 배치된다.
적층체(12) 내에서는 제1 대향부(24a)와 제2 대향부(24b)가 세라믹층(16)을 사이에 두고 대향함으로써 전기 특성(예를 들면, 정전 용량)이 발생한다. 그 때문에, 제1 내부전극층(18a)이 접속된 제1 외부전극(14a) 및 제2 외부전극(14b)과 제2 내부전극층(18b)이 접속된 제3 외부전극(15a) 및 제4 외부전극(15b) 사이에 정전 용량을 얻을 수 있다. 따라서, 이와 같은 구조의 적층 세라믹 콘덴서(10)는 콘덴서로서 기능한다.
제1 주면(12a) 및 제2 주면(12b) 중 어느 하나에 위치하는 제1 외부전극(14a), 제2 외부전극(14b), 제3 외부전극(15a) 및 제4 외부전극(15b) 중 적어도 2개 이상의 외부전극(14, 15)의 표면에는 오목부(30)가 배치된다. 이로써, 외부전극 표면의 평탄도가 저감되게 되기 때문에, 적층 세라믹 콘덴서(10)를 실장함에 있어서, 실장기의 이미지 센서 등으로 외관의 확인을 수행할 때, 적층 세라믹 콘덴서(10)의 표면 반사광의 휘도를 억제하는 것이 가능해진다. 그 결과, 헐레이션을 억제할 수 있고, 적층 세라믹 콘덴서(10)의 외관을 정확하게 인식할 수 있다.
오목부(30)의 크기(면적)는 오목부(30)가 배치되는 제1 주면(12a) 혹은 제2 주면(12b) 상의 외부전극(14, 15) 면적의 1.1% 이상 34.9% 이하인 것이 바람직하다. 이로써, 외부전극 표면의 평탄도가 저감되고, 반사광의 휘도를 억제할 수 있기 때문에 보다 효과적으로 헐레이션을 억제할 수 있다. 그 결과, 적층 세라믹 콘덴서(10)의 외관을 보다 정확하게 인식할 수 있다.
오목부(30)의 크기가 오목부(30)가 배치되는 제1 주면(12a) 혹은 제2 주면(12b) 상의 외부전극(14, 15) 면적의 1.1%보다도 작아진 경우, 외부전극 표면의 반사광의 휘도 억제로는 이어지지 않아, 실장 시에 외부전극(14, 15)에서 헐레이션이 발생하고, 적층 세라믹 콘덴서(10)의 외관을 보다 정확하게 인식할 수 없어, 외관에 기초한 칩의 검출 문제가 발생하는 경우가 있다. 또한, 오목부(30)의 크기가 오목부(30)가 배치되는 제1 주면(12a) 혹은 제2 주면(12b) 상의 외부전극(14, 15) 면적의 34.9%보다도 커진 경우, 외부전극 표면의 외관 불량이 되어, 솔더 실장성 등의 문제가 생기는 경우가 있다.
오목부(30)의 크기(면적)는 이하와 같이 하여 산출된다.
즉, 외부전극 표면의 오목부(30) 면적의 산출 방법으로는 우선, 적층 세라믹 콘덴서(10)의 LW면에서, 외부전극(14, 15)에 오목부(30)가 있는 면을 윗면으로 하여, 레이저 변위계에 의해 적층 세라믹 콘덴서(10) 전체의 높이방향의 프로파일을 측정한다.
그 후, 오목부(30) 부분의 길이방향(y)과 폭방향(z)의 최대 길이를 측정하고, 그들을 곱함으로써 오목부(30)의 크기(면적)를 산출한다. 한편, 오목부(30) 부분은 프로파일상 높이가 연속적으로 얕아지는 부분을 기점으로 하고, 그 외 평면부의 높이로 되돌아가는 부분을 종점으로 한다.
오목부(30)의 깊이는 후술할 제3 도금층(48)의 두께에 대하여 2.5% 이상 40% 이하인 것이 바람직하다. 바꿔 말하면, 오목부(30)는 제3 도금층(48)을 관통하지 않을 정도로 마련된다. 이로써, 외부전극 표면의 평탄도가 저감되고, 반사광의 휘도를 억제할 수 있어, 헐레이션 억제 효과를 얻을 수 있다.
오목부(30)의 깊이가 후술할 제3 도금층(48)의 두께에 대하여 2.5%보다도 작아진 경우, 외부전극 표면의 반사광의 휘도 억제로는 이어지지 않아, 실장 시에 헐레이션에 의한 칩 검출의 문제가 발생하는 경우가 있다. 또한, 오목부(30)의 깊이가 제3 도금층(48)의 두께에 대하여 40%보다도 커진 경우, 외부전극 표면의 외관 불량이 되어, 솔더 실장성 등의 문제가 발생하거나, 적층체(12)에 데미지가 전해져, 구조 결함이 생기는 경우가 있다.
한편, 오목부(30)의 형상은 특별히 한정되지 않는다.
제3 도금층(48)의 두께와 오목부(30)의 깊이는 이하와 같이 하여 산출된다.
즉, 우선, 제3 도금층(48) 두께의 산출 방법으로는 적층 세라믹 콘덴서(10)를 제1 측면(12c)~제4 측면(12f) 중 어느 하나의 면으로부터, 연마하는 측면과 거의 평행하도록 연마를 실시하고, 도 4에 나타내는 바와 같은 절단면(LT 절단면)을 노출시킨다. 노출시킨 절단면에서, 제3 도금층(48)의 제1 주면(12a)과 제2 주면(12b)을 잇는 높이방향을 따른 두께는 마이크로스코프를 이용하여 측정할 수 있다.
다음으로, 오목부(30) 깊이의 산출 방법으로는 상기의 노출된 절단면에서, 외부전극(14, 15)의 최표면의 기준선으로부터 오목부(30)의 최하점까지의 수선의 길이를 마이크로스코프를 이용하여 측정할 수 있다. 한편, 오목부(30) 부분의 길이방향(y) 또는 폭방향(z) 길이의 1/2이 되는 위치의 절단면(LT 절단면)을 노출시킨다.
그리고 상기에서 산출한 제3 도금층(48)의 두께와 오목부(30)의 깊이로부터 오목부(30)의 제3 도금층(48)에 대한 비율을 산출할 수 있다.
오목부(30)의 직경은 20㎛ 이상 150㎛ 이하인 것이 바람직하다.
한편, 오목부(30)의 직경은 이하의 방법에 의해 측정된다.
즉, 우선, 적층 세라믹 콘덴서(10)의 LW면에서 외부전극(14, 15)에 찍힌 자국이 있는 면을 윗면으로 하고, 레이저 변위계에 의해 적층 세라믹 콘덴서(10) 전체의 높이방향의 프로파일을 측정한다.
그 후, 오목부(30) 부분의 길이방향(y)과 폭방향(z)의 최대 길이를 측정하고, 그들의 평균값을 오목부(30)의 직경으로 한다. 한편, 오목부(30) 부분은 프로파일상 높이가 연속적으로 얕아지는 부분을 기점으로 하고, 그 외 평면부의 높이로 되돌아가는 부분을 종점으로 한다.
오목부(30)를 마련하는 위치는 특별히 한정되지 않지만, 외부전극 중앙부에 마련하는 것이 바람직하다.
오목부(30)는 복수개 배치되어도 되지만, 각 외부전극(14, 15) 표면에 대하여 적어도 1개의 오목부(30)가 배치되는 것이 바람직하다.
외부전극(14, 15)은 적층체(12) 측으로부터 순서대로 하부전극층(40) 및 도금층(42)을 가진다.
하부전극층(40)은 Ni, Cr, Cu, Ti에서 선택되는 적어도 1개를 포함하는 박막 전극인 것이 바람직하다. 한편, 박막 전극은 스퍼터링법 또는 증착법 등의 박막 형성법에 의해 형성되는 것이 바람직하다.
하부전극층(40)은 제1 주면의 일부, 제2 주면의 일부를 덮도록 형성된다.
하부전극층(40)의 두께는 50㎚ 이상 400㎚ 이하인 것이 바람직하고, 50㎚ 이상 130㎚ 이하인 것이 더 바람직하다.
도금층(42)은 하부전극층(40) 상이면서 제1 측면(12c)~제4 측면(12d) 상에 배치되는 제1 도금층(44)과, 제1 도금층(44) 상에 배치되는 제2 도금층(46)과, 제2 도금층(46) 상에 배치되는 제3 도금층(48)을 가지는 것이 바람직하다. 이로써, 외부전극(14, 15)에서의 신뢰성을 확보할 수 있다.
제1 도금층(44)은 Cu도금층으로 이루어지는 것이 바람직하다. 이로써, 도금액 등의 수분 침입을 억제할 수 있다.
제1 도금층(44)은 하부전극층(40) 상과 제1 측면(12c)의 일부, 제2 측면(12b)의 일부, 제3 측면(12e)의 일부, 및 제4 측면(12f)의 일부를 덮도록 형성된다.
제1 도금층(44)의 두께는 2㎛ 이상 8㎛ 이하 정도인 것이 바람직하다.
제2 도금층(46)은 Ni 도금층으로 이루어지는 것이 바람직하다. 이로써, 하층 도금층이 적층 세라믹 콘덴서(10)를 실장할 때의 솔더에 의해 침식되는 것을 방지할 수 있다.
제2 도금층(46)은 제1 도금층(44)을 덮도록 배치된다.
제2 도금층(46)의 두께는 2㎛ 이상 4㎛ 이하 정도인 것이 바람직하다.
제3 도금층(48)은 Sn도금층인 것이 바람직하다. 이로써, 적층 세라믹 콘덴서(10)를 실장할 때의 솔더 젖음성을 향상시키고, 적층 세라믹 콘덴서(10)를 용이하게 실장할 수 있다.
제3 도금층(48)은 제2 도금층(46)을 덮도록 배치된다.
제3 도금층(48)의 두께는 2㎛ 이상 4㎛ 이하 정도인 것이 바람직하다.
한편, 적층 세라믹 콘덴서(10)의 길이방향(y)의 치수를 L치수로 하고, 적층체(12), 외부전극(14, 15)을 포함하는 적층 세라믹 콘덴서(10)의 높이방향(x)의 치수를 T치수로 하며, 적층체(12), 외부전극(14, 15)을 포함하는 적층 세라믹 콘덴서(10)의 폭방향(z)의 치수를 W치수로 한다.
적층 세라믹 콘덴서(10)의 길이방향(y)의 L치수는 0.45㎜ 이상 0.75㎜ 이하인 것이 바람직하다.
적층 세라믹 콘덴서(10)의 높이방향(x)의 T치수는 70㎛ 이상 110㎛ 이하인 것이 바람직하다.
적층 세라믹 콘덴서(10)의 폭방향(z)의 W치수는 0.85≤W/L≤1.0을 충족하는 것이 바람직하다. 높이방향(x)의 T치수가 0.04㎜ 이상 0.3㎜ 이하이다.
또한, 적층 세라믹 콘덴서(10)의 치수는 마이크로스코프에 의해 측정할 수 있다.
도 1에 나타내는 적층 세라믹 콘덴서(10)에 따르면, 제1 주면(12a) 및 제2 주면(12b) 중 어느 하나에 위치하는 제1 외부전극(14a), 제2 외부전극(14b), 제3 외부전극(15a) 및 제4 외부전극(15b)의 표면에 오목부(30)가 배치되므로, 외부전극 표면의 평탄도가 저감되게 되기 때문에, 적층 세라믹 콘덴서(10)를 실장함에 있어서, 실장기의 이미지 센서 등으로 외관의 확인을 수행할 때, 적층 세라믹 콘덴서(10) 표면의 반사광의 휘도를 억제하는 것이 가능해진다. 그 결과, 헐레이션을 억제할 수 있어, 적층 세라믹 콘덴서(10)의 외관을 정확하게 인식할 수 있다.
또한, 도 1에 나타내는 적층 세라믹 콘덴서(10)에서는 오목부(30) 면적과 외부전극 표면의 면적의 비가 1.1% 이상 34.9% 이하이면, 적층 세라믹 콘덴서(10) 표면의 반사광의 휘도를 보다 억제하는 것이 가능해진다. 그 결과, 헐레이션을 억제할 수 있어, 적층 세라믹 콘덴서(10)의 외관을 보다 정확하게 인식할 수 있다.
또한, 도 1에 나타내는 적층 세라믹 콘덴서(10)에서는 오목부(30) 깊이와 제3 도금층(48) 두께의 비가 2.5% 이상 40% 이하이면, 적층 세라믹 콘덴서(10) 표면의 반사광의 휘도를 보다 억제하는 것이 가능해진다. 그 결과, 헐레이션을 억제할 수 있어, 적층 세라믹 콘덴서(10)의 외관을 보다 정확하게 인식할 수 있다.
다음으로, 본 발명에 따른 제1 실시형태의 변형예에 따른 적층 세라믹 콘덴서에 대해 설명한다. 도 9a는 본 발명에 따른 제1 실시형태의 변형예에 따른 적층 세라믹 콘덴서의 외관 사시도이다. 도 9b는 본 발명에 따른 제1 실시형태의 변형예에 따른 적층 세라믹 콘덴서의 하면도이다. 도 9a 및 도 9b에 나타내는 적층 세라믹 콘덴서(10')에서 도 1~도 8b에 나타낸 적층 세라믹 콘덴서(10)와 동일한 부분에는 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
제1 실시형태의 변형예에 따른 적층 세라믹 콘덴서(10')는 외부전극이 적층체(12)의 제2 주면(12b)에는 배치되지 않은 점에서 적층 세라믹 콘덴서(10)와는 다르다.
적층 세라믹 콘덴서(10')는 직방체상의 적층체(12)와 외부전극(14', 15')을 포함한다.
외부전극(14')은 제1 내부전극층(18a)의 제1 인출부(26a)에 전기적으로 접속되도록 하여 형성되는 제1 외부전극(14a')과, 제2 인출부(26b)에 전기적으로 접속되도록 하여 형성되는 제2 외부전극(14b')을 가진다.
제1 외부전극(14a')은 제1 측면(12c) 및 제3 측면(12e)에서 제1 인출부(26a)를 덮도록 배치되고, 또한 제1 주면(12a)의 일부를 덮도록 배치된다. 또한, 제2 외부전극(14b')은 제2 측면(12d) 및 제4 측면(12f)에서 제2 인출부(26b)를 덮도록 배치되며, 또한 제1 주면(12a)의 일부를 덮도록 배치된다.
외부전극(15')은 제2 내부전극층(18b)의 제3 인출부(28a)에 전기적으로 접속되도록 하여 형성되는 제3 외부전극(15a')과, 제4 인출부(28b)에 전기적으로 접속되도록 하여 형성되는 제4 외부전극(15b')을 가진다.
제3 외부전극(15a')은 제1 측면(12c) 및 제4 측면(12f)에서 제3 인출부(28a)를 덮도록 배치되고, 또한 제1 주면(12a)의 일부를 덮도록 배치된다. 또한, 제4 외부전극(15b')은 제2 측면(12d) 및 제3 측면(12e)에서 제4 인출부(28b)를 덮도록 배치되며, 또한 제1 주면(12a)의 일부를 덮도록 배치된다.
제1 주면(12a)에 위치하는 제1 외부전극(14a'), 제2 외부전극(14b'), 제3 외부전극(15a') 및 제4 외부전극(15b') 중 적어도 2개 이상의 외부전극(14', 15')의 표면에 오목부(30)가 배치된다. 이로써, 외부전극 표면의 평탄도가 저감되게 되기 때문에, 적층 세라믹 콘덴서(10')를 실장함에 있어서, 실장기의 이미지 센서 등으로 외관의 확인을 수행할 때, 적층 세라믹 콘덴서(10') 표면의 반사광의 휘도를 억제하는 것이 가능해진다. 그 결과, 헐레이션을 억제할 수 있어, 적층 세라믹 콘덴서(10')의 외관을 정확하게 인식할 수 있다.
외부전극(14', 15')은 적층체(12) 측으로부터 순서대로 하부전극층(40) 및 도금층(42)을 가지는 것이 바람직하다.
도 9a 및 도 9b에 나타내는 적층 세라믹 콘덴서(10')는 상술한 적층 세라믹 콘덴서(10)와 동일한 효과를 발휘함과 함께, 이하의 효과를 발휘한다.
즉, 제2 주면(12b)의 표면에 외부전극(14', 15')이 형성되지 않았으므로, 그 두께가 없는 만큼 적층체(12)의 두께를 두껍게 할 수 있어, 적층 세라믹 콘덴서(10') 강도의 향상, 및 체적(體積)당 정전 용량의 향상이 가능해진다. 또한, 실장 시에 솔더가 적층 세라믹 콘덴서(10')의 윗면(제2 주면(12b))으로 젖어 올라가는 것을 억제할 수 있기 때문에, 그 만큼 적층체(12)의 두께를 더 두껍게 할 수 있다.
또한, 적층 세라믹 콘덴서(10')의 높이방향(x)의 T치수를 작게 할 수 있고, 그 결과, 보다 박형화된 적층 세라믹 콘덴서(10')를 얻을 수 있다.
(2) 적층 세라믹 콘덴서의 제조 방법
다음으로, 적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서(10, 10')의 제조 방법에 대해 설명한다.
우선, 세라믹 그린시트와 내부전극용 도전성 페이스트를 준비한다. 세라믹 그린시트나 내부전극용 도전성 페이스트는 바인더(예를 들면, 공지의 유기 바인더 등) 및 용제(예를 들면, 유기 용제 등)를 포함한다.
다음으로, 세라믹 그린시트 상에 예를 들면, 그라비어 인쇄 등에 의해 소정 패턴으로 도전성 페이스트를 인쇄하고, 도 8a 및 도 8b에 나타내는 바와 같은 내부전극 패턴이 형성된다. 구체적으로는 세라믹 그린시트 상에 도전성 재료로 이루어지는 페이스트를 그라비어법 등의 방법으로 도포함으로써 도전성 페이스트층이 형성된다. 도전성 재료로 이루어지는 페이스트는 예를 들면, 금속 분말에 유기 바인더 및 유기 용제가 첨가된 것이다. 또한, 내부전극 패턴이 인쇄되지 않은 외층용 세라믹 그린시트도 제작한다.
그리고 이들 내부전극 패턴이 형성된 세라믹 그린시트를 이용하여 적층 시트가 제작된다. 즉, 내부전극 패턴이 형성되지 않은 세라믹 그린시트를 적층하고, 그 위에 도 8a에 나타내는 바와 같은 제1 내부전극층(18a)에 대응하는 내부전극 패턴이 형성된 세라믹 그린시트와 도 8b에 나타내는 바와 같은 제2 내부전극층(18b)에 대응하는 내부전극 패턴이 형성된 세라믹 그린시트를 교대로 적층하고, 또한 내부전극 패턴이 형성되지 않은 세라믹 그린시트를 적층함으로써 적층 시트가 제작된다.
또한, 적층 시트를 정수압 프레스 등의 수단에 의해 적층방향으로 프레싱하고, 적층 블록을 제작한다.
이어서, 적층 블록을 소정 사이즈로 커팅함으로써 적층 칩을 제작한다. 이때, 배럴 연마 등에 의해 적층 칩의 모서리부 및 능선부가 라운드형으로 형성되어도 된다.
다음으로, 적층 칩을 소성함으로써, 도 10에 나타내는 바와 같은 적층체(12)를 제작한다. 소성 온도는 세라믹이나 내부전극의 재료에 따라 다르지만, 900℃ 이상 1300℃ 이하인 것이 바람직하다.
이때, 도 10에 나타내는 바와 같이, 적층체(12)의 제1 측면(12c) 및 제3 측면(12e)으로부터는 제1 내부전극층(18a)의 제1 인출부(26a)가 노출되고, 적층체(12)의 제1 측면(12c) 및 제4 측면(12f)으로부터는 제2 내부전극층(18b)의 제3 인출부(28a)가 노출된다. 또한, 적층체(12)의 제2 측면(12d) 및 제4 측면(12f)으로부터는 제1 내부전극층(18a)의 제2 인출부(26b)가 노출되고, 적층체(12)의 제2 측면(12d) 및 제3 측면(12e)으로부터는 제2 내부전극층(18b)의 제4 인출부(28b)가 노출된다.
이어서, 적층체(12)에 외부전극(14, 15)이 형성된다.
즉, 도 11에 나타내는 바와 같이, 제1 내부전극층(18a)의 제1 인출부(26a)를 덮기 위한 제1 도금층(44)을 형성하기 위해, 제1 주면(12a) 및 제2 주면(12b)의 표면에 Ni/Cu합금을 주성분으로 하는 하부전극층(40)이 스퍼터에 의해 형성된다. 또한, 하부전극층(40)으로서, 제2 내부전극층(18b)의 제3 인출부(28a)를 덮기 위한 제1 도금층(44)을 형성하기 위해, 제1 주면(12a) 및 제2 주면(12b)의 표면에 Ni/Cu합금을 주성분으로 하는 하부전극층(40)이 스퍼터에 의해 형성된다. 이때, 측면으로의 돌아들어감은 거의 없다.
마찬가지로, 제1 내부전극층(18a)의 제2 인출부(26b)를 덮기 위한 제1 도금층(44)을 형성하기 위해, 제1 주면(12a) 및 제2 주면(12b)의 표면에, Ni/Cu합금을 주성분으로 하는 하부전극층(40)이 스퍼터에 의해 형성된다. 또한, 제2 내부전극층(18b)의 제4 인출부(28b)를 덮기 위한 제1 도금층(44)을 형성하기 위해, 제1 주면(12a) 및 제2 주면(12b)의 표면에 Ni/Cu합금을 주성분으로 하는 하부전극층(40)이 스퍼터에 의해 형성된다. 이때, 측면으로의 돌아들어감은 거의 없다.
이어서, 도 12에 나타내는 바와 같이, 적층체(12)의 제1 측면(12c) 및 제3 측면(12e)으로부터 노출된 제1 내부전극층(18a)의 제1 인출부(26a) 및 하부전극층(40)을 덮도록 하여, 제1 측면(12c) 및 제3 측면(12e) 일부의 표면, 그리고 제1 주면(12a) 및 제2 주면(12b) 일부의 표면에 연속하여 Cu도금에 의해 제1 도금층(44)이 형성된다. 또한, 적층체(12)의 제1 측면(12c) 및 제4 측면(12f)으로부터 노출된 제2 내부전극층(18b)의 제3 인출부(28a)를 덮도록 하여, 제1 측면(12c) 및 제4 측면(12f) 일부의 표면, 그리고 제1 주면(12a) 및 제2 주면(12b) 일부의 표면에 연속하여 Cu도금에 의해 제1 도금층(44)이 형성된다.
마찬가지로, 적층체(12)의 제2 측면(12d) 및 제4 측면(12f)으로부터 노출된 제1 내부전극층(18a)의 제2 인출부(26b)를 덮도록 하여, 제2 측면(12d) 및 제4 측면(12f) 일부의 표면, 그리고 제1 주면(12a) 및 제2 주면(12b) 일부의 표면에 연속하여 Cu도금에 의해 제1 도금층(44)이 형성된다. 또한, 적층체(12)의 제2 측면(12d) 및 제3 측면(12e)으로부터 노출된 제2 내부전극층(18b)의 제4 인출부(28b)를 덮도록 하여, 제2 측면(12d) 및 제3 측면(12e) 일부의 표면, 그리고 제1 주면(12a) 및 제2 주면(12b) 일부의 표면에 연속하여 Cu도금에 의해 제1 도금층(44)이 형성된다.
한편, 적층 세라믹 콘덴서(10')와 같이, 제2 주면(12b)에 외부전극이 배치되지 않는 바와 같은 외부전극(14', 15')을 형성하는 경우는 제2 주면(12b)에 하부전극층(40)은 형성되지 않는다.
그리고 각각의 제1 도금층(44)의 표면을 덮도록 제2 도금층(46)이 형성된다. 이때, 제2 도금층(46)으로서 예를 들면, Ni도금층이 형성된다.
또한, 제2 도금층(46)의 표면을 덮도록 제3 도금층(48)이 형성된다. 이때, 제3 도금층(48)은 예를 들면, Sn도금층으로 형성된다.
이어서, 제1 주면(12a) 혹은 제2 주면(12b) 상에 위치하는 외부전극(14, 15)의 표면에 오목부(30)를 형성한다.
오목부(30)의 형성 방법에서 외부전극(14, 15)의 표면에서 오목부(30)를 형성하고 싶은 부분에 대하여, 절삭 가능한 금속제의 봉을 눌러 접촉시킴으로써 오목부(30)를 형성한다. 이때, 금속제의 봉의 지름 크기나 압입량(壓入量)을 변경함으로써, 오목부(30)의 깊이, 직경 및 면적을 조정하도록 바꿀 수 있다.
이상과 같이 하여, 도 1에 나타내는 바와 같은 적층 세라믹 콘덴서(10) 혹은 도 9a 및 도 9b에 나타내는 바와 같은 적층 세라믹 콘덴서(10')가 제조된다.
2. 제2 실시형태
(1) 적층 세라믹 전자부품
본 발명의 적층 세라믹 전자부품으로서, 제2 실시형태에 따른 적층 세라믹 콘덴서에 대해 설명한다.
도 13은 본 발명에 따른 적층 세라믹 전자부품으로서의 제2 실시형태의 적층 세라믹 콘덴서를 나타내는 외관 사시도이다. 도 14는 도 13에 나타내는 적층 세라믹 콘덴서의 선 XIV-XIV에서의 단면도이다. 도 15는 도 13에 나타내는 적층 세라믹 콘덴서의 선 XV-XV에서의 단면도이다. 도 16은 도 13에 나타내는 적층 세라믹 콘덴서의 선 XVI-XVI에서의 단면도이다. 도 17은 도 13~도 16에 나타내는 적층체의 분해 사시도이다. 도 18a는 도 13에 나타내는 적층 세라믹 콘덴서의 제1 내부전극층의 패턴을 나타내는 도면이다. 도 18b는 도 13에 나타내는 적층 세라믹 콘덴서의 제2 내부전극층의 패턴을 나타내는 도면이다. 한편, 도 13~도 18b에 나타내는 적층 세라믹 콘덴서(110)에서 도 1~도 5에 나타낸 적층 세라믹 콘덴서(10)와 동일한 부분에는 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
적층 세라믹 콘덴서(110)는 직방체상의 적층체(12)와 외부전극(114, 115)을 포함한다.
적층체(12)는 복수개의 세라믹층(16) 및 복수개의 내부전극층(118)을 포함한다.
적층 세라믹 콘덴서(110)에서는 도 14~도 16에 나타내는 바와 같이, 적층체(12) 내에서 내부전극층(118)이 세라믹층(16)을 사이에 두고 교대로 적층된다.
적층체(12)는 복수개의 내부전극층(118)으로서, 복수개의 제1 내부전극층(118a) 및 복수개의 제2 내부전극층(118b)을 가진다. 제1 내부전극층(118a)과 제2 내부전극층(118b)은 세라믹층(16)을 사이에 두고 교대로 적층된다.
제1 내부전극층(118a)은 세라믹층(16)의 표면에 배치된다. 또한, 제1 내부전극층(118a)은 제1 주면(12a) 및 제2 주면(12b)에 대향하는 제1 대향부(24a)를 가지며, 제1 주면(12a)과 제2 주면(12b)을 잇는 방향으로 적층된다.
또한, 제2 내부전극층(118b)은 제1 내부전극층(118a)이 배치되는 세라믹층(16)과 다른 세라믹층(16)의 표면에 배치된다. 제2 내부전극층(118b)은 제1 주면(12a) 및 제2 주면(12b)에 대향하는 제2 대향부(24b)를 가지며, 제1 주면(12a)과 제2 주면(12b)을 잇는 방향으로 적층된다.
제1 내부전극층(118a)은 제1 인출부(26a)에 의해 적층체(12)의 제1 측면(12c)으로 인출되고, 제2 인출부(26b)에 의해 적층체(12)의 제2 측면(12d)으로 인출된다. 제1 인출부(26a)는 적층체(12)의 제3 측면(12e) 측으로 인출되고, 제2 인출부(26b)는 적층체(12)의 제4 측면(12f) 측으로 인출된다.
제2 내부전극층(118b)은 제3 인출부(28a)에 의해 적층체(12)의 제1 측면(12c)으로 인출되고, 제4 인출부(28b)에 의해 적층체(12)의 제2 측면(12d)으로 인출된다. 제3 인출부(28a)는 적층체(12)의 제4 측면(12f) 측으로 인출되고, 제4 인출부(28b)는 적층체(12)의 제3 측면(12c) 측으로 인출된다.
제1 내부전극층(118a) 및 제2 내부전극층(118b)은 적층체(12)의 제3 측면(12e) 및 제4 측면(12f)에는 노출되지 않는다.
한편, 제1 내부전극층(118a)의 제1 인출부(26a)는 제1 측면(12c), 제2 측면(12d), 제3 측면(12e) 및 제4 측면(12f) 중 1개의 측면으로 인출되어도 되고, 그 경우, 제1 내부전극층(118a)의 제2 인출부(26b)는 제1 인출부(26a)가 인출된 측면 이외의 1개의 측면으로 인출되어도 된다.
또한, 제2 내부전극층(118b)의 제3 인출부(28a)는 제1 측면(12c), 제2 측면(12d), 제3 측면(12e) 및 제4 측면(12f) 중 1개의 측면으로 인출되어도 되고, 제2 내부전극층(118b)의 제4 인출부(28b)는 제3 인출부(28a)가 인출된 측면 이외의 1개의 측면으로 인출되어도 된다.
또한, 적층 세라믹 콘덴서(110)를 높이방향(x)에서 보았을 때, 제1 내부전극층(118a)의 제1 인출부(26a)와 제2 인출부(26b)를 잇는 직선과, 제2 내부전극층(118b)의 제3 인출부(28a)와 제4 인출부(28b)를 잇는 직선은 교차하는 것이 바람직하다.
또한, 적층체(12)의 측면(12c, 12d, 12e, 12f)에서, 제1 내부전극층(118a)의 제1 인출부(26a)와 제2 내부전극층(118b)의 제4 인출부(28b)는 대향하는 위치로 인출되고, 제1 내부전극층(118a)의 제2 인출부(26b)와 제2 내부전극층(118b)의 제3 인출부(28a)는 대향하는 위치로 인출되는 것이 바람직하다.
적층체(12)의 제1 주면(12a), 제2 주면(12b), 제1 측면(12c) 및 제2 측면(12d)에는 외부전극(114, 115)이 형성된다.
외부전극(114)은 제1 내부전극층(118a)의 제1 인출부(26a)에 전기적으로 접속되도록 하여 형성되는 제1 외부전극(114a)과, 제2 인출부(26b)에 전기적으로 접속되도록 하여 형성되는 제2 외부전극(114b)을 가진다.
제1 외부전극(114a)은 제1 측면(12c)에서 제1 인출부(26a)를 덮도록 배치되고, 제1 주면(12a), 제2 주면(12b) 및 제3 측면(12e)의 일부를 덮도록 배치된다. 또한, 제2 외부전극(114b)은 제2 측면(12d)에서 제2 인출부(26b)를 덮도록 배치되고, 제1 주면(12a), 제2 주면(12b) 및 제4 측면(12f)의 일부를 덮도록 배치된다.
외부전극(115)은 제2 내부전극층(118b)의 제3 인출부(28a)에 전기적으로 접속되도록 하여 형성되는 제3 외부전극(115a)과, 제4 인출부(28b)에 전기적으로 접속되도록 하여 형성되는 제4 외부전극(115b)을 가진다.
제3 외부전극(115a)은 제1 측면(12c)에서 제3 인출부(28a)를 덮도록 배치되고, 제1 주면(12a), 제2 주면(12b) 및 제4 측면(12f)의 일부를 덮도록 배치된다. 또한, 제4 외부전극(115b)은 제2 측면(12d)에서 제4 인출부(28b)를 덮도록 배치되고, 제1 주면(12a), 제2 주면(12b) 및 제3 측면(12e)의 일부를 덮도록 배치된다.
또한, 도 13에 나타내는 바와 같이, 내부전극층(118)이 인출되지 않은 제3 측면(12e) 또는 제4 측면(12f)에 배치되는 외부전극(114, 115)은 내부전극층(118)이 인출되지 않은 측면 중 어느 한쪽의 단변(短邊)과 그 단변의 단부(端部)로부터 양 장변(長邊)의 중간부까지의 부분을 コ자 형상으로 덮는 것이 바람직하다.
적층체(12) 내에서는 제1 대향부(24a)와 제2 대향부(24b)가 세라믹층(16)을 사이에 두고 대향함으로써 전기 특성(예를 들면, 정전 용량)이 발생한다. 그 때문에, 제1 내부전극층(118a)이 접속된 제1 외부전극(114a) 및 제2 외부전극(114b)과 제2 내부전극층(118b)이 접속된 제3 외부전극(115a) 및 제4 외부전극(115b) 사이에 정전 용량을 얻을 수 있다. 따라서, 이와 같은 구조의 적층 세라믹 콘덴서(110)는 콘덴서로서 기능한다.
제1 주면(12a) 및 제2 주면(12b) 중 어느 하나에 위치하는 제1 외부전극(114a), 제2 외부전극(114b), 제3 외부전극(115a) 및 제4 외부전극(115b) 중 적어도 2개 이상의 외부전극(114, 115)의 표면에 오목부(30)가 배치된다. 이로써, 외부전극 표면의 평탄도가 저감되게 되기 때문에, 적층 세라믹 콘덴서(110)를 실장함에 있어서, 실장기의 이미지 센서 등으로 외관의 확인을 수행할 때, 적층 세라믹 콘덴서(110) 표면의 반사광의 휘도를 억제하는 것이 가능해진다. 그 결과, 헐레이션을 억제할 수 있고, 적층 세라믹 콘덴서(110)의 외관을 정확하게 인식할 수 있다.
외부전극(114, 115)은 적층체(12) 측으로부터 순서대로 하부전극층(40) 및 도금층(42)을 가지는 것이 바람직하다.
도 13에 나타내는 적층 세라믹 콘덴서(110)는 제1 실시형태에 따른 적층 세라믹 콘덴서(10)와 동일한 효과를 발휘한다.
(2) 적층 세라믹 전자부품의 제조 방법
다음으로, 적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서(110)의 제조 방법에 대해 설명한다.
우선, 세라믹 그린시트와 내부전극용 도전성 페이스트를 준비한다. 세라믹 그린시트나 내부전극용 도전성 페이스트는 바인더(예를 들면, 공지의 유기 바인더 등) 및 용제(예를 들면, 유기 용제 등)를 포함한다.
다음으로, 세라믹 그린시트 상에 예를 들면, 그라비어 인쇄 등에 의해, 소정 패턴으로 도전성 페이스트를 인쇄하고, 도 18a 및 도 18b에 나타내는 바와 같은 내부전극 패턴이 형성된다. 구체적으로는 세라믹 그린시트 상에, 도전성 재료로 이루어지는 페이스트를 그라이버 인쇄법 등의 방법으로 도포함으로써, 도전성 페이스트층이 형성된다. 도전성 재료로 이루어지는 페이스트는 예를 들면, 금속 분말에 유기 바인더 및 유기 용제가 첨가된 것이다. 또한, 내부전극 패턴이 인쇄되지 않은 외층용 세라믹 그린시트도 제작한다.
그리고 이들 내부전극 패턴이 형성된 세라믹 그린시트를 이용하여 적층 시트가 제작된다. 즉, 내부전극 패턴이 형성되지 않은 세라믹 그린시트를 적층하고, 그 위에 도 18a에 나타내는 바와 같은 제1 내부전극층(118a)에 대응하는 내부전극 패턴이 형성된 세라믹 그린시트와 도 18b에 나타내는 바와 같은 제2 내부전극층(118b)에 대응하는 내부전극 패턴이 형성된 세라믹 그린시트를 교대로 적층하고, 또한 내부전극 패턴이 형성되지 않은 세라믹 그린시트를 적층함으로써, 적층 시트가 제작된다.
또한, 적층 시트를 정수압 프레스 등의 수단에 의해 적층방향으로 프레싱하고, 적층 블록을 제작한다.
이어서, 적층 블록을 소정 사이즈로 커팅함으로써 적층 칩을 제작한다. 이때, 배럴 연마 등에 의해 적층 칩의 모서리부 및 능선부가 라운드형으로 형성되어도 된다.
다음으로, 적층 칩을 소성함으로써 도 19에 나타내는 바와 같은 적층체(12)를 제작한다. 소성 온도는 세라믹이나 내부전극의 재료에 따라 다르지만, 900℃ 이상 1300℃ 이하인 것이 바람직하다.
이때, 도 20에 나타내는 바와 같이, 적층체(12)의 제1 측면(12c)으로부터는 제1 내부전극층(118a)의 제1 인출부(26a) 및 제2 내부전극층(118b)의 제3 인출부(28a)가 노출된다. 또한, 적층체(12)의 제2 측면(12d)으로부터는 제1 내부전극층(118a)의 제2 인출부(26b) 및 제2 내부전극층(118b)의 제4 인출부(28b)가 노출된다.
이어서, 적층체(12)에 외부전극(114, 115)이 형성된다.
즉, 제1 내부전극층(118a)의 제1 인출부(26a)를 덮기 위한 제1 도금층(44)을 형성하기 위해, 제1 주면(12a) 및 제2 주면(12b)의 표면에 Ni/Cu합금을 주성분으로 하는 하부전극층(40)이 스퍼터에 의해 형성된다. 또한, 제2 내부전극층(118b)의 제3 인출부(28a)를 덮기 위한 제1 도금층(44)을 형성하기 위해, 제1 주면(12a) 및 제2 주면(12b)의 표면에 Ni/Cu합금을 주성분으로 하는 하부전극층(40)이 스퍼터에 의해 형성된다. 이때, 측면으로의 돌아들어감은 거의 없다.
마찬가지로, 제1 내부전극층(118a)의 제2 인출부(26b)를 덮기 위한 제1 도금층(44)을 형성하기 위해, 제1 주면(12a) 및 제2 주면(12b)의 표면에 Ni/Cu합금을 주성분으로 하는 하부전극층(40)이 스퍼터에 의해 형성된다. 또한, 제2 내부전극층(118b)의 제4 인출부(28b)를 덮기 위한 제1 도금층(44)을 형성하기 위해, 제1 주면(12a) 및 제2 주면(12b)의 표면에 Ni/Cu합금을 주성분으로 하는 하부전극층(40)이 스퍼터에 의해 형성된다. 이때, 측면으로의 돌아들어감은 거의 없다.
이어서, 적층체(12)의 제1 측면(12c)으로부터 노출된 제1 내부전극층(118a)의 제1 인출부(26a) 및 하부전극층(40)을 덮도록 하여, 제1 측면(12c)의 일부의 표면, 그리고 제1 주면(12a)의 일부 및 제2 주면(12b)의 일부의 표면에 연속하여 Cu도금에 의해 제1 도금층(44)이 형성된다.
또한, 적층체(12)의 제2 측면(12d)으로부터 노출된 제1 내부전극층(118a)의 제2 인출부(26b)를 덮도록 하여, 제2 측면(12d)의 일부의 표면, 그리고 제1 주면(12a)의 일부 및 제2 주면(12b)의 일부의 표면에 연속하여 Cu도금에 의해 제1 도금층(44)이 형성된다.
마찬가지로, 적층체(12)의 제1 측면(12c)으로부터 노출된 제2 내부전극층(118b)의 제3 인출부(28a)를 덮도록 하여, 제1 측면(12c)의 일부의 표면, 그리고 제1 주면(12a)의 일부 및 제2 주면(12b)의 일부의 표면에 연속하여 Cu도금에 의해 제1 도금층(44)이 형성된다.
또한, 적층체(12)의 제2 측면(12d)으로부터 노출된 제2 내부전극층(118b)의 제4 인출부(28b)를 덮도록 하여, 제2 측면(12d)의 일부의 표면, 그리고 제1 주면(12a)의 일부 및 제2 주면(12b)의 일부의 표면에 연속하여 Cu도금에 의해 제1 도금층(44)이 형성된다.
그리고 제1 도금층(44)의 표면을 덮도록 제2 도금층(46)이 형성된다. 이때, 제2 도금층(46)은 Ni도금층으로 형성된다.
또한, 제2 도금층(46)의 표면을 덮도록 제3 도금층(48)이 형성된다. 이때, 제3 도금층(48)은 Sn도금층으로 형성된다.
그리고 도금층(42)에 의해, 내부전극층(118)이 인출되지 않은 측면에 배치되는 외부전극(114, 115)은 내부전극층(118)이 인출되지 않은 측면의 양 단변과 양 단변의 단부로부터 양 장변의 중간부까지의 부분을 덮도록 コ자 형상으로 형성된다.
그 후, 제1 실시형태에서의 적층 세라믹 콘덴서(10)와 동일한 방법에 의해, 외부전극(114, 115)의 표면에 오목부(30)가 형성된다.
이상과 같이 하여, 도 13에 나타내는 바와 같은 적층 세라믹 콘덴서(110)가 제조된다.
3. 실험예
이상과 같이 하여 얻어진 적층 세라믹 콘덴서의 효과는 다음 실험예로부터도 분명해질 것이다.
상술한 본 발명에 따른 적층 세라믹 전자부품으로서, 상기의 제조 방법에 따라 도 1~도 6에 나타내는 구조를 가지는 적층 세라믹 콘덴서를 제작하고, 실장기에서의 헐레이션의 발생 유무의 확인과, 외관검사에 의한 오목부 상태의 확인을 실시했다.
(1) 실시예의 사양
실시예로서, 상술한 제1 실시형태에서 설명한 적층 세라믹 콘덴서의 제조 방법에 따라, 이하에 기재되는 바와 같은 사양을 가지는 실시예 1~실시예 21의 적층 세라믹 콘덴서의 샘플을 제작했다.
각 실시예에서의 적층 세라믹 콘덴서의 공통 사양은 이하와 같다.
·시료의 사양
·적층 세라믹 콘덴서의 치수: 표 1 및 표 2를 참조
·세라믹층의 재료: BaTiO3
·용량: 220nF
·정격 전압: 4V
·내부전극층
·내부전극층의 패턴: 도 8a 및 도 8b를 참조
·내부전극의 재료: Ni
·외부전극의 구조
·하부전극층
·하부전극층과 제1 도금층, 제2 도금층 및 제3 도금층에 의해 구성
·하부전극층: 스퍼터링법으로 형성한 박막전극(스퍼터 전극)
·하부전극층의 재료: Ni, Cr, Cu를 포함하는 합금
·하부전극층의 두께: 200㎚
·도금층
·제1 도금층의 재료: Cu
·제1 도금층의 두께: 5㎛
·제2 도금층의 재료: Ni
·제2 도금층의 두께: 3㎛
·제3 도금층의 재료: Sn
·제3 도금층의 두께: 3㎛
·오목부의 구조
·오목부의 형성 위치: 외부전극의 중앙부에 형성
·오목부의 면적: 표 1 및 표 2를 참조
·오목부의 깊이: 표 1 및 표 2를 참조
(2) 비교예의 사양
또한, 비교예로서, 외부전극에 오목부를 형성하지 않은 적층 세라믹 콘덴서의 시료를 제작했다.
비교예에서의 적층 세라믹 콘덴서는 제1 실시형태에서 설명한 적층 세라믹 콘덴서의 제조 방법에 따라 제작했다. 그 밖에, 세라믹층의 재료나 내부전극의 재료 등은 실시예와 공통된다.
비교예의 적층 세라믹 콘덴서의 사양은 표 1에 나타낸다.
(3) 각 치수의 측정·산출 방법
(a) 외부전극 표면의 길이방향 치수의 측정 방법
각 시료에서의 외부전극 표면의 길이방향의 치수의 측정 방법에서, 제1 주면 또는 제2 주면에 형성되는 제1 외부전극~제4 외부전극 중 어느 하나의 길이방향의 치수를 마이크로스코프를 이용하여 측정했다.
(b) 외부전극 표면의 폭방향 치수의 측정 방법
각 시료에서의 외부전극의 폭방향 치수의 측정 방법에서, 제1 주면 또는 제2 주면에 형성되는 제1 외부전극~제4 외부전극 중 어느 하나의 폭방향의 치수를 마이크로스코프를 이용하여 측정했다.
(c) 외부전극 표면 면적의 산출 방법
외부전극 표면 면적은 상술한 방법에 의해 측정된 외부전극 표면의 길이방향의 치수와 외부전극 표면의 폭방향의 치수로부터 산출했다.
(d) 오목부 직경의 산출 방법
외부전극 표면의 오목부 직경은 이하의 방법에 의해 측정했다.
즉, 우선, 적층 세라믹 콘덴서의 LW면에서, 외부전극에 찍힌 자국이 있는 면을 윗면으로 하여, 레이저 변위계에 의해 적층 세라믹 콘덴서 전체의 높이방향의 프로파일을 측정했다.
그 후, 오목부 부분의 길이방향(y)과 폭방향(z)의 최대 길이를 측정하고, 그들의 평균값을 오목부의 직경으로 했다. 한편, 오목부 부분은 프로파일상 높이가 연속적으로 얕아지는 부분을 기점으로 하고, 그 외 평면부의 높이로 되돌아가는 부분을 종점으로 했다.
(e) 오목부 면적의 산출 방법
외부전극 표면의 오목부 면적의 산출 방법에서, 시료인 적층 세라믹 콘덴서의 LW면에서, 외부전극에 오목부가 있는 면을 윗면으로 하여, 레이저 변위계에 의해 적층 세라믹 콘덴서 전체의 높이방향의 프로파일을 측정했다.
그 후, 오목부 부분의 길이방향(y)과 폭방향(z)의 최대 길이를 측정하고, 그들을 곱함으로써 오목부의 면적을 산출했다. 한편, 오목부 부분은 프로파일상 높이가 연속적으로 얕아지는 부분을 기점으로 하고, 그 외 평면부의 높이로 되돌아가는 부분을 종점으로 했다.
(f) 오목부 면적과 외부전극 표면 면적의 비의 산출 방법
오목부 면적과 외부전극 표면 면적의 비는 상술한 방법에 의해 산출된 오목부 면적과 외부전극 표면 면적으로부터 산출했다. 구체적으로는, 오목부 면적과 외부전극 표면 면적의 비=(오목부 면적)/(외부전극 표면 면적)에 의해 산출했다.
(g) 제3 도금층의 두께, 및 오목부 깊이의 측정 방법
제3 도금층 두께의 측정 방법에서, 시료인 적층 세라믹 콘덴서를 제1 측면~제4 측면 중 어느 하나의 면으로부터 연마하는 측면과 거의 평행해지도록 연마를 실시하고, 예를 들면, 도 4에 나타내는 바와 같은 절단면(LT 절단면)을 노출시켰다. 그리고 노출시킨 절단면에서, 제3 도금층의 제1 주면과 제2 주면을 잇는 높이방향을 따른 두께를 마이크로스코프를 이용하여 측정한 값을 제3 도금층의 두께로 했다.
또한, 오목부 깊이의 측정 방법에서, 상술한 방법에 의해 노출된 LT 절단면에서, 외부전극의 최표면의 기준선으로부터 오목부의 최하점까지의 수선의 길이를 마이크로스코프를 이용하여 측정한 값을 오목부의 깊이로 했다. 한편, 오목부(30) 부분의 길이방향(y) 또는 폭방향(z) 길이의 1/2이 되는 위치의 절단면(LT 절단면)을 노출시켰다.
(h) 오목부 깊이와 제3 도금층 두께의 비의 산출 방법
오목부 깊이와 제3 도금층 두께의 비는 상술한 방법에 의해 측정된 오목부 깊이의 값과 제3 도금층 두께의 값으로부터 산출했다. 구체적으로는, 제3 도금층 두께와 오목부 깊이의 비=(오목부 깊이의 값)/(제3 도금층 두께의 값)에 의해 산출했다.
(4) 실장기에서의 헐레이션 발생 유무의 확인 방법
시료인 적층 세라믹 콘덴서를 테이핑을 한 릴을 준비하고, 릴로부터 적층 세라믹 콘덴서를 실장기를 이용하여 꺼낼 때의 시료의 인식 에러가 발생한 경우, 헐레이션이 발생됐다고 간주하고, 헐레이션의 발생 수로 카운트했다. 각 실시예 및 비교예 각각의 시료 수는 1000개로 했다.
(5) 외관검사에 의한 오목부 상태의 확인 방법
시료인 적층 세라믹 콘덴서의 외부전극 표면에 오목부가 존재하는 면을 윗면으로 하고, 윗면을 현미경의 20배로 관찰하고, 외부전극 표면의 오목부가 대부분 보이지 않는 상태인 것과, 외부전극 표면의 약 3할을 초과하는 바와 같은 상태인 경우를 외관 불량으로 판정했다. 각 실시예 및 비교예 각각의 시료 수는 1000개로 했다.
이상의 각 실시예 및 비교예 각각에 대한 실험 결과를 표 1 및 표 2에 나타낸다.
Figure pat00001
Figure pat00002
표 1 및 표 2에 나타내는 바와 같이, 실시예 1~실시예 21의 시료인 적층 세라믹 콘덴서에서는 외부전극의 표면에 오목부가 형성되어 있기 때문에, 헐레이션의 발생이 비교적 적고, 또한 외부전극 표면에 형성되는 오목부의 상태도 비교적 양호했다.
한편, 실시예 8 및 실시예 9에서는 오목부 면적과 외부전극 표면 면적의 비가 1.1% 이하이므로, 실시예 8에서 1000개 중 57개, 실시예 9에서 1000개 중 180개의 헐레이션이 발생했다.
한편, 실시예 11 및 실시예 12에서는 오목부 면적과 외부전극 표면 면적의 비가 34.9% 이상이므로, 실시예 11에서 1000개 중 10개, 실시예 12에서 1000개 중 45개의 외관 불량이 발생했다.
또한, 실시예 18 및 실시예 19는 오목부 깊이와 제3 도금층 두께의 비가 2.5% 이하이므로, 실시예 18에서 1000개 중 160개, 실시예 19에서 1000개 중 290개의 헐레이션이 발생했다.
한편, 실시예 21은 오목부 깊이와 제3 도금층 두께의 비가 40% 이상이므로, 1000개 중 120개의 외관 불량이 발생했다.
이상의 결과에서는 실시예 1~실시예 7, 실시예 10, 실시예 13~실시예 17, 및 실시예 20에서는 오목부 면적과 외부전극 표면 면적의 비가 1.1% 이상 34.9%이므로, 헐레이션의 발생이 0개이거나 비교적 적고, 외관 불량도 0개이거나 비교적 적었다.
또한, 실시예 1~실시예 7, 실시예 10, 실시예 13~실시예 17, 및 실시예 20에서는 오목부 깊이와 제3 도금층 두께의 비가 2.5% 이상 40% 이하이므로, 헐레이션의 발생이 0개이거나 비교적 적고, 외관불량도 0개이거나 비교적 적었다.
한편, 비교예에서는 외부전극 표면에 오목부가 형성되어 있지 않기 때문에 1000개 중 752개의 헐레이션이 발생했다.
이상의 결과로부터, 적층 세라믹 콘덴서의 외부전극 표면에 오목부가 배치되는 구성으로 함으로써, 외부전극 표면의 평탄도가 저감되게 되기 때문에, 적층 세라믹 콘덴서를 실장함에 있어서 실장기의 이미지 센서 등으로 외관의 확인을 수행할 때, 적층 세라믹 콘덴서의 표면 반사광의 휘도를 억제하는 것이 가능해진다. 그 결과, 헐레이션을 억제할 수 있고, 적층 세라믹 콘덴서의 외관을 정확하게 인식할 수 있음이 분명해졌다.
본 발명의 실시형태에 대해 설명했는데, 이번에 개시된 실시형태는 모든 점에서 예시이며 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 청구범위에 의해 나타내지고, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (5)

  1. 복수개의 적층된 세라믹층과 복수개의 내부전극층을 포함하고, 높이방향으로 마주 보는 제1 주면(主面) 및 제2 주면과, 상기 높이방향에 직교하는 폭방향으로 마주 보는 제1 측면 및 제2 측면과, 상기 높이방향 및 상기 폭방향에 직교하는 길이방향으로 마주 보는 제3 측면 및 제4 측면을 가지는 적층체와,
    상기 적층체의 상기 측면에 배치되는 복수개의 외부전극을 가지는 적층 세라믹 전자부품으로서,
    상기 복수개의 내부전극층은,
    복수개의 제1 내부전극층과 복수개의 제2 내부전극층을 가지면서 상기 세라믹층을 사이에 두고 복수개의 상기 제1 내부전극층과 복수개의 상기 제2 내부전극층이 교대로 적층되며,
    상기 제1 내부전극층은 상기 제1 측면, 상기 제2 측면, 상기 제3 측면 및 상기 제4 측면 중 적어도 1개의 측면으로 인출되는 제1 인출부와, 상기 제1 인출부가 인출된 측면 이외의 적어도 1개의 측면으로 인출되는 제2 인출부를 가지며,
    상기 제2 내부전극층은 상기 제1 측면, 상기 제2 측면, 상기 제3 측면 및 상기 제4 측면 중 적어도 1개의 측면으로 인출되는 제3 인출부와, 상기 제3 인출부가 인출된 측면 이외의 적어도 1개의 측면으로 인출되는 제4 인출부를 가지며,
    상기 복수개의 외부전극은
    상기 제1 인출부에 접속되며 상기 제1 주면의 일부, 상기 제2 주면의 일부, 상기 제1 측면의 일부 및 상기 제3 측면의 일부를 덮도록 배치되는 제1 외부전극과,
    상기 제2 인출부에 접속되며 상기 제1 주면의 일부, 상기 제2 주면의 일부, 상기 제2 측면의 일부 및 상기 제4 측면의 일부를 덮도록 배치되는 제2 외부전극과,
    상기 제3 인출부에 접속되며 상기 제1 주면의 일부, 상기 제2 주면의 일부, 상기 제1 측면의 일부 및 상기 제4 측면의 일부를 덮도록 배치되는 제3 외부전극과,
    상기 제4 인출부에 접속되며 상기 제1 주면의 일부, 상기 제2 주면의 일부, 상기 제2 측면의 일부 및 상기 제3 측면의 일부를 덮도록 배치되는 제4 외부전극을 가지며,
    상기 제1 주면 및 상기 제2 주면 중 어느 하나에 위치하는 상기 제1 외부전극~제4 외부전극 중 적어도 2개 이상의 외부전극의 표면에 오목부가 배치되는, 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1 외부전극, 상기 제2 외부전극, 상기 제3 외부전극 및 상기 제4 외부전극은 하부전극층과, 상기 하부전극층 상이면서 상기 제1 측면, 상기 제2 측면, 상기 제3 측면 및 상기 제4 측면 상에 배치되는 제1 도금층과, 상기 제1 도금층 상에 배치되는 제2 도금층과, 상기 제2 도금층 상에 배치되는 제3 도금층을 가지는, 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 오목부의 크기는 상기 오목부가 배치되는 상기 제1 주면 혹은 상기 제2 주면 상의 외부전극 면적의 1.1% 이상 34.9% 이하인, 적층 세라믹 전자부품.
  4. 제2항에 있어서,
    상기 오목부의 깊이는 상기 제3 도금층의 두께에 대하여 2.5% 이상 40% 이하인, 적층 세라믹 전자부품.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 하부전극층은 Ni, Cr, Cu, Ti에서 선택되는 적어도 1개를 포함하는 박막전극이며,
    상기 제1 도금층은 Cu도금층으로 이루어지고,
    상기 제2 도금층은 Ni도금층으로 이루어지며,
    상기 제3 도금층은 Sn도금층인, 적층 세라믹 전자부품.
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