KR20230143551A - 적층 세라믹 전자부품 - Google Patents
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Abstract
저배형 적층 세라믹 전자부품이어도 기계적 강도를 향상시키는 것이 가능한 적층 세라믹 전자부품을 제공하는 것을 목적으로 한다.
본 발명에 따른 적층 세라믹 전자부품은 적층된 복수개의 세라믹층(14)과, 세라믹층(14) 상에 적층된 복수개의 내부전극층(16)을 가지며, 적층방향(x)으로 마주보는 제1 주면(12a) 및 제2 주면(12b)과, 적층방향(x)에 직교하는 폭방향(y)으로 마주보는 제1 측면(12c) 및 제2 측면(12d)과, 적층방향(x) 및 폭방향(y)에 직교하는 길이방향(z)으로 마주보는 제1 단면(12e) 및 제2 단면(12f)을 포함하는 적층체(12)와, 내부전극층(16)에 접속되는 복수개의 외부전극(24)을 가지는 적층 세라믹 전자부품(10)으로서, 적층체(12)는 적층방향(x)에서, 복수개의 내부전극층(16) 중 제1 주면(12a)에 가장 가깝게 위치하는 내부전극층(16)부터 복수개의 내부전극층(16) 중 제2 주면(12b)에 가장 가깝게 위치하는 내부전극층(16)까지를 포함하고, 복수개의 내부전극층(16)이 세라믹층(14)을 사이에 두고 대향하여 배치되는 내층부(15a)와, 제1 주면(12a)과, 복수개의 내부전극층(16) 중 제1 주면(12a)에 가장 가깝게 위치하는 내부전극층(16) 사이에 위치하는 복수개의 세라믹층(14)으로 형성되는 제1 주면 측 외층부(15b1)와, 제2 주면(12b)과, 복수개의 내부전극층(16) 중 제2 주면(12b)에 가장 가깝게 위치하는 내부전극층(16) 사이에 위치하는 복수개의 세라믹층(14)으로 형성되는 제2 주면 측 외층부(15b2)를 가지며, 내부전극층(16)은 제1 단면(12e)으로 노출되는 제1 내부전극층(16a)과, 제2 단면(12f)으로 노출되는 제2 내부전극층(12b)을 가지며, 제2 내부전극층(16b)이 배치되는 세라믹층(14)과 동일한 평면 상에는 제2 내부전극층(16b)과는 떨어져서 배치되면서 제1 단면(12e)으로 노출되는 제1 보조전극층(40a)이 배치되고, 제1 내부전극층(16a)이 배치되는 세라믹층(14)과 동일한 평면 상에는 제1 내부전극층(16a)과는 떨어져서 배치되면서 제2 단면(12f)으로 노출되는 제2 보조전극층(40b)이 배치되며, 제1 내부전극층(16a) 및 제1 보조전극층(40a)의 폭방향(y)의 중앙부에는 제1 단면(12e)으로 노출되도록 제1 비아 도체(42a)가 배치되고, 제2 내부전극층(16b) 및 제2 보조전극층(40b)의 폭방향(y)의 중앙부에는 제2 단면(12f)으로 노출되도록 제2 비아 도체(42b)가 배치되는 것을 특징으로 한다.
본 발명에 따른 적층 세라믹 전자부품은 적층된 복수개의 세라믹층(14)과, 세라믹층(14) 상에 적층된 복수개의 내부전극층(16)을 가지며, 적층방향(x)으로 마주보는 제1 주면(12a) 및 제2 주면(12b)과, 적층방향(x)에 직교하는 폭방향(y)으로 마주보는 제1 측면(12c) 및 제2 측면(12d)과, 적층방향(x) 및 폭방향(y)에 직교하는 길이방향(z)으로 마주보는 제1 단면(12e) 및 제2 단면(12f)을 포함하는 적층체(12)와, 내부전극층(16)에 접속되는 복수개의 외부전극(24)을 가지는 적층 세라믹 전자부품(10)으로서, 적층체(12)는 적층방향(x)에서, 복수개의 내부전극층(16) 중 제1 주면(12a)에 가장 가깝게 위치하는 내부전극층(16)부터 복수개의 내부전극층(16) 중 제2 주면(12b)에 가장 가깝게 위치하는 내부전극층(16)까지를 포함하고, 복수개의 내부전극층(16)이 세라믹층(14)을 사이에 두고 대향하여 배치되는 내층부(15a)와, 제1 주면(12a)과, 복수개의 내부전극층(16) 중 제1 주면(12a)에 가장 가깝게 위치하는 내부전극층(16) 사이에 위치하는 복수개의 세라믹층(14)으로 형성되는 제1 주면 측 외층부(15b1)와, 제2 주면(12b)과, 복수개의 내부전극층(16) 중 제2 주면(12b)에 가장 가깝게 위치하는 내부전극층(16) 사이에 위치하는 복수개의 세라믹층(14)으로 형성되는 제2 주면 측 외층부(15b2)를 가지며, 내부전극층(16)은 제1 단면(12e)으로 노출되는 제1 내부전극층(16a)과, 제2 단면(12f)으로 노출되는 제2 내부전극층(12b)을 가지며, 제2 내부전극층(16b)이 배치되는 세라믹층(14)과 동일한 평면 상에는 제2 내부전극층(16b)과는 떨어져서 배치되면서 제1 단면(12e)으로 노출되는 제1 보조전극층(40a)이 배치되고, 제1 내부전극층(16a)이 배치되는 세라믹층(14)과 동일한 평면 상에는 제1 내부전극층(16a)과는 떨어져서 배치되면서 제2 단면(12f)으로 노출되는 제2 보조전극층(40b)이 배치되며, 제1 내부전극층(16a) 및 제1 보조전극층(40a)의 폭방향(y)의 중앙부에는 제1 단면(12e)으로 노출되도록 제1 비아 도체(42a)가 배치되고, 제2 내부전극층(16b) 및 제2 보조전극층(40b)의 폭방향(y)의 중앙부에는 제2 단면(12f)으로 노출되도록 제2 비아 도체(42b)가 배치되는 것을 특징으로 한다.
Description
본 발명은 적층 세라믹 전자부품에 관한 것이다.
최근, 휴대 전화기나 휴대 음악플레이어 등의 전자기기의 소형화나 박형화가 진행되고 있다. 그에 따라, 소형화, 박형화된 전자기기 내에 탑재되는 적층 세라믹 전자부품에서도 또한 소형화, 박형화가 진행되고 있다.
특히 박형화가 진행되고 있는 것에서는 예를 들면, 배선 기판 중에 내장되어 사용되거나, 배선 기판의 표면에 실장되는 경우이어도 상당히 좁은 극간에 실장되도록 되었다. 이와 같이, 적층 세라믹 전자부품의 박형화가 진행되면 진행될수록 적층 세라믹 전자부품 기계적 강도가 저하되기 때문에, 그 기계적 강도의 확보가 강하게 요구되고 있다.
예를 들면, 특허문헌 1에는 세라믹 소체(적층체)는 제1 방향을 향한 주면(主面)과, 제1 방향에 직교하는 제2 방향을 향한 단면(端面)과, 제1 방향 및 제2 방향에 직교하는 제3 방향을 향한 측면을 가지며, 복수개의 내부전극이 제1 방향으로 적층되고, 외부전극은 도금막을 가지며, 단면을 피복하여 측면 및 주면의 일부까지 연장되고, 도금막은 제1 방향을 향한 주면 영역과, 제2 방향을 향한 단면 영역과, 제3 방향을 향한 측면 영역을 포함하며, 단면 영역 또는 측면 영역의 막 두께가 주면 영역의 막 두께보다도 크게 구성된 구조의 적층 세라믹 전자부품이 개시되어 있다.
그러나 특허문헌 1에 기재된 구조이어도, 적층 세라믹 전자부품의 두께 치수가 작아진 경우에는 충분히 기계적 강도를 확보할 수 없고, 크랙이나 균열을 억제할 수 없다.
또한, 공지 기술로서 알려져 있는 적층 세라믹 전자부품의 제조 방법에서, 적층체의 소성 전 또는 소성 후의 적층체에, 적층체의 단면에 내부전극을 노출시키기 위한 배럴 연마를 실시한 경우에는 소성 전 또는 소성 후의 적층체에 데미지를 주어, 특히 적층 세라믹 전자부품의 두께 치수가 작은 경우에는 그 영향이 크고, 크랙이나 균열을 유발시킨다.
따라서, 본 발명은 저배형(低背型) 적층 세라믹 전자부품이어도 기계적 강도를 향상시키는 것이 가능한 적층 세라믹 전자부품을 제공하는 것을 목적으로 한다.
본 발명에 따른 적층 세라믹 전자부품은 적층된 복수개의 세라믹층과, 세라믹층 상에 적층된 복수개의 내부전극층을 가지며, 적층방향으로 마주보는 제1 주면 및 제2 주면과, 적층방향에 직교하는 폭방향으로 마주보는 제1 측면 및 제2 측면과, 적층방향 및 폭방향에 직교하는 길이방향으로 마주보는 제1 단면 및 제2 단면을 포함하는 적층체와, 내부전극층에 접속되는 복수개의 외부전극을 가지는 적층 세라믹 전자부품으로서, 적층체는 적층방향에서, 복수개의 내부전극층 중 제1 주면에 가장 가깝게 위치하는 내부전극층부터 복수개의 내부전극층 중 제2 주면에 가장 가깝게 위치하는 내부전극층까지를 포함하고, 복수개의 내부전극층이 세라믹층을 사이에 두고 대향하여 배치되는 내층부와, 제1 주면과, 복수개의 내부전극층 중 제1 주면에 가장 가깝게 위치하는 내부전극층 사이에 위치하는 복수개의 세라믹층으로 형성되는 제1 주면 측 외층부와, 제2 주면과, 복수개의 내부전극층 중 제2 주면에 가장 가깝게 위치하는 내부전극층 사이에 위치하는 복수개의 세라믹층으로 형성되는 제2 주면 측 외층부를 가지며, 내부전극층은 제1 단면에 노출되는 제1 내부전극층과, 제2 단면에 노출되는 제2 내부전극층을 가지며, 제2 내부전극층이 배치되는 세라믹층과 동일한 평면 상에는 제2 내부전극층과는 떨어져서 배치되면서 제1 단면에 노출되는 제1 보조전극층이 배치되고, 제1 내부전극층이 배치되는 세라믹층과 동일한 평면 상에는 제1 내부전극층과는 떨어져서 배치되면서 제2 단면에 노출되는 제2 보조전극층이 배치되며, 제1 내부전극층 및 제1 보조전극층의 폭방향의 중앙부에는 제1 단면에 노출되도록 제1 비아 도체가 배치되고, 제2 내부전극층 및 제2 보조전극층의 폭방향의 중앙부에는 제2 단면에 노출되도록 제2 비아 도체가 배치되는 적층 세라믹 전자부품이다.
본 발명에 따르면, 저배형 적층 세라믹 전자부품이어도 기계적 강도를 향상시키는 것이 가능한 적층 세라믹 전자부품을 제공할 수 있다.
본 발명의 상기의 목적, 그 밖의 목적, 특징 및 이점은 도면을 참조하여 실시하는 이하의 발명을 실시하기 위한 형태의 설명으로부터 한층 더 분명해질 것이다.
도 1은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 외관 사시도이다.
도 2는 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 정면도이다.
도 3은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 윗면도이다.
도 4는 도 1에 따른 선 IV-IV에서의 단면도이다.
도 5a는 도 4에 따른 선 VA-VA에서의 단면도이다.
도 5b는 도 4에 따른 선 VB-VB에서의 단면도이다.
도 6은 도 1에 따른 선 VI-VI에서의 단면도이다.
도 7은 발명의 제1 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서의 제조 공정의 일부를 나타내는 도면이다.
도 8은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 외관 사시도이다.
도 9는 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 정면도이다.
도 10은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 윗면도이다.
도 11은 도 8에 따른 선 XI-XI에서의 단면도이다.
도 12a는 도 11에 따른 선 XIIA-XIIA에서의 단면도이다.
도 12b는 도 11에 따른 선 XIIB-XIIB에서의 단면도이다.
도 13은 도 8에 따른 선 XIII-XIII에서의 단면도이다.
도 14는 본 발명의 제3 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 외관 사시도이다.
도 15는 본 발명의 제3 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 정면도이다.
도 16은 본 발명의 제3 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 윗면도이다.
도 17은 도 14에 따른 선 XVII-XVII에서의 단면도이다.
도 18a는 도 17에 따른 선 XVIIIA-XVIIIA에서의 단면도이다.
도 18b는 도 17에 따른 선 XVIIIB-XVIIIB에서의 단면도이다.
도 19는 도 14에 따른 선 XIX-XIX에서의 단면도이다.
도 2는 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 정면도이다.
도 3은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 윗면도이다.
도 4는 도 1에 따른 선 IV-IV에서의 단면도이다.
도 5a는 도 4에 따른 선 VA-VA에서의 단면도이다.
도 5b는 도 4에 따른 선 VB-VB에서의 단면도이다.
도 6은 도 1에 따른 선 VI-VI에서의 단면도이다.
도 7은 발명의 제1 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서의 제조 공정의 일부를 나타내는 도면이다.
도 8은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 외관 사시도이다.
도 9는 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 정면도이다.
도 10은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 윗면도이다.
도 11은 도 8에 따른 선 XI-XI에서의 단면도이다.
도 12a는 도 11에 따른 선 XIIA-XIIA에서의 단면도이다.
도 12b는 도 11에 따른 선 XIIB-XIIB에서의 단면도이다.
도 13은 도 8에 따른 선 XIII-XIII에서의 단면도이다.
도 14는 본 발명의 제3 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 외관 사시도이다.
도 15는 본 발명의 제3 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 정면도이다.
도 16은 본 발명의 제3 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 윗면도이다.
도 17은 도 14에 따른 선 XVII-XVII에서의 단면도이다.
도 18a는 도 17에 따른 선 XVIIIA-XVIIIA에서의 단면도이다.
도 18b는 도 17에 따른 선 XVIIIB-XVIIIB에서의 단면도이다.
도 19는 도 14에 따른 선 XIX-XIX에서의 단면도이다.
이하, 본 발명에 따른 적층 세라믹 전자부품의 일례로서 적층 세라믹 콘덴서에 대해 설명한다.
A. 제1 실시형태
1. 적층 세라믹 콘덴서
본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서(10)에 대해 설명한다. 도 1은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 외관 사시도이다. 도 2는 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 정면도이다. 도 3은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 윗면도이다. 도 4는 도 1에 따른 선 IV-IV에서의 단면도이다. 도 5a는 도 4에 따른 선 VA-VA에서의 단면도이다. 도 5b는 도 4에 따른 선 VB-VB에서의 단면도이다. 도 6은 도 1에 따른 선 VI-VI에서의 단면도이다.
적층 세라믹 콘덴서(10)는 적층된 복수개의 세라믹층(14)과, 세라믹층(14) 상에 적층된 복수개의 내부전극층(16)을 가지며, 적층방향(x)으로 마주보는 제1 주면(12a) 및 제2 주면(12b)과, 적층방향(x)에 직교하는 폭방향(y)으로 마주보는 제1 측면(12c) 및 제2 측면(12d)과, 적층방향(x) 및 폭방향(y)에 직교하는 길이방향(z)으로 마주보는 제1 단면(12e) 및 제2 단면(12f)을 포함하는 적층체(12)와, 내부전극층(16)에 접속되는 복수개의 외부전극(24)을 가진다.
적층체(12)와 외부전극(24)을 포함하는 적층 세라믹 콘덴서(10)의 길이방향(z)의 치수를 L치수로 한다. L치수는 0.2㎜ 이상 10㎜ 이하인 것이 바람직하다. 적층체(12)와 외부전극(24)을 포함하는 적층 세라믹 콘덴서(10)의 폭방향(y)의 치수를 W치수로 한다. W치수는 0.1㎜ 이상 10㎜ 이하인 것이 바람직하다. 적층체(12)와 외부전극(24)을 포함하는 적층 세라믹 콘덴서(10)의 적층방향(x)의 치수를 T치수로 한다. T치수는 150㎛ 이하인 것이 바람직하고, 보다 바람직하게는 80㎛ 이하인 것이 바람직하다. 특히 본 실시형태에서는 적층 세라믹 콘덴서(10)의 적층방향(x)의 T치수가 작은 편이 본 발명의 효과가 더 발휘된다. 이는 적층 세라믹 콘덴서(10)의 T치수가 작을수록 적층 세라믹 콘덴서(10)의 기계적 강도가 저하되기 때문이다.
(적층체)
적층체(12)는 적층된 복수개의 세라믹층(14)과 복수개의 내부전극층(16)을 가진다. 또한 적층체(12)는 적층방향(x)으로 마주보는 제1 주면(12a) 및 제2 주면(12b)과, 적층방향(x)에 직교하는 폭방향(y)으로 마주보는 제1 측면(12c) 및 제2 측면(12d)과, 적층방향(x) 및 폭방향(y)에 직교하는 길이방향(z)으로 마주보는 제1 단면(12e) 및 제2 단면(12f)을 포함한다. 이 적층체(12)에는 모서리부 및 능선부가 라운드형으로 되어 있다. 한편, 모서리부란 적층체(12)의 인접하는 3면이 교차하는 부분이며, 능선부란 적층체(12)의 인접하는 2면이 교차하는 부분이다. 또한, 제1 주면(12a) 및 제2 주면(12b), 제1 측면(12c) 및 제2 측면(12d), 그리고 제1 단면(12e) 및 제2 단면(12f)의 일부 또는 전부에 요철 등이 형성되어도 된다.
적층체(12)는 적층방향(x)에서 복수개의 내부전극층(16) 중 제1 주면(12a)에 가장 가깝게 위치하는 내부전극층(16)부터 복수개의 내부전극층(16) 중 제2 주면(12b)에 가장 가깝게 위치하는 내부전극층(16)까지를 포함하고, 복수개의 내부전극층(16)이 세라믹층(14)을 사이에 두고 대향하여 배치되는 내층부(15a)와, 제1 주면(12a)과, 복수개의 내부전극층(16) 중 제1 주면(12a)에 가장 가깝게 위치하는 내부전극층(16) 사이에 위치하는 복수개의 세라믹층(14)으로 형성되는 제1 주면 측 외층부(15b1)와, 제2 주면(12b)과, 복수개의 내부전극층(16) 중 제2 주면(12b)에 가장 가깝게 위치하는 내부전극층(16) 사이에 위치하는 복수개의 세라믹층(14)으로 형성되는 제2 주면 측 외층부(15b2)를 가진다.
제1 주면 측 외층부(15b1)는 적층체(12)의 제1 주면(12a) 측에 위치하고, 제1 주면(12a)과 제1 주면(12a)에 가장 가까운 내부전극층(16) 사이에 위치하는 복수개의 세라믹층(14) 사이에 위치하는 복수개의 세라믹층(14)과의 집합체이다.
제2 주면 측 외층부(15b2)는 적층체(12)의 제2 주면(12b) 측에 위치하고, 제2 주면(12b)과 제2 주면(12b)에 가장 가까운 내부전극층(16) 사이에 위치하는 복수개의 세라믹층(14) 사이에 위치하는 복수개의 세라믹층(14)과의 집합체이다.
그리고 제1 주면 측 외층부(15b1) 및 제2 주면 측 외층부(15b2)에 끼인 영역이 내층부(15a)이다.
적층되는 세라믹층(14)의 매수는 특별히 한정되지 않는데, 제1 주면 측 외층부(15b1) 및 제2 주면 측 외층부(15b2)를 포함시켜 4매 이상 200매 이하인 것이 바람직하다. 또한, 세라믹층(14)의 두께는 0.3㎛ 이상 15㎛ 이하인 것이 바람직하다.
세라믹층(14)의 재료로는 예를 들면, 유전체 재료에 의해 형성할 수 있다. 유전체 재료로는 예를 들면, BaTiO3, CaTiO3, SrTiO3, CaZnO3 등의 주성분으로 이루어지는 유전체 세라믹을 사용할 수 있다. 또한, 이들 주성분에 Mn 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물 등의 부성분을 첨가한 것을 사용해도 된다.
적층체(12)의 치수는 특별히 한정되지 않는데, 본 실시형태의 외부전극(24)의 두께를 적층 세라믹 콘덴서(10)의 치수로부터 제외한 치수가 적층체(12)의 치수가 된다. 특히 본 실시형태에서는 적층체(12)의 적층방향(x)의 치수가 작은 적층체(12)에 대하여 보다 효과가 발휘된다. 이는, 적층체(12)의 적층방향(x)의 치수가 작은 적층체(12)일수록 적층체(12)의 기계적 강도가 저하되기 때문이다.
(내부전극층)
내부전극층(16)은 제1 단면(12e)에 노출되는 제1 내부전극층(16a)과, 제2 단면(12f)에 노출되는 제2 내부전극층(16b)을 가진다. 제1 내부전극층(16a)과 제2 내부전극층(16b)은 세라믹층(14)을 사이에 두고 교대로 적층된다.
제1 내부전극층(16a)은 세라믹층(14)의 표면에 배치된다. 제1 내부전극층(16a)은 제2 내부전극층(16b)과 대향하는 제1 대향 전극부(18a)와, 제1 대향 전극부(18a)로부터 제1 단면(12e)으로 인출되는 제1 인출 전극부(20a)를 가진다.
제1 내부전극층(16a)의 제1 대향 전극부(18a)의 형상은 특별히 한정되지 않는데 평면에서 보았을 때 직사각형상인 것이 바람직하다. 다만, 평면에서 보았을 때 코너부가 라운드형으로 되어 있거나, 코너부를 평면에서 보았을 때 비스듬하게 형성해도 된다(테이퍼 형상). 또한, 어느 한쪽을 향함에 따라 경사진 평면에서 보았을 때 테이퍼 형상이어도 된다.
제1 내부전극층(16a)의 제1 인출 전극부(20a)의 형상은 특별히 한정되지 않는데 평면에서 보았을 때 직사각형상인 것이 바람직하다. 다만, 평면에서 보았을 때 코너부가 라운드형으로 되어 있거나, 코너부를 평면에서 보았을 때 비스듬하게 형성해도 된다(테이퍼 형상). 또한, 어느 한쪽을 향함에 따라 경사진 평면에서 보았을 때 테이퍼 형상이어도 된다.
제1 내부전극층(16a)의 제1 대향 전극부(18a)의 폭과 제1 내부전극층(16a)의 제1 인출 전극부(20a)의 폭은 동일한 폭으로 형성되어도 되고, 어느 한쪽의 폭이 좁게 형성되어도 된다.
제2 내부전극층(16b)은 제1 내부전극층(16a)이 배치되는 세라믹층(14)과 다른 세라믹층(14)의 표면에 배치된다. 제2 내부전극층(16b)은 제1 내부전극층(16a)과 대향하는 제2 대향 전극부(18b)와, 제2 대향 전극부(18b)로부터 제2 단면(12f)으로 인출되는 제2 인출 전극부(20b)를 가진다.
제2 내부전극층(16b)의 제2 대향 전극부(18b)의 형상은 특별히 한정되지 않는데 평면에서 보았을 때 직사각형상인 것이 바람직하다. 다만, 평면에서 보았을 때 코너부가 라운드형으로 되어 있거나, 코너부를 평면에서 보았을 때 비스듬하게 형성해도 된다(테이퍼 형상). 또한, 어느 한쪽을 향함에 따라 경사진 평면에서 보았을 때 테이퍼 형상이어도 된다.
제2 내부전극층(16b)의 제2 인출 전극부(20b)의 형상은 특별히 한정되지 않는데 평면에서 보았을 때 직사각형상인 것이 바람직하다. 다만, 평면에서 보았을 때 코너부가 라운드형으로 되어 있거나, 코너부를 평면에서 보았을 때 비스듬하게 형성해도 된다(테이퍼 형상). 또한, 어느 한쪽을 향함에 따라 경사진 평면에서 보았을 때 테이퍼 형상이어도 된다.
제2 내부전극층(16b)의 제2 대향 전극부(18b)의 폭과 제2 내부전극층(16b)의 제2 인출 전극부(20b)의 폭은 동일한 폭으로 형성되어도 되고, 어느 한쪽의 폭이 좁게 형성되어도 된다.
제1 내부전극층(16a) 및 제2 내부전극층(16b)은 예를 들면, Ni, Cu, Ag, Pd, Au 등의 금속이나, Ag-Pd 합금 등의, 그들 금속 중 적어도 1종을 포함하는 합금 등의 적절한 도전 재료에 의해 구성할 수 있다.
한편, 적층체(12)에 압전체 세라믹을 사용한 경우, 적층 세라믹 전자부품은 세라믹 압전소자(10a)로서 기능한다. 압전 세라믹 재료의 구체예로는 예를 들면, PZT(티탄산지르콘산납)계 세라믹 재료 등을 들 수 있다.
또한, 적층체(12)에 반도체 세라믹을 사용한 경우, 적층 세라믹 전자부품은 서미스터 소자(10b)로서 기능한다. 반도체 세라믹 재료의 구체예로는 예를 들면, 스피넬계 세라믹 재료 등을 들 수 있다.
또한, 적층체(12)에 자성체 세라믹을 사용한 경우, 적층 세라믹 전자부품은 인덕터 소자(10c)로서 기능한다. 또한, 인덕터 소자(10c)로서 기능하는 경우는 내부전극층(16)은 코일 형상의 도체가 된다. 자성체 세라믹 재료의 구체예로는 예를 들면, 페라이트 세라믹 재료 등을 들 수 있다.
즉, 본 실시형태에 따른 적층 세라믹 전자부품은 적층체(12)의 재료 및 구조를 적절히 변경함으로써, 적층 세라믹 콘덴서(10)뿐만 아니라 세라믹 압전 소자(10a), 서미스터 소자(10b), 또는 인덕터 소자(10c)로서 알맞게 기능할 수 있다.
제1 내부전극층(16a) 및 제2 내부전극층(16b) 각각의 두께는 예를 들면, 0.2㎛ 이상 2.0㎛ 이하인 것이 바람직하다.
또한, 제1 내부전극층(16a) 및 제2 내부전극층(16b)의 매수는 합쳐서 2매 이상 190매 이하인 것이 바람직하다.
본 실시형태에서는 내부전극층(16)의 제1 대향 전극부(18a) 및 제2 대향 전극부(18b)들이 세라믹층(14)을 사이에 두고 대향함으로써 용량이 형성되고, 콘덴서의 특성이 발현된다.
(보조전극층)
보조전극층(40)은 제1 보조전극층(40a)과 제2 보조전극층(40b)을 가진다.
제2 내부전극층(16b)이 배치되는 세라믹층(14)과 동일한 평면 상에는 제2 내부전극층(16b)과는 떨어져서 배치되면서 제1 단면(12e)에 노출되는 제1 보조전극층(40a)이 배치된다. 또한, 제1 보조전극층(40a)은 제1 내부전극층(16a)의 제1 인출 전극부(20a)와 세라믹층(14)을 사이에 두고 대향한다. 이와 같이 제1 보조전극층(40a)이 배치됨으로써, 적층 세라믹 콘덴서(10) 내에서 적층체(12)의 세라믹층(14)보다도 경도가 높은 금속 비율을 높일 수 있다. 그 결과, 적층 세라믹 콘덴서(10)의 기계적 강도를 향상시킬 수 있고, 적층 세라믹 콘덴서(10)에 크랙이나 균열이 가는 것을 억제할 수 있다.
제1 보조전극층(40a)의 형상은 특별히 한정되지 않는데 평면에서 보았을 때 직사각형상인 것이 바람직하다. 다만, 평면에서 보았을 때 코너부가 라운드형으로 되어 있거나, 코너부를 평면에서 보았을 때 비스듬하게 형성해도 된다(테이퍼 형상). 또한, 어느 한쪽을 향함에 따라 경사진 평면에서 보았을 때 테이퍼 형상이어도 된다.
제2 내부전극층(16b)의 제2 대향 전극부(18b)의 폭과 제1 보조전극층(40a)의 폭은 동일한 폭으로 형성되어도 되고, 어느 한쪽의 폭이 좁게 형성되어도 된다.
제1 내부전극층(16a)이 배치되는 세라믹층(14)과 동일한 평면 상에는 제1 내부전극층(16a)과는 떨어져서 배치되면서 제2 단면(12f)으로 노출되는 제2 보조전극층(40b)이 배치된다. 또한, 제2 보조전극층(40b)은 제2 내부전극층(16b)의 제2 인출 전극부(20b)와 세라믹층(14)을 사이에 두고 대향한다. 이와 같이 제2 보조전극층(40b)이 배치됨으로써, 적층 세라믹 콘덴서(10) 내에서 적층체(12)의 세라믹층(14)보다도 경도가 높은 금속 비율을 높일 수 있다. 그 결과, 적층 세라믹 콘덴서(10)의 기계적 강도를 향상시킬 수 있고, 적층 세라믹 콘덴서(10)에 크랙이나 균열이 가는 것을 억제할 수 있다.
제2 보조전극층(40b)의 형상은 특별히 한정되지 않는데 평면에서 보았을 때 직사각형상인 것이 바람직하다. 다만, 평면에서 보았을 때 코너부가 라운드형으로 되어 있거나, 코너부를 평면에서 보았을 때 비스듬하게 형성해도 된다(테이퍼 형상). 또한, 어느 한쪽을 향함에 따라 경사진 평면에서 보았을 때 테이퍼 형상이어도 된다.
제1 내부전극층(16a)의 제1 대향 전극부(18a)의 폭과 제2 보조전극층(40b)의 폭은 동일한 폭으로 형성되어도 되고, 어느 한쪽의 폭이 좁게 형성되어도 된다.
제1 보조전극층(40a) 및 제2 보조전극층(40b)은 예를 들면, 내부전극층(16)과 마찬가지로, Ni, Cu, Ag, Pd, Au 등의 금속이나, Ag-Pd 합금 등의, 그들 금속 중 적어도 1종을 포함하는 합금 등의 적절한 도전 재료에 의해 구성할 수 있다.
제1 보조전극층(40a) 및 제2 보조전극층(40b) 각각의 두께는 예를 들면, 0.2㎛ 이상 2.0㎛ 이하인 것이 바람직하다.
(비아 도체)
비아 도체(42)는 제1 비아 도체(42a)와 제2 비아 도체(42b)를 가진다.
제1 내부전극층(16a) 및 제1 보조전극층(40a)에는 내층부(15a)의 제1 주면(12a)에 가장 가까운 측과 내층부(15a)의 제2 주면(12b)에 가장 가까운 측 사이에 제1 단면(12e)에 노출되도록 제1 비아 도체(42a)가 배치된다. 본 실시형태에서는 제1 비아 도체(42a)는 적층체(12)의 내층부(15a)의 제1 주면(12a)에 가장 가까운 측부터 내층부(15a)의 제2 주면(12b)에 가장 가까운 측까지 연속적으로 배치된다.
이와 같은 구성으로 함으로써, 내층부(15a)에서도 적층방향(x)을 따라 적층체(12)의 세라믹층(14)보다도 경도가 높은 금속 비율을 높일 수 있다. 그 결과, 적층 세라믹 콘덴서(10)의 기계적 강도를 더 향상시킬 수 있고, 적층 세라믹 콘덴서(10)에 크랙이나 균열이 가는 것을 억제할 수 있다. 또한, 제1 비아 도체(42a)가 적층체(12)의 제1 주면(12a) 및 제2 주면(12b)에 노출되지 않고 내층부(15a) 내에 배치됨으로써, 적층체(12)의 외표면으로부터의 수분의 침입도 억제할 수 있으며, 내습 신뢰성도 향상시킬 수 있다. 또한 제1 비아 도체(42a)를 마련함으로써, 적층체(12)의 제1 단면(12e)의 표면에 외부전극(24)과 접속되게 되는 접촉점을 반드시 노출시키는 것이 가능해진다. 그 때문에, 적층체(12)의 소성 전 또는 소성 후의 적층체(12)에 대하여 적층체(12)의 제1 단면(12e) 및 제2 단면(12f)에 내부전극층(16)을 노출시키기 위한 배럴 연마가 불필요해지기 때문에, 소성 전 또는 소성 후의 적층체(12)에 데미지를 주지 않고 적층체(12)의 기계적 강도의 저하를 억제할 수 있다. 따라서, 특히, 적층 세라믹 콘덴서(10)의 적층방향(x)의 치수(두께 치수)인 T치수가 작은 경우이어도 크랙이나 균열을 억제할 수 있다.
제2 내부전극층(16b) 및 제2 보조전극층(40b)에는 내층부(15a)의 제1 주면(12a)에 가장 가까운 측과 내층부(15a)의 제2 주면(12b)에 가장 가까운 측 사이에 제2 단면(12f)으로 노출되도록 제2 비아 도체(42b)가 배치된다. 본 실시형태에서는 제2 비아 도체(42b)는 적층체(12)의 내층부(15a)의 제1 주면(12a)에 가장 가까운 측부터 내층부(15a)의 제2 주면(12b)에 가장 가까운 측까지 연속적으로 배치된다.
이와 같은 구성으로 함으로써, 내층부(15a)에서도 적층방향(x)을 따라 적층체(12)의 세라믹층(14)보다도 경도가 높은 금속 비율을 향상시킬 수 있다. 그 결과, 적층 세라믹 콘덴서(10)의 기계적 강도를 더 향상시킬 수 있고, 적층 세라믹 콘덴서(10)에 크랙이나 균열이 가는 것을 억제할 수 있다. 또한, 제2 비아 도체(42b)가 적층체(12)의 제1 주면(12a) 및 제2 주면(12b)에 노출되지 않고 내층부(15a) 내에 배치됨으로써, 적층체(12)의 외표면으로부터의 수분의 침입도 억제할 수 있으며, 내습 신뢰성도 향상시킬 수 있다. 또한 제2 비아 도체(42b)를 마련함으로써, 적층체(12)의 제2 단면(12f)의 표면에 외부전극(24)과 접속되게 되는 접촉점을 반드시 노출시키는 것이 가능해진다. 그 때문에, 적층체(12)의 소성 전 또는 소성 후의 적층체(12)에 대하여 적층체(12)의 제1 단면(12e) 및 제2 단면(12f)에 내부전극층(16)을 노출시키기 위한 배럴 연마가 불필요해지기 때문에, 소성 전 또는 소성 후의 적층체(12)에 데미지를 주지 않고 적층체(12)의 기계적 강도의 저하를 억제할 수 있다. 따라서, 특히 적층 세라믹 콘덴서(10)의 적층방향(x)의 치수(두께 치수)인 T치수가 작은 경우이어도 크랙이나 균열을 억제할 수 있다.
또한, 제1 비아 도체(42a)가 배치되는 위치에 관해서는 제1 단면(12e)으로 노출되고, 내층부(15a)의 제1 주면(12a)에 가장 가까운 측과 내층부(15a)의 제2 주면(12b)에 가장 가까운 측 사이에 배치되어 있으면 특별히 한정되지 않는데, 제1 내부전극층(16a) 및 제1 보조전극층(40a)의 폭방향(y)의 중앙부에 마련되어 있는 것이 바람직하다.
제2 비아 도체(42b)가 배치되는 위치에 관해서는 제2 단면(12f)으로 노출되고, 내층부(15a)의 제1 주면(12a)에 가장 가까운 측과 내층부(15a)의 제2 주면(12b)에 가장 가까운 측 사이에 배치되어 있으면 특별히 한정되지 않는데, 제2 내부전극층(16b) 및 제2 보조전극층(40b)의 폭방향(y)의 중앙부에 마련되는 것이 바람직하다.
또한 제1 비아 도체(42a)의 길이방향(z)의 치수(a1)는 제1 보조전극층(40a)의 길이방향(z)의 치수(A1)의 10% 이상 50% 이하인 것이 바람직하다. 이로써, 적층 세라믹 콘덴서(10) 내에서 적층체(12)의 세라믹층(14)보다도 경도가 높은 금속 비율을 높일 수 있다. 그 결과, 적층 세라믹 콘덴서(10)의 기계적 강도를 향상시킬 수 있고, 효과적으로 적층 세라믹 콘덴서(10)에 크랙이나 균열이 가는 것을 억제할 수 있다.
여기서, 제1 비아 도체(42a)의 길이방향(z)의 치수(a1)가 제1 보조전극층(40a)의 길이방향(z)의 치수(A1)의 10%보다도 작은 경우에는 적층 세라믹 콘덴서(10) 내에서 적층체(12)의 세라믹층(14)보다도 경도가 높은 금속 비율을 충분히 높일 수 없고, 적층 세라믹 콘덴서(10)에 크랙이나 균열이 가는 것을 충분히 억제할 수 없는 경우가 있다. 또한, 제1 비아 도체(42a)의 길이방향(z)의 치수(a1)가 제1 보조전극층(40a)의 길이방향(z)의 치수(A1)의 50%보다도 큰 경우에는 제1 비아 도체(42a)와 대향하는 제2 내부전극층(16b)의 단부(端部)와의 거리가 짧아지기 때문에, 수분 침입의 리스크가 높아지고, 내습 신뢰성이 저하된다고 생각된다.
제2 비아 도체(42b)의 길이방향(z)의 치수(a2)는 제2 보조전극층(40b)의 길이방향(z)의 치수(A2)의 10% 이상 50% 이하인 것이 바람직하다. 이로써, 적층 세라믹 콘덴서(10) 내에서 적층체(12)의 세라믹층(14)보다도 경도가 높은 금속 비율을 높일 수 있다. 그 결과, 적층 세라믹 콘덴서(10)의 기계적 강도를 향상시킬 수 있고, 효과적으로 적층 세라믹 콘덴서(10)에 크랙이나 균열이 가는 것을 억제할 수 있다.
여기서, 제2 비아 도체(42b)의 길이방향(z)의 치수(a2)가 제2 보조전극층(40b)의 길이방향(z)의 치수(A2)의 10%보다도 작은 경우에는 적층 세라믹 콘덴서(10) 내에서 적층체(12)의 세라믹층(14)보다도 경도가 높은 금속 비율을 충분히 높일 수 없고, 적층 세라믹 콘덴서(10)에 크랙이나 균열이 가는 것을 충분히 억제할 수 없는 경우가 있다. 또한, 제2 비아 도체(42b)의 길이방향(z)의 치수(a2)가 제2 보조전극층(40b)의 길이방향(z)의 치수(A2)의 50%보다도 큰 경우에는 제2 비아 도체(42b)와 대향하는 제1 내부전극층(16a)의 단부와의 거리가 짧아지기 때문에, 수분 침입의 리스크가 높아지고, 내습 신뢰성이 저하된다고 생각된다.
또한, 제1 비아 도체(42a)의 폭방향(y)의 치수(b1)는 제1 보조전극층(40a)의 폭방향(y)의 치수(B1)의 10% 이상 50% 이하인 것이 바람직하다. 이로써, 적층 세라믹 콘덴서(10) 내에서 적층체(12)의 세라믹층(14)보다도 경도가 높은 금속 비율을 높일 수 있다. 그 결과, 적층 세라믹 콘덴서(10)의 기계적 강도를 향상시킬 수 있고, 효과적으로 적층 세라믹 콘덴서(10)에 크랙이나 균열이 가는 것을 억제할 수 있다.
여기서, 제1 비아 도체(42a)의 폭방향(y)의 치수(b1)가 제1 보조전극층(40a)의 폭방향(y)의 치수(B1)의 10%보다도 작은 경우에는 적층 세라믹 콘덴서(10) 내에서 적층체(12)의 세라믹층(14)보다도 경도가 높은 금속 비율을 충분히 높일 수 없고, 적층 세라믹 콘덴서(10)에 크랙이나 균열이 가는 것을 충분히 억제할 수 없는 경우가 있다. 또한, 제1 비아 도체(42a)의 폭방향(y)의 치수(b1)가 제1 보조전극층(40a)의 폭방향(y)의 치수(B1)에의 50%보다도 큰 경우에는 제1 단면(12e) 상에 배치되는 외부전극(24)의 제1 측면(12c) 및 제2 측면(12d) 측 단부와의 거리가 짧아지기 때문에, 수분 침입의 리스크가 높아지고, 내습 신뢰성이 저하된다고 생각된다.
제2 비아 도체(42b)의 폭방향(y)의 치수(b2)(도시하지 않음)는 제2 보조전극층(40b)의 폭방향(y)의 치수(B2)(도시하지 않음)의 10% 이상 50% 이하인 것이 바람직하다. 이로써, 적층 세라믹 콘덴서(10) 내에서 적층체(12)의 세라믹층(14)보다도 경도가 높은 금속 비율을 높일 수 있다. 그 결과, 적층 세라믹 콘덴서(10)의 기계적 강도를 향상시킬 수 있고, 효과적으로 적층 세라믹 콘덴서(10)에 크랙이나 균열이 가는 것을 억제할 수 있다.
여기서, 제2 비아 도체(42b)의 폭방향(y)의 치수(b2)(도시하지 않음)가 제2 보조전극층(40b)의 폭방향(y)의 치수(B2)(도시하지 않음)의 10%보다도 작은 경우에는 적층 세라믹 콘덴서(10) 내에서 적층체(12)의 세라믹층(14)보다도 경도가 높은 금속 비율을 충분히 높일 수 없고, 적층 세라믹 콘덴서(10)에 크랙이나 균열이 가는 것을 충분히 억제할 수 없는 경우가 있다. 또한, 제2 비아 도체(42b)의 폭방향(y)의 치수(b2)(도시하지 않음)가 제2 보조전극층(40b)의 폭방향(y)의 치수(B2)(도시하지 않음)의 50%보다도 큰 경우에는 제2 단면(12f) 상에 배치되는 외부전극(24)의 제1 측면(12c) 및 제2 측면(12d) 측 단부와의 거리가 짧아지기 때문에, 수분 침입의 리스크가 높아지고, 내습 신뢰성이 저하된다고 생각된다.
제1 비아 도체(42a) 및 제2 비아 도체(42b)의 형상은 특별히 한정되지 않는데, 평면에서 보았을 때 곡선부 및 직선부를 가지는 형상, 예를 들면 평면에서 보았을 때 반원 형상인 것이 바람직하다. 이 때, 직선부가 제1 단면(12e) 또는 제2 단면(12f)으로 노출되고, 곡선부가 적층체(12)의 내부 측에 배치되는 것이 바람직하다. 바꿔 말하면, 제1 비아 도체(42a) 및 제2 비아 도체(42b)가 배치되는 부분은 평면에서 보았을 때 곡선부 및 직선부를 가지는 형상, 예를 들면 평면에서 보았을 때 반원 형상으로 절삭된 것이 바람직하다.
이로써, 제1 비아 도체(42a) 및 제2 비아 도체(42b)를 형성할 때에, 제1 비아 도체 페이스트 및 제2 비아 도체 페이스트를 충진하기 쉬워지고, 제1 내부전극층(16a) 및 제1 보조전극층(40a)과 제1 비아 도체(42a) 사이, 제2 내부전극층(16b) 및 제2 보조전극층(40b)과 제2 비아 도체(42b) 사이에 극간이 생기는 경우 없이 제1 비아 도체(42a) 및 제2 비아 도체(42b)를 형성할 수 있다. 따라서, 신뢰성이 높은 적층 세라믹 콘덴서(10)를 얻을 수 있다.
제1 비아 도체(42a) 및 제2 비아 도체(42b)는 예를 들면, 내부전극층(16) 및 보조전극층(40)과 마찬가지로 Ni, Cu, Ag, Pd, Au 등의 금속이나, Ag-Pd 합금 등의, 그들 금속 중 적어도 1종을 포함하는 합금 등의 적절한 도전 재료에 의해 구성할 수 있다.
(외부전극)
외부전극(24)은 제1 내부전극층(16a) 및 제2 내부전극층(16b)에 접속되는 복수개의 외부전극(24)을 가진다. 외부전극(24)은 적어도 제1 외부전극(24a)과 제2 외부전극(24b)을 가진다.
제1 외부전극(24a)은 적층체(12) 상에 배치된다. 바람직하게는 제1 외부전극(24a)은 제1 단면(12e) 상으로부터 제1 주면(12a)의 일부 및 제2 주면(12b)의 일부에 배치되는 것이 바람직하다. 또한, 이 때 제1 측면(12c)의 일부 및 제2 측면(12d)의 일부에는 제1 외부전극(24a)을 배치하지 않아도 되고, 제1 측면(12c)의 일부 및 제2 측면(12d)의 일부로 약간 돌아 들어가서 배치되어도 된다. 본 실시형태에서는 제1 측면(12c)의 일부 및 제2 측면(12d)의 일부에는 제1 외부전극(24a)은 배치되지 않는다.
제2 외부전극(24b)은 적층체(12) 상에 배치된다. 바람직하게는 제2 외부전극(24b)은 제2 단면(12f) 상으로부터 제1 주면(12a)의 일부 및 제2 주면(12b)의 일부에 배치되는 것이 바람직하다. 또한, 이 때 제1 측면(12c)의 일부 및 제2 측면(12d)의 일부에는 제2 외부전극(24b)을 배치하지 않아도 되고, 제1 측면(12c)의 일부 및 제2 측면(12d)의 일부로 약간 돌아 들어가서 배치되어도 된다. 본 실시형태에서는 제1 측면(12c)의 일부 및 제2 측면(12d)의 일부에는 제2 외부전극(24b)은 배치되지 않는다.
제1 외부전극(24a) 및 제2 외부전극(24b)은 하부전극층(26)과 도금층(28)을 가지는 것이 바람직하다.
하부전극층(26)은 베이킹층, 박막층 등에서 선택되는 적어도 하나를 포함한다.
우선, 하부전극층(26)을 베이킹층에 의해 형성하는 경우에 대해 설명한다.
베이킹층은 금속 성분과, 유리 성분 혹은 세라믹 성분 중 어느 하나를 포함하거나, 그 양쪽을 포함하는 것이 바람직하다. 유리 성분은 B, Si, Ba, Mg, Al, Li 등에서 선택되는 적어도 하나를 포함한다. 세라믹 성분은 세라믹층(14)과 동일한 종류의 세라믹 재료를 사용해도 되고, 다른 종류의 세라믹 재료를 사용해도 된다. 세라믹 성분은 예를 들면, BaTiO3, CaTiO3, (Ba,Ca)TiO3, SrTiO3, CaZrO3 등에서 선택되는 적어도 하나를 포함하는 것이 바람직하다. 또한, 베이킹층의 금속으로는 예를 들면, Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 등에서 선택되는 적어도 하나를 포함한다. 또한 베이킹층은 복수층이어도 된다.
베이킹층은 유리 성분 및 금속 성분을 포함하는 도전성 페이스트를 적층체(12)에 도포하여 베이킹한 것이다. 베이킹층은 내부전극층(16) 및 세라믹층(14)과 동시에 소성한 것이어도 되고, 내부전극층(16)을 소성한 후에 베이킹해도 된다. 한편, 베이킹층을 내부전극층(16) 및 세라믹층(14)과 동시에 소성하는 경우에는 유리 성분 대신 세라믹 성분을 첨가하거나 그 양쪽을 첨가하여 베이킹층을 형성하는 것이 바람직하다.
제1 단면(12e) 및 제2 단면(12f)에 위치하는 제1 베이킹층 및 제2 베이킹층의 제1 주면(12a) 및 제2 주면(12b)을 잇는 적층방향(x)의 중앙부에서의 제1 베이킹층 및 제2 베이킹층의 제1 단면(12e) 및 제2 단면(12f)을 잇는 길이방향(z)의 두께(단면 중앙 두께)는 예를 들면, 5㎛ 이상 50㎛ 이하인 것이 바람직하다.
또한, 제1 주면(12a)의 일부 및 제2 주면(12b)의 일부에도 하부전극층(베이킹층)을 마련하는 경우에는, 제1 주면(12a) 상 및 제2 주면(12b) 상에 위치하는 제1 베이킹층 및 제2 베이킹층인 제1 단면(12e) 및 제2 단면(12f)을 잇는 길이방향(z)의 중앙부에서의 제1 베이킹층 및 제2 베이킹층의 제1 주면(12a) 및 제2 주면(12b)을 잇는 적층방향(x)의 두께는 예를 들면, 2㎛ 이상 15㎛ 이하인 것이 바람직하다.
다음으로, 하부전극층(26)을 박막층에 의해 형성하는 경우에 대해 설명한다.
하부전극층(26)을 박막층으로 형성하는 경우는, 박막층은 스퍼터링법 또는 증착법 등의 박막 형성법에 의해 형성된 금속막의 박막 전극인 것이 바람직하다. 본 실시형태에서는 스퍼터링법에 의해 박막층인 금속막을 형성했다.
적층체(12) 상에 배치되는 박막 전극은 Mg, Al, Ti, W, Cr, Cu, Ni, Ag, Co, Mo 및 V에서 선택되는 적어도 하나를 포함한다. 또한, 박막층에 의해 형성되는 박막 전극은 복수층으로 형성되어도 된다. 본 실시형태에서는 첫번째 층이 NiCr층, 두번째 층이 NiCu층으로 형성되어 있다.
박막층으로 형성되는 하부전극층(26)의 제1 주면(12a)과 제2 주면(12b)을 잇는 적층방향(x)의 두께는 50㎚ 이상 8㎛ 이하인 것이 바람직하고, 100㎚ 이상 4㎛ 이하인 것이 더 바람직하다.
또한, 박막층으로 하부전극층(26)을 형성하는 경우는 스퍼터링법에 의해 적층체(12)의 제1 주면(12a)의 일부 및 제2 주면(12b)의 일부에 직접 박막 전극(스퍼터 전극)(26a1, 26a2, 26b1, 26b2)을 형성하는 것이 바람직하다. 적층체(12)의 제1 주면(12a)의 일부 및 제2 주면(12b)의 일부에 직접 박막 전극(스퍼터 전극)을 배치하는 경우는, 제1 단면(12e) 상 및 제2 단면(12f) 상에는 베이킹층의 하부전극층(26)을 형성하거나 하부전극층(26)을 형성하지 않고 후술할 도금층(28)을 직접 형성하는 것이 바람직하다. 본 실시형태에서는 제1 단면(12e) 상 및 제2 단면(12f) 상에는 하부전극층(26)을 형성하지 않고 후술할 도금층(28)을 직접 형성한다. 구체적으로는 박막 전극(26a1, 26a2, 26b1, 26b2) 상에 배치되는 Cu 도금층(30)과, Cu 도금층(30) 상에 배치되는 Ni 도금층(32)과, Ni 도금층(32) 상에 배치되는 Sn 도금층(34)을 형성한다. 이와 같이, 하부전극층(26)을 박막층에 의해 형성되는 박막 전극으로 하고, 박막층에 의해 형성되는 박막 전극으로 한 하부전극층(26) 상에 Cu 도금층(30), Cu 도금층(30) 상에 Ni 도금층(32), Ni 도금층(32) 상에 Sn 도금층(34)을 배치함으로써, 외부전극(24)의 두께를 얇게 형성할 수 있기 때문에, 적층체(12)의 치수를 규격 치수의 범위 내에서 조금이라도 두껍게 할 수 있다. 따라서, 적층체(12)의 기계적 강도를 확보할 수 있을 뿐만 아니라, 용량 설계의 자유도도 향상시킬 수 있다.
제1 단면(12e) 상 및 제2 단면(12f) 상에 베이킹층의 하부전극층(26)을 형성하는 경우는 베이킹층의 하부전극층(26)은 제1 단면(12e) 및 제2 단면(12f)뿐만 아니라 제1 주면(12a)의 일부 및 제2 주면(12b)의 일부로도 연장되어서 배치되어도 된다. 또한, 박막 전극(스퍼터 전극)은 베이킹층의 하부전극층(26) 상에 오버랩되도록 배치되어도 된다.
제1 단면(12e) 및 제2 단면(12f) 상에 베이킹층의 하부전극층(26)을 형성하는 경우에는 그 제1 단면(12e) 및 제2 단면(12f)을 잇는 길이방향(z)의 두께는 1㎛ 이상 5㎛ 이하인 것이 바람직하다.
(도금층)
도금층(28)은 제1 도금층(28a)과 제2 도금층(28b)을 포함한다.
도금층(28)은 하부전극층(26)을 덮도록 배치되는 것이 바람직하다. 한편으로, 상술한 바와 같이 하부전극층(26)을 사이에 두지 않고 적층체(12) 상에 직접 형성되어도 된다. 하부전극층(26)을 형성하지 않고 적층체(12) 상에 직접 도금층(28)을 형성하는 경우는 하부전극층(26)의 두께를 삭감한 분량 만큼을 저배화 또는 적층체(12)의 두께로 전화(轉化)할 수 있기 때문에, 적층 세라믹 콘덴서(10)의 설계 자유도를 향상시킬 수 있다.
도금층(28)으로는 예를 들면, Ni, Sn, Cu, Ag, Pd, Ag-Pd 합금, Au 등에서 선택되는 적어도 하나를 포함한다. 또한, 도금층(28)은 복수층에 의해 형성되어도 된다.
적층 세라믹 콘덴서(10)가 기판 표면에 실장되는 경우에는, 도금층(28)은 Ni 도금, Sn 도금 순서대로 2층 구조인 것이 바람직하다. Ni 도금층(32)은 하부전극층(26)이 적층 세라믹 콘덴서(10)를 실장할 때의 솔더에 의해 침식되는 것을 방지할 수 있다. 또한, Sn 도금층(34)은 적층 세라믹 콘덴서(10)를 실장할 때의 솔더 젖음성을 향상시켜, 용이하게 실장할 수 있다. 한편, 하부전극층(26)과 Ni 도금층(32) 사이, 혹은 하부전극층(26)을 형성하지 않고 도금층(28)을 직접 적층체(12) 상에 형성하는 경우에는 적층체(12)와 Ni 도금층(32) 사이에서 Cu 도금층(30)을 형성해도 된다. Cu 도금층(30)을 형성하는 경우에는 도금액이나 수분 침입을 억제하는 효과가 있다. 또한, 적층 세라믹 콘덴서(10)를 기판에 삽입하는 경우에는, 도금층(28)은 최외층이 Cu 도금층에 의해 형성되는 것이 바람직하다.
본 실시형태에서는 하부전극층(26)을 박막층으로 형성하고, 박막층 상에 Cu 도금층(30), Cu 도금층(30) 상에 Ni 도금층(32), Ni 도금층(32) 상에 Sn 도금층(34)을 형성했다. 이로써, 외부전극(24)의 두께를 얇게 형성할 수 있기 때문에, 적층체(12)의 치수를 규격 치수의 범위 내에서 조금이라도 두껍게 할 수 있다. 따라서, 적층체(12)의 기계적 강도를 확보할 수 있을 뿐만 아니라, 용량 설계의 자유도도 향상시킬 수 있다.
또한, 도금층(28)의 1층당 두께는 2㎛ 이상 10㎛ 이하인 것이 바람직하다. 보다 구체적으로는 Cu 도금층(30)의 평균 두께는 2㎛ 이상 8㎛ 이하인 것이 바람직하고, Ni 도금층(32)의 평균 두께는 1㎛ 이상 4㎛ 이하인 것이 바람직하며, Sn 도금층(34)의 평균 두께는 2㎛ 이상 10㎛ 이하인 것이 바람직하다.
도 1에 나타내는 제1 실시형태에 따른 적층 세라믹 콘덴서(10)에 따르면, 제2 내부전극층(16b)이 배치되는 세라믹층(14)과 동일한 평면 상에는 제2 내부전극층(16b)과는 떨어져서 배치되면서 제1 단면(12e)으로 노출되는 제1 보조전극층(40a)이 배치된다. 또한, 제1 내부전극층(16a)이 배치되는 세라믹층(14)과 동일한 평면 상에는 제1 내부전극층(16a)과는 떨어져서 배치되면서 제2 단면(12f)으로 노출되는 제2 보조전극층(40b)이 배치된다. 이로써, 적층 세라믹 콘덴서(10) 내에서 적층체(12)의 세라믹층(14)보다도 경도가 높은 금속 비율을 높일 수 있다. 그 결과, 적층 세라믹 콘덴서(10)의 기계적 강도를 향상시킬 수 있고, 적층 세라믹 콘덴서(10)에 크랙이나 균열이 가는 것을 억제할 수 있다.
또한 도 1에 나타내는 제1 실시형태에 따른 적층 세라믹 콘덴서(10)에 따르면, 제1 내부전극층(16a) 및 제1 보조전극층(40a)에는 제1 단면(12e)으로 노출되도록 내층부(15a)의 제1 주면(12a)에 가장 가까운 측부터 내층부(15a)의 제2 주면(12b)에 가장 가까운 측까지 연속적으로 연장되는 제1 비아 도체(42a)가 배치된다. 또한, 제2 내부전극층(16b) 및 제2 보조전극층(40b)에는 제2 단면(12f)으로 노출되도록 내층부(15a)의 제1 주면(12a)에 가장 가까운 측부터 내층부(15a)의 제2 주면(12b)에 가장 가까운 측까지 연속적으로 연장되는 제2 비아 도체(42b)가 배치된다. 이로써, 내층부(15a)에서도 적층방향(x)을 따라 적층체(12)의 세라믹층(14)보다도 경도가 높은 금속 비율을 높일 수 있다. 그 결과, 적층 세라믹 콘덴서(10)의 기계적 강도를 더 향상시킬 수 있고, 적층 세라믹 콘덴서(10)에 크랙이나 균열이 가는 것을 억제할 수 있다.
또한, 도 1에 나타내는 제1 실시형태에 따른 적층 세라믹 콘덴서(10)에 따르면, 제1 비아 도체(42a) 및 제2 비아 도체(42b)가 적층체(12)의 제1 주면(12a) 및 제2 주면(12b)으로 노출되지 않고 내층부(15a) 내에 배치됨으로써, 적층체(12)의 외표면으로부터의 수분의 침입도 억제할 수 있고, 내습 신뢰성도 향상시킬 수 있다.
또한 도 1에 나타내는 제1 실시형태에 따른 적층 세라믹 콘덴서(10)에 따르면, 제1 비아 도체(42a) 및 제2 비아 도체(42b)를 마련함으로써, 적층체(12)의 제1 단면(12e) 및 제2 단면(12f)의 표면에 외부전극(24)과 접속되게 되는 접촉점을 반드시 노출시키는 것이 가능해진다. 그 때문에, 적층체(12)의 소성 전 또는 소성 후의 적층체(12)에 적층체(12)의 제1 단면(12e) 및 제2 단면(12f)에 내부전극층(16)을 노출시키기 위한 배럴 연마가 불필요해지기 때문에, 소성 전 또는 소성 후의 적층체(12)에 데미지를 주지 않고 적층체(12)의 기계적 강도의 저하를 억제할 수 있다. 따라서, 특히 적층 세라믹 콘덴서(10)의 적층방향(x)의 치수(두께 치수)인 T치수가 작은 경우이어도 크랙이나 균열을 억제할 수 있다. 그 결과, 저배형 적층 세라믹 콘덴서(10)이어도 기계적 강도를 향상시키는 것이 가능해진다.
2. 적층 세라믹 콘덴서의 제조 방법
이하, 제1 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서(10)의 제조 방법에 대해 설명한다. 도 7은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서의 제조 공정의 일부를 나타내는 도면이다.
우선, 유전체 시트, 내부전극용 도전성 페이스트, 보조전극용 도전성 페이스트 및 비아 도체용 도전성 페이스트를 준비한다. 유전체 시트, 내부전극용 도전성 페이스트, 보조전극용 도전성 페이스트 및 비아 도체용 도전성 페이스트에는 바인더 및 용제가 포함된다. 바인더 및 용제는 공지의 것을 사용할 수 있다.
다음으로, 유전체 시트 상에, 예를 들면 스크린 인쇄나 그라비어 인쇄 등에 의해 소정 패턴으로 내부전극용 도전성 페이스트 및 보조전극용 도전성 페이스트를 인쇄하고, 내부전극 패턴 및 보조전극 패턴을 형성한다. 여기서, 내부전극용 도전성 페이스트 및 보조전극용 도전성 페이스트는 예를 들면, 금속 분말에 유기 바인더 및 유기 용제가 첨가된 것이다. 한편, 내부전극 패턴 및 보조전극 패턴이 인쇄되지 않은 외층용 유전체 시트도 제작한다.
다음으로, 이들 내부전극 패턴 및 보조전극 패턴이 형성된 유전체 시트를 사용하여 적층 시트가 제작된다. 즉, 도 7에 나타내는 바와 같이, 내부전극 패턴이 형성되지 않은 외층용 유전체 시트(50)를 소정 매수 적층하고, 제1 주면 측 외층부(15b1)가 되는 제1 주면 측 외층부용 유전체 시트(블록)(60b1) 및 제2 주면 측 외층부(15b2)가 되는 제2 주면 측 외층부용 유전체 시트(블록)(60b2), 제1 내부전극층(16a)에 대응하는 제1 내부전극 패턴 및 제2 내부전극층(16b)에 대응하는 제2 내부전극 패턴이 인쇄된 유전체 시트(52)를 순차 적층하여 내층부(15a)가 되는 유전체 시트(블록)(60a)를 준비한다. 여기서는 제1 주면 측 외층부(15b1) 및 제2 주면 측 외층부(15b2)가 되는 2개의 외층용 유전체 시트(블록)(60b1, 60b2)과, 2개의 외층용 유전체 시트(블록)에 끼워지는 내부전극용 도전성 페이스트 및 보조전극용 도전성 페이스트가 인쇄된 내층용 유전체 시트(블록)(60a)가 준비된다.
계속해서, 상기에서 준비한 내층용 유전체 시트(블록)(60a)에서, 제1 비아 도체(42a) 및 제2 비아 도체(42b)를 마련하는 위치에 레이저를 조사(照射)하여 오목부(54)를 형성한다.
다음으로, 상기에서 준비한 유전체 시트를 사용하여 적층 시트가 제작된다. 즉, 제1 주면 측 외층부(15b1)가 되는 제1 주면 측 외층부용 유전체 시트(블록)(60b1) 또는 제2 주면 측 외층부(15b2)가 되는 제2 주면 측 외층부용 유전체 시트(블록)(60b2) 상에, 상기에서 준비한 제1 비아 도체(42a) 및 제2 비아 도체(42b)를 마련하는 위치에서 오목부(54)가 형성된 내층용 유전체 시트(블록)(60a)를 쌓아 겹친다. 여기서, 상기에서 형성된 제1 비아 도체(42a) 및 제2 비아 도체(42b)를 마련하는 위치에서 오목부(54)가 형성된 내층용 유전체 시트(블록)(60a)의 오목부(54)에 비아 도체용 도전성 페이스트를 충진한다.
또한 제1 주면 측 외층부(15b1)가 되는 제1 주면 측 외층부용 유전체 시트(블록)(60b1) 또는 제2 주면 측 외층부(15b2)가 되는 제2 주면 측 외층부용 유전체 시트(블록)(60b2)를 적층하여, 적층 시트를 준비한다.
다음으로, 적층 시트를 정수압 프레스 등의 수단에 의해 적층방향으로 프레스하여 적층 블록을 제작한다.
계속해서, 적층 블록을 소정 사이즈로 커팅하여 적층 칩을 잘라낸다.
다음으로, 적층 칩을 소성하여 적층체(12)를 제작한다. 소성 온도는 세라믹이나 내부전극의 재료에 따라 다르나, 900℃ 이상 1400℃ 이하인 것이 바람직하다.
다음으로, 적층체(12)의 제1 주면(12a) 상의 일부 및 제2 주면(12b) 상의 일부에 하부전극층(26)을 형성한다.
하부전극층(26)으로서 박막층을 형성하는 경우는 예를 들면, 스퍼터링법 등에 의해 형성할 수 있다. 바꿔 말하면, 하부전극층(26)은 박막 전극(스퍼터 전극)에 의해 구성되어도 된다.
적층체(12)의 제1 주면(12a)의 일부 및 제2 주면(12b)의 일부에 박막 전극(스퍼터 전극)을 형성하여 하부전극층(26)을 배치하는 경우는, 제1 단면(12e) 상 및 제2 단면(12f) 상에는 베이킹층의 하부전극층(26)을 형성하거나 하부전극층(26)을 형성하지 않고 후술할 도금층(28)을 직접 형성하는 것이 바람직하다. 또한, 제1 단면(12e) 상 및 제2 단면(12f) 상에 베이킹층의 하부전극층(26)을 형성하는 경우, 베이킹층의 하부전극층(26)은 제1 단면(12e) 및 제2 단면(12f)뿐만 아니라, 제1 주면(12a)의 일부 및 제2 주면(12b)의 일부로도 연장되어 배치되어도 된다. 또한, 박막 전극(스퍼터 전극)은 베이킹층의 하부전극층(26) 상에 오버랩되도록 배치되어도 된다. 본 실시형태에서는 제1 단면(12e) 상 및 제2 단면(12f) 상에는 하부전극층(26)을 형성하지 않고 후술할 도금층(28)을 직접 형성했다.
또한, 적층체(12) 상에 배치되는 박막층으로 형성되는 하부전극층(26)인 박막 전극은 예를 들면, Mg, Al, Ti, W, Cr, Cu, Ni, Ag, Co, Mo 및 V로 이루어지는 군에서 선택되는 적어도 1종의 금속을 포함하는 것이 바람직하다. 이로써, 하부전극층(26)의 적층체(12)에 대한 고착력을 높일 수 있다. 박막층은 단층이어도 되고, 복수개의 층이어도 된다. 본 실시형태에서는 NiCr의 층과 NiCu의 층의 2층 구조로 형성한다.
하부전극층(26)으로서 베이킹층을 형성하는 경우는 적층체(12)의 제1 단면(12e) 및 제2 단면(12f)에 하부전극층(26)이 되는 도전성 페이스트를 도포하고, 하부전극층(26)을 형성한다. 하부전극층(26)으로서 베이킹층을 형성하는 경우에는 유리 성분과 금속을 포함하는 도전성 페이스트를 예를 들면 디핑 등의 방법에 의해 도포하고, 그 후 베이킹 처리를 실시하여 하부전극층(26)을 형성한다. 이 때의 베이킹 처리의 온도는 700℃ 이상 900℃ 이하인 것이 바람직하다. 이 때, 외부전극(24)을 형성하고 싶지 않은 부분, 예를 들면, 제1 측면(12c) 및 제2 측면(12d)에는 마스킹을 실시함으로써, 외부전극(24)을 형성하지 않는 영역을 제작할 수 있다.
또한, 하부전극층(26)을 베이킹층으로 형성하는 경우는, 베이킹층은 세라믹 성분을 더 포함하는 것이 바람직하다. 세라믹 성분은 예를 들면, 적층체(12)와 동일한 종류의 세라믹 재료인 것이 바람직하다. 한편, 베이킹층에 세라믹 성분을 포함시키는 경우에는, 소성 전의 적층 칩에 대하여 도전성 페이스트를 도포하고, 적층 칩과 적층 칩에 도포된 도전성 페이스트를 동시에 베이킹하여, 베이킹층이 형성된 적층체(12)를 형성하는 것이 바람직하다.
그 후, 필요에 따라 하부전극층(26) 상 및 적층체(12)의 표면 상에 도금층(28)을 입힌다. 본 실시형태에서는 Cu 도금층(30)과, Ni 도금층(32), Sn 도금층(34)의 3층 구조로 형성했다.
이상과 같이 하여, 도 1에 기재된 적층 세라믹 콘덴서(10)를 제조할 수 있다.
B. 제2 실시형태
본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서(110)에 대해 설명한다. 도 8은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 외관 사시도이다. 도 9는 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 정면도이다. 도 10은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 윗면도이다. 도 11은 도 8에 따른 선 XI-XI에서의 단면도이다. 도 12a는 도 11에 따른 선 XIIA-XIIA에서의 단면도이다. 도 12b는 도 11에 따른 선 XIIB-XIIB에서의 단면도이다. 도 13은 도 8에 따른 선 XIII-XIII에서의 단면도이다.
제2 실시형태에 따른 적층 세라믹 콘덴서(110)는 도 8에 나타내지는 바와 같이, 외부전극(124)이 제1 단면(12e) 및 제2 단면(12f), 제1 주면(12a) 및 제2 주면(12b)뿐만 아니라, 추가로 제1 측면(12c) 상 및 제2 측면(12d) 상에 배치된 것이다. 따라서, 상기 제1 실시형태의 구성 요소에 상당하는 것에 대해서는 동일한 부호를 붙임과 함께, 그 상세한 설명을 생략한다.
외부전극(124)은 제1 내부전극층(16a) 및 제2 내부전극층(16b)에 접속되는 복수개의 외부전극(124)을 가진다. 외부전극(124)은 적어도 제1 외부전극(124a)과 제2 외부전극(124b)을 가진다.
제1 외부전극(124a)은 적층체(12) 상에 배치된다. 보다 구체적으로는 제1 외부전극(124a)은 적층체(12)의 제1 단면(12e)의 표면, 제1 주면(12a) 상의 일부 및 제2 주면(12b) 상의 일부, 그리고 제1 측면(12c)의 일부 및 제2 측면(12d)의 일부에 배치된다.
제2 외부전극(124b)은 적층체(12) 상에 배치된다. 보다 구체적으로는 제2 외부전극(124b)은 적층체(12)의 제2 단면(12f)의 표면, 제1 주면(12a) 상의 일부 및 제2 주면(12b) 상의 일부, 그리고 제1 측면(12c)의 일부 및 제2 측면(12d)의 일부에 배치된다.
제1 외부전극(24a) 및 제2 외부전극(24b)은 하부전극층(26)과 도금층(28)을 가지는 것이 바람직하다. 또한, 본 실시형태에 따른 적층 세라믹 콘덴서(110)의 하부전극층(26) 및 도금층(28)의 구조는 제1 실시형태에 따른 적층 세라믹 콘덴서(10)의 하부전극층(26) 및 도금층(28)의 구조와 동일하다.
이로써, 적층체(12)의 제1 측면(12c) 및 제2 측면(12d)에도 하부전극층(26) 및 도금층(28)을 형성할 수 있기 때문에, 제1 측면(12c) 및 제2 측면(12d)으로부터의 충격에 의한 크랙이나 균열의 발생을 억제할 수 있을 뿐만 아니라, 실장 기판과의 실장성도 향상시킬 수 있다.
도 8에 나타내는 제2 실시형태에 따른 적층 세라믹 콘덴서(110)에 따르면, 도 1에 나타내는 제1 실시형태에 따른 적층 세라믹 콘덴서(10)와 마찬가지의 효과를 발휘한다.
C. 제3 실시형태
본 발명의 제3 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서(210)에 대해 설명한다. 도 14는 본 발명의 제3 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 외관 사시도이다. 도 15는 본 발명의 제3 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 정면도이다. 도 16은 본 발명의 제3 실시형태에 따른 적층 세라믹 전자부품의 일례인 적층 세라믹 콘덴서를 나타내는 윗면도이다. 도 17은 도 14에 따른 선 XVII-XVII에서의 단면도이다. 도 18a는 도 17에 따른 선 XVIIIA-XVIIIA에서의 단면도이다. 도 18b는 도 17에 따른 선 XVIIIB-XVIIIB에서의 단면도이다. 도 19는 도 14에 따른 선 XIX-XIX에서의 단면도이다.
제3 실시형태에 따른 적층 세라믹 콘덴서(210)는 도 14에 나타내지는 바와 같이, 외부전극(224)이 제1 단면(12e) 및 제2 단면(12f), 제1 주면(12a) 및 제2 주면(12b)뿐만 아니라, 또한 제1 측면(12c) 상 및 제2 측면(12d) 상에 배치된 것이다. 또한, 도 18a 및 도 18b에 나타내는 바와 같이, 내부전극층(16)의 인출부의 형상도 다르다. 따라서, 상기 제1 실시형태의 구성 요소에 상당하는 것에 대해서는 동일한 부호를 붙임과 함께, 그의 상세한 설명을 생략한다.
내부전극층(16)은 제1 단면(12e)에 노출되는 제1 내부전극층(16a)과, 제2 단면(12f)에 노출되는 제2 내부전극층(16b)을 가진다. 제1 내부전극층(16a)과 제2 내부전극층(16b)은 세라믹층(14)을 사이에 두고 교대로 적층된다.
제1 내부전극층(16a)은 세라믹층(14)의 표면에 배치된다. 제1 내부전극층(16a)은 제2 내부전극층(16b)과 대향하는 제1 대향 전극부(18a)와, 제1 대향 전극부(18a)로부터 제1 단면(12e)으로 인출되는 제1 인출 전극부(20a)를 가진다. 그리고 도 18a에 나타내는 바와 같이, 제1 인출 전극부(20a)는 그 단부가 제1 단면(12e), 제1 측면(12c)의 일부 및 제2 측면(12d)의 일부로 인출되어 노출된다.
제2 내부전극층(16b)은 제1 내부전극층(16a)이 배치되는 세라믹층(14)과 다른 세라믹층(14)의 표면에 배치된다. 제2 내부전극층(16b)은 제1 내부전극층(16a)과 대향하는 제2 대향 전극부(18b)와, 제2 대향 전극부(18b)로부터 제2 단면(12f)으로 인출되는 제2 인출 전극부(20b)를 가진다. 그리고 도 18b에 나타내는 바와 같이, 제2 인출 전극부(20b)는 그 단부가 제2 단면(12f), 제1 측면(12c)의 일부 및 제2 측면(12d)의 일부로 인출되어 노출된다.
외부전극(224)은 제1 내부전극층(16a) 및 제2 내부전극층(16b)에 접속되는 복수개의 외부전극(224)을 가진다. 외부전극(224)은 적어도 제1 외부전극(224a)과 제2 외부전극(224b)을 가진다.
제1 외부전극(224a)은 적층체(12) 상에 배치된다. 보다 구체적으로는 제1 외부전극(224a)은 적층체(12)의 제1 단면(12e)의 표면, 제1 주면(12a) 상의 일부 및 제2 주면(12b) 상의 일부, 그리고 제1 측면(12c)의 일부 및 제2 측면(12d)의 일부에 배치된다. 이 경우, 제1 외부전극(224a)은 제1 내부전극층(16a)의 제1 인출 전극부(20a), 제1 보조전극층(40a) 및 제1 비아 도체(42a)와 전기적으로 접속된다.
제2 외부전극(224b)은 적층체(12) 상에 배치된다. 보다 구체적으로는 제2 외부전극(224b)은 적층체(12)의 제2 단면(12f)의 표면, 제1 주면(12a) 상의 일부 및 제2 주면(12b) 상의 일부, 그리고 제1 측면(12c)의 일부 및 제2 측면(12d)의 일부에 배치된다. 이 경우, 제2 외부전극(224b)은 제2 내부전극층(16b)의 제2 인출 전극부(20b), 제2 보조전극층(40b) 및 제2 비아 도체(42b)와 전기적으로 접속된다.
제1 외부전극(224a) 및 제2 외부전극(224b)은 하부전극층(26)과 도금층(28)을 가지는 것이 바람직하다. 또한, 본 실시형태에 따른 적층 세라믹 콘덴서(210)의 하부전극층(26) 및 도금층(28)의 구조는 제1 실시형태에 따른 적층 세라믹 콘덴서(10)의 하부전극층(26) 및 도금층(28)의 구조와 동일하다.
이로써, 도금층(28)을 제1 측면(12c) 및 제2 측면(12d)으로 노출되는 제1 인출 전극부(20a) 및 제2 인출 전극부(20b) 상에도 형성하는 것이 가능해진다. 그 결과, 제1 측면(12c) 상 및 제2 측면(12d) 상에서도 외부전극(224)을 형성할 수 있을 뿐만 아니라, 실장 기판과의 실장성도 향상시킬 수 있다.
또한, 도 14에 나타내는 제3 실시형태에 따른 적층 세라믹 콘덴서(210)에 따르면, 도 1이 나타내는 제1 실시형태에 따른 적층 세라믹 콘덴서(10)과 마찬가지의 효과를 발휘한다.
D. 실험예
이하에 본 발명의 실험예에 대해 상세하게 서술한다. 한편, 본 실험예는 본 발명을 조금도 한정하는 것이 아니다.
(실험예 1)
상기의 제조 방법에 따라 적층 세라믹 전자부품으로서 적층 세라믹 콘덴서를 제작했다. 제작한 적층 세라믹 콘덴서에 대하여, 휘어짐 시험을 실시하여 크랙의 유무의 확인을 실시했다.
1. 실험예 1에서의 시료
실험예 1의 실시예로서 상기 제조 방법을 이용하여, 도 1에 나타내는 구조로 이하의 사양인 적층 세라믹 콘덴서를 제작했다.
·적층 세라믹 콘덴서의 치수: L×W×T=0.406㎜×0.208㎜×0.045㎜
·세라믹층의 재료의 주성분: BaTiO3
·내부전극층 및 보조전극층의 재료: Ni
·비아 도체의 재료: Ni
제1 비아 도체의 길이방향의 치수: 제1 보조전극층의 길이방향의 치수의 30%로 형성
제2 비아 도체의 길이방향의 치수: 제2 보조전극층의 길이방향의 치수의 30%로 형성
제1 비아 도체의 폭방향의 치수: 제1 보조전극층의 폭방향의 치수의 30%로 형성
제2 비아 도체의 폭방향의 치수: 제2 보조전극층의 폭방향의 치수의 30%로 형성
제1 비아 도체 및 제2 비아 도체의 형상: 평면에서 보았을 때 곡선부 및 직선부를 가짐(바꿔 말하면, 반원 형상)
·외부전극의 구조
○하부전극층: 스퍼터링법으로 형성한 금속막(박막층)으로 형성
첫번째 층: NiCr층: 0.2㎛
두번째 층: NiCu층: 0.2㎛
○도금층: 적층체 측으로부터 Cu 도금층+Ni 도금층+Sn 도금층의 3층으로 형성
Cu 도금층: 5㎛
Ni 도금층: 2.5㎛
Sn 도금층: 3.5㎛
실험예 1의 비교예로서 제1 보조전극층 및 제2 보조전극층, 그리고 제1 비아 도체 및 제2 비아 도체를 형성하지 않은 적층 세라믹 콘덴서를 제작했다. 제1 보조전극층 및 제2 보조전극층, 그리고 제1 비아 도체 및 제2 비아 도체를 형성하지 않은 것 이외에는 실험예 1의 실시예와 마찬가지의 설계로 했다.
2. 크랙 유무의 평가 방법
우선, 휘어짐 시험을 실시했다. 휘어짐 시험은 적층 세라믹 콘덴서를 솔더 페이스트를 사용하여 1.6㎜ 두께의 실장 기판에 실장하고, 그 후 적층 세라믹 콘덴서가 실장되지 않은 기판의 이면으로부터 지름 5㎛의 푸쉬 로드(push rod)로 기판을 굽히고, 기계적 스트레스를 가한다. 이 때의 유지 시간은 60초로 하고 굽힘량은 8㎜로 했다. 휘어짐 시험 후, 현미경을 이용하여 적층 세라믹 콘덴서의 외관 관찰을 실시하여 크랙의 유무를 카운트했다. 외관 관찰의 방법은 우선, 실장 기판으로부터 휘어짐 시험 후의 적층 세라믹 콘덴서를 원하는 크기로 실장 기판마다 잘라냈다. 그 후, 잘라낸 휘어짐 시험 후의 적층 세라믹 콘덴서를 기판마다 수지로 굳혔다. 그리고 적층 세라믹 콘덴서의 측면 측으로부터 자동연마기를 이용하여 조금씩 연마하고, 그때마다 연마 절단면을 관찰하여 크랙의 유무를 확인했다. 한편, 연마량은 적층 세라믹 콘덴서의 W치수의 1/2까지로 했다. 크랙의 카운트에 대해서는 제1 주면 측 외층부 및 제2 주면 측 외층부 내에 크랙이 가있는 것, 제1 주면 측 외층부 및 제2 주면 측 외층부에서 내층부까지 크랙이 도달한 것 양쪽을 크랙이 있는 것으로 카운트했다.
이상의 실험을 실시한 결과를 표 1에 나타낸다.
실시예에 따른 적층 세라믹 콘덴서는 휘어짐 시험 결과, 크랙이 확인되지 않았다. 이는, 비교예에 따른 적층 세라믹 콘덴서와 비교하면, 실시예에 따른 적층 세라믹 콘덴서는 제1 보조전극층 및 제2 보조전극층이 형성되어 있기 때문에, 적층 세라믹 콘덴서 내에서 적층체 세라믹층보다도 경도가 높은 금속 비율을 높일 수 있었기 때문으로 생각된다. 그 결과, 적층 세라믹 콘덴서의 기계적 강도를 향상시킬 수 있고, 적층 세라믹 콘덴서에 크랙이나 균열이 가는 것을 억제할 수 있었다고 생각된다. 또한 비교예에 따른 적층 세라믹 콘덴서와 비교하면, 실시예에 따른 적층 세라믹 콘덴서는 제1 비아 도체 및 제2 비아 도체가 형성되어 있기 때문에, 적층체의 내층부에서도 적층방향을 따라 적층체의 세라믹층보다도 경도가 높은 금속 비율을 높일 수 있고, 그 결과 적층 세라믹 콘덴서의 기계적 강도를 더 향상시킬 수 있으며, 적층 세라믹 콘덴서에 크랙이나 균열이 가는 것을 억제할 수 있었다고 생각된다.
(실험예 2)
1. 실험예 2에서의 시료
다음으로, 제1 비아 도체의 폭방향의 치수를 제1 보조전극층의 폭방향의 치수에 대하여 30%로 고정하면서, 제2 비아 도체의 폭방향의 치수를 제2 보조전극층의 폭방향의 치수에 대하여 30%로 고정하고, 제1 보조전극층의 길이방향의 치수에 대한 제1 비아 도체의 길이방향의 치수의 비율(%) 및 제2 보조전극층의 길이방향의 치수에 대한 제2 비아 도체의 길이방향의 치수의 비율(%)을 변화시켰다. 상기 이외에는 실험예 1의 실시예와 마찬가지의 설계로 했다. 실험예 2에서 제작한 적층 세라믹 콘덴서의 제1 보조전극층의 길이방향의 치수에 대한 제1 비아 도체의 길이방향의 치수의 비율(%) 및 제2 보조전극층의 길이방향의 치수에 대한 제2 비아 도체의 길이방향의 치수의 비율(%)을 표 2에 나타낸다.
2. 평가 방법
(1) 크랙 유무의 평가 방법
크랙 유무의 평가 방법은 실험예 1과 동일하게 실시했다.
(2) 신뢰성 시험
신뢰성 시험은 PCBT 시험법에 기초하여 각 시료에 대해 실시했다. 보다 상세하게는, 우선, 각 시료에 대해 LF 솔더를 사용하여 배선 기판에 실장했다. 계속해서, 각 시료의 절연 저항값을 측정했다. 다음으로, 배선 기판을 고온고습조 내에 넣고, 125℃, 상대 습도 95% RH의 환경하에서 각 시료에 대하여 2V의 직류 전류를 한 쌍의 외부전극 사이에 인가한 상태로 하고, 72시간에 걸쳐 유지했다. 계속해서, 시험 후의 각 시료의 절연 저항값을 측정했다. 그리고 각 시료에 대해 내습 시험 전과 시험 후의 절연 저항값을 대비하여, 2자리 이상 절연 저항값이 저하되지 않은 것을 "○"로 판정하고, 절연 저항값이 4자리 이상 저하된 것을 NG로 판정했다.
3. 실험 결과
이상의 실험을 실시한 결과를 표 2에 나타낸다.
표 2에 나타내는 바와 같이, 제1 비아 도체의 길이방향의 치수를 제1 보조전극층의 길이방향의 치수에 대하여 10% 이상 50% 이하이면서, 제2 비아 도체의 길이방향의 치수를 제2 보조전극층의 길이방향의 치수에 대하여 10% 이상 50% 이하로 함으로써, 크랙이 발생하지 않고 신뢰성 시험도 양호한 것이 확인되었다(시료 번호 2-2, 2-3, 2-4). 이는 적층 세라믹 콘덴서 내에서 적층체 세라믹층보다도 경도가 높은 금속 비율을 높일 수 있었기 때문으로 생각된다. 그 결과, 적층 세라믹 콘덴서의 기계적 강도를 향상시킬 수 있고, 효과적으로 적층 세라믹 콘덴서에 크랙이나 균열이 가는 것을 억제할 수 있었다고 생각된다. 또한, 제1 비아 도체의 길이방향의 치수가 제1 보조전극층의 길이방향의 치수에 대하여 10%보다도 작으면서 제2 비아 도체의 길이방향의 치수가 제2 보조전극층의 길이방향의 치수에 대하여 10%보다도 작은 경우는 크랙이 발생했다(시료 번호 2-1). 이는, 적층 세라믹 콘덴서 내에서 적층체의 세라믹층보다도 경도가 높은 금속 비율을 충분히 높일 수 없고, 적층 세라믹 콘덴서에 크랙이나 균열이 가는 것을 충분히 억제할 수 없었다고 생각된다. 또한 제1 비아 도체의 길이방향의 치수가 제1 보조전극층의 길이방향의 치수에 대하여 50%보다도 크면서 제2 비아 도체의 길이방향의 치수가 제2 보조전극층의 길이방향의 치수에 대하여 50%보다도 큰 경우는 신뢰성 시험이 불량이었다(시료 번호 2-5). 이는, 제1 비아 도체와 대향하는 제2 내부전극층의 단부와의 거리 및 제2 비아 도체와 대향하는 제1 내부전극층의 단부와의 거리 각각이 짧아지기 때문에, 수분 침입의 리스크가 높아지고 내습 신뢰성이 저하되었다고 생각된다.
(실험예 3)
1. 실험예 3에서의 시료
다음으로, 제1 비아 도체의 길이방향의 치수에 대한 제1 보조전극층의 길이방향의 치수 비율을 40%로 고정하면서 제2 비아 도체의 길이방향의 치수에 대한 제2 보조전극층의 길이방향의 치수 비율을 40%로 고정하고, 제1 보조전극층의 폭방향의 치수에 대한 제1 비아 도체의 폭방향의 치수 비율(%) 및 제2 보조전극층의 폭방향의 치수에 대한 제2 비아 도체의 폭방향의 치수 비율(%)을 변화시켰다. 상기 이외에는 실험예 1의 실시예와 마찬가지의 설계로 했다. 실험예 3에서 제작한 적층 세라믹 콘덴서의 제1 보조전극층의 폭방향의 치수에 대한 제1 비아 도체의 폭방향의 치수 비율(%) 및 제2 보조전극층의 폭방향의 치수에 대한 제2 비아 도체의 폭방향의 치수 비율(%)을 표 3에 나타낸다.
2. 평가 방법
평가 방법은 실험예 2와 마찬가지로 크랙 유무 및 신뢰성 시험에 의해 평가를 실시했다.
3. 실험 결과
이상의 실험을 실시한 결과를 표 3에 나타낸다.
표 3에 나타내는 바와 같이, 제1 비아 도체의 폭방향의 치수를 제1 보조전극층의 폭방향의 치수에 대하여 10% 이상 50% 이하이면서, 제2 비아 도체의 폭방향의 치수를 제2 보조전극층의 폭방향의 치수에 대하여 10% 이상 50% 이하로 함으로써, 크랙이 발생하지 않고 신뢰성 시험도 양호한 것이 확인되었다(시료 번호 3-2, 3-3, 3-4). 이는 적층 세라믹 콘덴서 내에서 적층체의 세라믹층보다도 경도가 높은 금속 비율을 높일 수 있었기 때문으로 생각된다. 그 결과, 적층 세라믹 콘덴서의 기계적 강도를 향상시킬 수 있고, 효과적으로 적층 세라믹 콘덴서에 크랙이나 균열이 가는 것을 억제할 수 있었다고 생각된다. 또한, 제1 비아 도체의 폭방향의 치수가 제1 보조전극층의 길이방향의 치수에 대하여 10%보다도 작으면서, 제2 비아 도체의 폭방향의 치수가 제2 보조전극층의 폭방향의 치수에 대하여 10%보다도 작은 경우는 크랙이 발생했다(시료 번호 3-1). 이는 적층 세라믹 콘덴서 내에서 적층체의 세라믹층보다도 경도가 높은 금속 비율을 충분히 높일 수 없고, 적층 세라믹 콘덴서에 크랙이나 균열이 가는 것을 충분히 억제할 수 없었다고 생각된다. 또한 제1 비아 도체의 폭방향의 치수가 제1 보조전극층의 폭방향의 치수에 대하여 50%보다도 크면서, 제2 비아 도체의 폭방향의 치수가 제2 보조전극층의 폭방향의 치수에 대하여 50%보다도 큰 경우는 신뢰성 시험이 불량이었다(시료 번호 3-5). 이는 제1 단면 상에 배치된 외부전극의 제1 측면 및 제2 측면 측 단부와의 거리 및 제2 단면 상에 배치된 외부전극의 제1 측면 및 제2 측면 측 단부와의 거리 각각이 짧아지기 때문에, 수분 침입의 리스크가 높아지고 내습 신뢰성이 저하되었다고 생각된다.
한편, 이상과 같이 본 발명의 실시형태는 상기 기재로 개시되어 있지만, 본 발명은 이에 한정되는 것은 아니다.
즉, 본 발명의 기술적 사상 및 원하는 범위로부터 일탈하지 않고, 이상 설명한 실시형태 및 각 변형예에 대하여 메커니즘, 형상, 재질, 수량, 위치 또는 배치 등에 관하여 다양한 변경을 가할 수 있는 것이며, 그들은 본 발명에 포함되는 것이다.
<1>
적층된 복수개의 세라믹층과, 상기 세라믹층 상에 적층된 복수개의 내부전극층을 가지며, 적층방향으로 마주보는 제1 주면 및 제2 주면과, 상기 적층방향에 직교하는 폭방향으로 마주보는 제1 측면 및 제2 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향으로 마주보는 제1 단면 및 제2 단면을 포함하는 적층체와,
상기 내부전극층에 접속되는 복수개의 외부전극을 가지는 적층 세라믹 전자부품으로서,
상기 적층체는
상기 적층방향에서, 상기 복수개의 내부전극층 중 제1 주면에 가장 가깝게 위치하는 내부전극층부터 상기 복수개의 내부전극층 중 제2 주면에 가장 가깝게 위치하는 내부전극층까지를 포함하고, 상기 복수개의 내부전극층이 상기 세라믹층을 사이에 두고 대향하여 배치되는 내층부와,
상기 제1 주면과, 상기 복수개의 내부전극층 중 제1 주면에 가장 가깝게 위치하는 내부전극층 사이에 위치하는 상기 복수개의 세라믹층으로 형성되는 제1 주면 측 외층부와,
상기 제2 주면과, 상기 복수개의 내부전극층 중 제2 주면에 가장 가깝게 위치하는 내부전극층 사이에 위치하는 상기 복수개의 세라믹층으로 형성되는 제2 주면 측 외층부를 가지며,
상기 내부전극층은
상기 제1 단면으로 노출되는 제1 내부전극층과, 상기 제2 단면으로 노출되는 제2 내부전극층을 가지며,
상기 제2 내부전극층이 배치되는 상기 세라믹층과 동일한 평면 상에는 상기 제2 내부전극층과는 떨어져서 배치되면서 상기 제1 단면으로 노출되는 제1 보조전극층이 배치되고,
상기 제1 내부전극층이 배치되는 상기 세라믹층과 동일한 평면 상에는 상기 제1 내부전극층과는 떨어져서 배치되면서 상기 제2 단면으로 노출되는 제2 보조전극층이 배치되며,
상기 제1 내부전극층 및 상기 제1 보조전극층의 상기 폭방향의 중앙부에는 상기 제1 단면으로 노출되도록 제1 비아 도체가 배치되고,
상기 제2 내부전극층 및 상기 제2 보조전극층의 상기 폭방향의 중앙부에는 상기 제2 단면으로 노출되도록 제2 비아 도체가 배치되는, 적층 세라믹 전자부품.
<2>
<1>에 있어서,
상기 제1 비아 도체는 상기 내층부의 상기 제1 주면에 가장 가까운 측부터 상기 내층부의 제2 주면에 가장 가까운 측까지 연속적으로 배치되고,
상기 제2 비아 도체는 상기 내층부의 상기 제1 주면에 가장 가까운 측부터 상기 내층부의 제2 주면에 가장 가까운 측까지 연속적으로 배치되는, 적층 세라믹 전자부품.
<3>
<1> 또는 <2>에 있어서,
상기 제1 비아 도체의 길이방향의 치수는 상기 제1 보조전극층의 길이방향의 치수의 10% 이상 50% 이하인, 적층 세라믹 전자부품.
<4>
<1> 내지 <3> 중 어느 하나에 있어서,
상기 제2 비아 도체의 길이방향의 치수는 상기 제2 보조전극층의 길이방향의 치수의 10% 이상 50% 이하인, 적층 세라믹 전자부품.
<5>
<1> 내지 <4> 중 어느 하나에 있어서,
상기 제1 비아 도체의 상기 폭방향의 치수는 상기 제1 보조전극층의 상기 폭방향의 치수의 10% 이상 50% 이하인, 적층 세라믹 전자부품.
<6>
<1> 내지 <5> 중 어느 하나에 있어서,
상기 제2 비아 도체의 상기 폭방향의 치수는 상기 제2 보조전극층의 상기 폭방향의 치수의 10% 이상 50% 이하인, 적층 세라믹 전자부품.
<7>
<1> 내지 <6> 중 어느 하나에 있어서,
상기 제1 비아 도체 및 상기 제2 비아 도체는 상기 적층방향에서 보았을 때에 곡선부 및 직선부를 가지는, 적층 세라믹 전자부품.
<8>
<1> 내지 <7> 중 어느 하나에 있어서,
상기 복수개의 외부전극은 상기 적층체 상에 배치되는 Mg, Al, Ti, W, Cr, Cu, Ni, Ag, Co, Mo 및 V에서 선택되는 적어도 하나를 포함하는 박막 전극과, 상기 박막 전극 상에 배치되는 Cu 도금층과, 상기 Cu 도금층 상에 배치되는 Ni 도금층과, 상기 Ni 도금층 상에 배치되는 Sn 도금층을 가지는, 적층 세라믹 전자부품.
<9>
<1> 내지 <8> 중 어느 하나에 있어서,
상기 적층 세라믹 전자부품의 상기 적층방향의 두께 치수는 150㎛ 이하인, 적층 세라믹 전자부품.
<10>
<1> 내지 <9> 중 어느 하나에 있어서,
상기 적층 세라믹 전자부품의 상기 적층방향의 두께 치수는 80㎛ 이하인, 적층 세라믹 전자부품.
본 발명은 적층 세라믹 전자부품에 관한 것이고, 특히 기계적 강도가 향상된 저배형 적층 세라믹 전자부품으로서 이용할 수 있다.
10, 110, 210: 적층 세라믹 콘덴서
10a: 세라믹 압전 소자
10b: 서미스터 소자
10c: 인덕터 소자
12: 적층체
12a: 제1 주면
12b: 제2 주면
12c: 제1 측면
12d: 제2 측면
12e: 제1 단면
12f: 제2 단면
14: 세라믹층
15a: 내층부
15b1: 제1 주면 측 외층부
15b2: 제2 주면 측 외층부
16: 내부전극층
16a: 제1 내부전극층
16b: 제2 내부전극층
18a: 제1 대향 전극부
18b: 제2 대향 전극부
20a: 제1 인출 전극부
20b: 제2 인출 전극부
24, 124, 224: 외부전극
24a: 제1 외부전극
24b: 제2 외부전극
26: 하부전극층(박막 전극)
26a1, 26a2: 제1 하부전극층
26b1, 26b2: 제2 하부전극층
28: 도금층
28a: 제1 도금층
28b: 제2 도금층
30: Cu 도금층
30a: 제1 Cu 도금층
30b: 제2 Cu 도금층
32: Ni 도금층
32a: 제1 Ni 도금층
32b: 제2 Ni 도금층
34: Sn 도금층
34a: 제1 Sn 도금층
34b: 제2 Sn 도금층
40a: 제1 보조전극층
40b: 제2 보조전극층
42a: 제1 비아 도체
42b: 제2 비아 도체
50: 외층용 유전체 시트
52: 내층용 유전체 시트
54: 오목부
60a: 내층용 유전체 시트(블록)
60b1: 제1 주면 측 외층부용 유전체 시트(블록)
60b2: 제2 주면 측 외층부용 유전체 시트(블록)
x: 적층방향
y: 폭방향
z: 길이방향
a1: 제1 비아 도체의 길이방향의 치수
a2: 제2 비아 도체의 길이방향의 치수
A1: 제1 보조전극층의 길이방향의 치수
A2: 제2 보조전극층의 길이방향의 치수
b1: 제1 비아 도체의 폭방향의 치수
b2: 제2 비아 도체의 폭방향의 치수
B1: 제1 보조전극층의 폭방향의 치수
B2: 제2 보조전극층의 폭방향의 치수
10a: 세라믹 압전 소자
10b: 서미스터 소자
10c: 인덕터 소자
12: 적층체
12a: 제1 주면
12b: 제2 주면
12c: 제1 측면
12d: 제2 측면
12e: 제1 단면
12f: 제2 단면
14: 세라믹층
15a: 내층부
15b1: 제1 주면 측 외층부
15b2: 제2 주면 측 외층부
16: 내부전극층
16a: 제1 내부전극층
16b: 제2 내부전극층
18a: 제1 대향 전극부
18b: 제2 대향 전극부
20a: 제1 인출 전극부
20b: 제2 인출 전극부
24, 124, 224: 외부전극
24a: 제1 외부전극
24b: 제2 외부전극
26: 하부전극층(박막 전극)
26a1, 26a2: 제1 하부전극층
26b1, 26b2: 제2 하부전극층
28: 도금층
28a: 제1 도금층
28b: 제2 도금층
30: Cu 도금층
30a: 제1 Cu 도금층
30b: 제2 Cu 도금층
32: Ni 도금층
32a: 제1 Ni 도금층
32b: 제2 Ni 도금층
34: Sn 도금층
34a: 제1 Sn 도금층
34b: 제2 Sn 도금층
40a: 제1 보조전극층
40b: 제2 보조전극층
42a: 제1 비아 도체
42b: 제2 비아 도체
50: 외층용 유전체 시트
52: 내층용 유전체 시트
54: 오목부
60a: 내층용 유전체 시트(블록)
60b1: 제1 주면 측 외층부용 유전체 시트(블록)
60b2: 제2 주면 측 외층부용 유전체 시트(블록)
x: 적층방향
y: 폭방향
z: 길이방향
a1: 제1 비아 도체의 길이방향의 치수
a2: 제2 비아 도체의 길이방향의 치수
A1: 제1 보조전극층의 길이방향의 치수
A2: 제2 보조전극층의 길이방향의 치수
b1: 제1 비아 도체의 폭방향의 치수
b2: 제2 비아 도체의 폭방향의 치수
B1: 제1 보조전극층의 폭방향의 치수
B2: 제2 보조전극층의 폭방향의 치수
Claims (10)
- 적층된 복수개의 세라믹층과, 상기 세라믹층 상에 적층된 복수개의 내부전극층을 가지며, 적층방향으로 마주보는 제1 주면(主面) 및 제2 주면과, 상기 적층방향에 직교하는 폭방향으로 마주보는 제1 측면 및 제2 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향으로 마주보는 제1 단면(端面) 및 제2 단면을 포함하는 적층체와,
상기 내부전극층에 접속되는 복수개의 외부전극을 가지는 적층 세라믹 전자부품으로서,
상기 적층체는
상기 적층방향에서, 상기 복수개의 내부전극층 중 제1 주면에 가장 가깝게 위치하는 내부전극층부터 상기 복수개의 내부전극층 중 제2 주면에 가장 가깝게 위치하는 내부전극층까지를 포함하고, 상기 복수개의 내부전극층이 상기 세라믹층을 사이에 두고 대향하여 배치되는 내층부와,
상기 제1 주면과, 상기 복수개의 내부전극층 중 제1 주면에 가장 가깝게 위치하는 내부전극층 사이에 위치하는 상기 복수개의 세라믹층으로 형성되는 제1 주면 측 외층부와,
상기 제2 주면과, 상기 복수개의 내부전극층 중 제2 주면에 가장 가깝게 위치하는 내부전극층 사이에 위치하는 상기 복수개의 세라믹층으로 형성되는 제2 주면 측 외층부를 가지며,
상기 내부전극층은
상기 제1 단면으로 노출되는 제1 내부전극층과, 상기 제2 단면으로 노출되는 제2 내부전극층을 가지며,
상기 제2 내부전극층이 배치되는 상기 세라믹층과 동일한 평면 상에는 상기 제2 내부전극층과는 떨어져서 배치되면서 상기 제1 단면으로 노출되는 제1 보조전극층이 배치되고,
상기 제1 내부전극층이 배치되는 상기 세라믹층과 동일한 평면 상에는 상기 제1 내부전극층과는 떨어져서 배치되면서 상기 제2 단면으로 노출되는 제2 보조전극층이 배치되며,
상기 제1 내부전극층 및 상기 제1 보조전극층의 상기 폭방향의 중앙부에는 상기 제1 단면으로 노출되도록 제1 비아 도체가 배치되고,
상기 제2 내부전극층 및 상기 제2 보조전극층의 상기 폭방향의 중앙부에는 상기 제2 단면으로 노출되도록 제2 비아 도체가 배치되는, 적층 세라믹 전자부품. - 제1항에 있어서,
상기 제1 비아 도체는 상기 내층부의 상기 제1 주면에 가장 가까운 측부터 상기 내층부의 제2 주면에 가장 가까운 측까지 연속적으로 배치되고,
상기 제2 비아 도체는 상기 내층부의 상기 제1 주면에 가장 가까운 측부터 상기 내층부의 제2 주면에 가장 가까운 측까지 연속적으로 배치되는, 적층 세라믹 전자부품. - 제1항 또는 제2항에 있어서,
상기 제1 비아 도체의 길이방향의 치수는 상기 제1 보조전극층의 길이방향의 치수의 10% 이상 50% 이하인, 적층 세라믹 전자부품. - 제1항 또는 제2항에 있어서,
상기 제2 비아 도체의 길이방향의 치수는 상기 제2 보조전극층의 길이방향의 치수의 10% 이상 50% 이하인, 적층 세라믹 전자부품. - 제1항 또는 제2항에 있어서,
상기 제1 비아 도체의 상기 폭방향의 치수는 상기 제1 보조전극층의 상기 폭방향의 치수의 10% 이상 50% 이하인, 적층 세라믹 전자부품. - 제1항 또는 제2항에 있어서,
상기 제2 비아 도체의 상기 폭방향의 치수는 상기 제2 보조전극층의 상기 폭방향의 치수의 10% 이상 50% 이하인, 적층 세라믹 전자부품. - 제1항 또는 제2항에 있어서,
상기 제1 비아 도체 및 상기 제2 비아 도체는 상기 적층방향에서 보았을 때에 곡선부 및 직선부를 가지는, 적층 세라믹 전자부품. - 제1항 또는 제2항에 있어서,
상기 복수개의 외부전극은 상기 적층체 상에 배치되는 Mg, Al, Ti, W, Cr, Cu, Ni, Ag, Co, Mo 및 V에서 선택되는 적어도 하나를 포함하는 박막 전극과, 상기 박막 전극 상에 배치되는 Cu 도금층과, 상기 Cu 도금층 상에 배치되는 Ni 도금층과, 상기 Ni 도금층 상에 배치되는 Sn 도금층을 가지는, 적층 세라믹 전자부품. - 제1항 또는 제2항에 있어서,
상기 적층 세라믹 전자부품의 상기 적층방향의 두께 치수는 150㎛ 이하인, 적층 세라믹 전자부품. - 제1항 또는 제2항에 있어서,
상기 적층 세라믹 전자부품의 상기 적층방향의 두께 치수는 80㎛ 이하인, 적층 세라믹 전자부품.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022063100A JP2023153689A (ja) | 2022-04-05 | 2022-04-05 | 積層セラミック電子部品 |
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