JP2023153689A - 積層セラミック電子部品 - Google Patents

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Abstract

【課題】低背型の積層セラミック電子部品であっても機械的強度を向上させることが可能な積層セラミック電子部品を提供する。【解決手段】積層セラミックコンデンサ１０は、セラミック素体（積層体）１２の第１の端面１２ｅ、第２の端面１２ｆに露出して、外部電極２４に接続される内部電極１６と、第２内部電極と同じ平面内で、第１の端面に露出し、第２の内部電極とは離れて配置される第１の補助電極層４０ａと、第１の内部電極と同じ平面内で、第２の端面に露出し、第１の内部電極とは離れて配置される第２の補助電極層４０ｂを有する。第１の補助電極層及び第２の補助電極層の幅方向の中央部には、第１の端面及び第２の端面に露出するように第１のビア導体４２ａ及び第２のビア導体４２ｂが配置されている。【選択図】図４

Description

この発明は、積層セラミック電子部品に関する。
近年、携帯電話機や携帯音楽プレイヤーなどの電子機器の小型化や薄型化が進んでいる。それに伴い、小型化、薄型化された電子機器内に搭載される積層セラミック電子部品においてもまた小型化、薄型化が進んでいる。
特に薄型化が進んでいるものおいては、例えば、配線基板の中に内蔵されて使用されたり、配線基板の表面に実装される場合であっても非常に狭い隙間に実装されるようになってきている。このように、積層セラミック電子部品の薄型化が進めば進むほど積層セラミック電子部品の機械的強度が低下するため、その機械的強度の確保が強く求められている。
例えば、特許文献１には、セラミック素体（積層体）は、第１方向を向いた主面と、１方向に直交する第２方向を向いた端面と、第１方向および第２方向に直交する第３方向を向いた側面と、を有しており、複数の内部電極が第１方向に積層され、外部電極は、メッキ膜を有し、端面を被覆して側面および主面の一部まで延び、メッキ膜は、第１方向に向いた主面領域と、第２方向に向いた端面領域と、第３方向に向いた側面領域と、を含み、端面領域または側面領域の膜厚が、主面領域の膜厚よりも大きく構成された構造の積層セラミック電子部品が開示されている。
特開２０２０－１３６３６３号公報
しかしながら、特許文献１に記載の構造であっても、積層セラミック電子部品の厚み寸法が小さくなった場合には十分に機械的強度を確保することができず、クラックや割れを抑制することができない。
また、公知技術として知られている積層セラミック電子部品の製造方法において、積層体の焼成前または焼成後の積層体に、積層体の端面に内部電極を露出させるためのバレル研磨を行った場合には、焼成前または焼成後の積層体にダメージを与えてしまい、特に積層セラミック電子部品の厚み寸法が小さい場合には、その影響が大きく、クラックや割れを誘発させてしまう。
したがって、この発明は、低背型の積層セラミック電子部品であっても機械的強度を向上させることが可能な積層セラミック電子部品を提供することを目的とする。
この発明に係る積層セラミック電子部品は、積層された複数のセラミック層と、セラミック層上に積層された複数の内部電極層とを有し、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を含む積層体と、内部電極層に接続される複数の外部電極と、を有する積層セラミック電子部品であって、積層体は、積層方向において、複数の内部電極層のうち最も第１の主面側に位置する内部電極層から、複数の内部電極層のうち最も第２の主面側に位置する内部電極層までを含み、複数の内部電極層がセラミック層を介して対向して配置されている内層部と、第１の主面と、複数の内部電極層のうち最も第１の主面側に位置する内部電極層との間に位置する複数のセラミック層から形成される第１の主面側外層部と、第２の主面と、複数の内部電極層のうち最も第２の主面側に位置する内部電極層との間に位置する複数のセラミック層から形成される第２の主面側外層部と、を有し、内部電極層は、第１の端面に露出する第１の内部電極層と、第２の端面に露出する第２の内部電極層と、を有し、第２の内部電極層が配置されるセラミック層と同一の平面上には、第２の内部電極層とは離れて配置されかつ第１の端面に露出する第１の補助電極層が配置されており、第１の内部電極層が配置されるセラミック層と同一の平面上には、第１の内部電極層とは離れて配置されかつ第２の端面に露出する第２の補助電極層が配置されており、第１の内部電極層および第１の補助電極層の幅方向の中央部には、第１の端面に露出するように第１のビア導体が配置され、第２の内部電極層および第２の補助電極層の幅方向の中央部には、第２の端面に露出するように第２のビア導体が配置される、積層セラミック電子部品である。
この発明によれば、低背型の積層セラミック電子部品であっても機械的強度を向上させることが可能な積層セラミック電子部品を提供することができる。
この発明の上記の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
この発明の第１の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す外観斜視図である。 この発明の第１の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す正面図である。 この発明の第１の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す上面図である。 図１に係る線ＩＶ－ＩＶにおける断面図である。 図４に係る線ＶＡ－ＶＡにおける断面図である。 図４に係る線ＶＢ－ＶＢにおける断面図である。 図１に係る線ＶＩ－ＶＩにおける断面図である。 この発明の第１の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサの製造工程の一部を示す図である。 この発明の第２の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す外観斜視図である。 この発明の第２の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す正面図である。 この発明の第２の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す上面図である。 図８に係る線ＸＩ－ＸＩにおける断面図である。 図１１に係る線ＸＩＩＡ－ＸＩＩＡにおける断面図である。 図１１に係る線ＸＩＩＢ－ＸＩＩＢにおける断面図である。 図８に係る線ＸＩＩＩ－ＸＩＩＩにおける断面図である。 この発明の第３の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す外観斜視図である。 この発明の第３の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す正面図である。 この発明の第３の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す上面図である。 図１４に係る線ＸＶＩＩ－ＸＶＩＩにおける断面図である。 図１７に係る線ＸＶＩＩＩＡ－ＸＶＩＩＩＡにおける断面図である。 図１７に係る線ＸＶＩＩＩＢ－ＸＶＩＩＩＢにおける断面図である。 図１４に係る線ＸＩＸ－ＸＩＸにおける断面図である。
以下、この発明に係る積層セラミック電子部品の一例として積層セラミックコンデンサについて説明する。
Ａ．第１の実施の形態
１．積層セラミックコンデンサ
この発明の第１の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサ１０について説明する。図１は、この発明の第１の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す外観斜視図である。図２は、この発明の第１の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す正面図である。図３は、この発明の第１の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す上面図である。図４は、図１に係る線ＩＶ－ＩＶにおける断面図である。図５Ａは、図４に係る線ＶＡ－ＶＡにおける断面図である。図５Ｂは、図４に係る線ＶＢ－ＶＢにおける断面図である。図６は、図１に係る線ＶＩ－ＶＩにおける断面図である。
積層セラミックコンデンサ１０は、積層された複数のセラミック層１４と、セラミック層１４上に積層された複数の内部電極層１６とを有し、積層方向ｘに相対する第１の主面１２ａおよび第２の主面１２ｂと、積層方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃおよび第２の側面１２ｄと、積層方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅおよび第２の端面１２ｆと、を含む積層体１２と、内部電極層１６に接続される複数の外部電極２４と、を有する。
積層体１２と外部電極２４とを含む積層セラミックコンデンサ１０の長さ方向ｚの寸法をＬ寸法とする。Ｌ寸法は、０．２ｍｍ以上１０ｍｍ以下であることが好ましい。積層体１２と外部電極２４とを含む積層セラミックコンデンサ１０の幅方向ｙの寸法をＷ寸法とする。Ｗ寸法は、０．１ｍｍ以上１０ｍｍ以下であることが好ましい。積層体１２と外部電極２４とを含む積層セラミックコンデンサ１０の積層方向ｘの寸法をＴ寸法とする。Ｔ寸法は、１５０μｍ以下であることが好ましく、より好ましくは、８０μｍ以下であることが好ましい。特に本実施の形態では、積層セラミックコンデンサ１０の積層方向ｘのＴ寸法が小さい方がより本発明の効果が発揮される。これは、積層セラミックコンデンサ１０のＴ寸法が小さいほど、積層セラミックコンデンサ１０の機械的強度が低下するためである。
（積層体）
積層体１２は、積層された複数のセラミック層１４と複数の内部電極層１６とを有する。さらに、積層体１２は、積層方向ｘに相対する第１の主面１２ａおよび第２の主面１２ｂと、積層方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃおよび第２の側面１２ｄと、積層方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅおよび第２の端面１２ｆとを含む。この積層体１２には、角部および稜線部に丸みがつけられている。なお、角部とは、積層体１２の隣接する３面が交わる部分のことであり、稜線部とは、積層体１２の隣接する２面が交わる部分のことである。また、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ、ならびに第１の端面１２ｅおよび第２の端面１２ｆの一部または全部に凹凸などが形成されていてもよい。
積層体１２は、積層方向ｘにおいて複数の内部電極層１６のうち最も第１の主面１２ａ側に位置する内部電極層１６から複数の内部電極層１６のうち最も第２の主面１２ｂ側に位置する内部電極層１６までを含み、複数の内部電極層１６がセラミック層１４を介して対向して配置されている内層部１５ａと、第１の主面１２ａと、複数の内部電極層１６のうち最も第１の主面１２ａ側に位置する内部電極層１６との間に位置する複数のセラミック層１４から形成される第１の主面側外層部１５ｂ１と、第２の主面１２ｂと、複数の内部電極層１６のうち最も第２の主面１２ｂ側に位置する内部電極層１６との間に位置する複数のセラミック層１４から形成される第２の主面側外層部１５ｂ２とを有する。
第１の主面側外層部１５ｂ１は、積層体１２の第１の主面１２ａ側に位置し、第１の主面１２ａと最も第１の主面１２ａに近い内部電極層１６との間に位置する複数のセラミック層１４との間に位置する複数のセラミック層１４との集合体である。
第２の主面側外層部１５ｂ２は、積層体１２の第２の主面１２ｂ側に位置し、第２の主面１２ｂと最も第２の主面１２ｂに近い内部電極層１６との間に位置する複数のセラミック層１４との間に位置する複数のセラミック層１４との集合体である。
そして、第１の主面側外層部１５ｂ１および第２の主面側外層部１５ｂ２に挟まれた領域が内層部１５ａである。
積層されるセラミック層１４の枚数は、特に限定されないが、第１の主面側外層部１５ｂ１および第２の主面側外層部１５ｂ２を含め、４枚以上２００枚以下であることが好ましい。また、セラミック層１４の厚みは、０．３μｍ以上１５μｍ以下であることが好ましい。
セラミック層１４の材料としては、例えば、誘電体材料により形成することができる。誘電体材料としては、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｎＯ3などの主成分からなる誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。
積層体１２の寸法は、特に限定されないが、本実施の形態の外部電極２４の厚みを積層セラミックコンデンサ１０の寸法から除いた寸法が積層体１２の寸法となる。特に本実施の形態では、積層体１２の積層方向ｘの寸法が小さい積層体１２に対してより効果が発揮される。これは、積層体１２の積層方向ｘの寸法が小さい積層体１２ほど、積層体１２の機械的強度が低下するためである。
（内部電極層）
内部電極層１６は、第１の端面１２ｅに露出する第１の内部電極層１６ａと、第２の端面１２ｆに露出する第２の内部電極層１６ｂと、を有している。第１の内部電極層１６ａと第２の内部電極層１６ｂとは、セラミック層１４を介して交互に積層される。
第１の内部電極層１６ａは、セラミック層１４の表面に配置される。第１の内部電極層１６ａは、第２の内部電極層１６ｂと対向する第１の対向電極部１８ａと、第１の対向電極部１８ａから第１の端面１２ｅに引き出される第１の引出電極部２０ａとを有している。
第１の内部電極層１６ａの第１の対向電極部１８ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
第１の内部電極層１６ａの第１の引出電極部２０ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
第１の内部電極層１６ａの第１の対向電極部１８ａの幅と、第１の内部電極層１６ａの第１の引出電極部２０ａの幅とは、同じ幅で形成されていてもよく、どちらか一方が、幅が狭く形成されていてもよい。
第２の内部電極層１６ｂは、第１の内部電極層１６ａが配置されるセラミック層１４と異なるセラミック層１４の表面に配置される。第２の内部電極層１６ｂは、第１の内部電極層１６ａと対向する第２の対向電極部１８ｂと、第２の対向電極部１８ｂから第２の端面１２ｆに引き出される第２の引出電極部２０ｂとを有している。
第２の内部電極層１６ｂの第２の対向電極部１８ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
第２の内部電極層１６ｂの第２の引出電極部２０ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
第２の内部電極層１６ｂの第２の対向電極部１８ｂの幅と、第２の内部電極層１６ｂの第２の引出電極部２０ｂの幅とは、同じ幅で形成されていてもよく、どちらか一方が、幅が狭く形成されていてもよい。
第１の内部電極層１６ａおよび第２の内部電極層１６ｂは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。
なお、積層体１２に、圧電体セラミックを用いた場合、積層セラミック電子部品は、セラミック圧電素子１０ａとして機能する。圧電セラミック材料の具体例としては、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミック材料などが挙げられる。
また、積層体１２に、半導体セラミックを用いた場合、積層セラミック電子部品は、サーミスタ素子１０ｂとして機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
また、積層体１２に、磁性体セラミックを用いた場合、積層セラミック電子部品は、インダクタ素子１０ｃとして機能する。また、インダクタ素子１０ｃとして機能する場合は、内部電極層１６は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。
すなわち、本実施の形態に係る積層セラミック電子部品は、積層体１２の材料および構造を適宜変更することで、積層セラミックコンデンサ１０のみならず、セラミック圧電素子１０ａ、サーミスタ素子１０ｂ、又はインダクタ素子１０ｃとして好適に機能し得る。
第１の内部電極層１６ａおよび第２の内部電極層１６ｂのそれぞれの厚みは、例えば、０．２μｍ以上２．０μｍ以下であることが好ましい。
また、第１の内部電極層１６ａおよび第２の内部電極層１６ｂの枚数は、合わせて２枚以上１９０枚以下であることが好ましい。
本実施の形態では、内部電極層１６の第１の対向電極部１８ａおよび第２の対向電極部１８ｂ同士がセラミック層１４を介して対向することにより容量が形成され、コンデンサの特性が発現する。
（補助電極層）
補助電極層４０は、第１の補助電極層４０ａと第２の補助電極層４０ｂとを有する。
第２の内部電極層１６ｂが配置されるセラミック層１４と同一の平面上には、第２の内部電極層１６ｂとは離れて配置されかつ第１の端面１２ｅに露出する第１の補助電極層４０ａが配置されている。また、第１の補助電極層４０ａは、第１の内部電極層１６ａの第１の引出電極部２０ａとセラミック層１４を介して対向している。このように第１の補助電極層４０ａが配置されていることにより、積層セラミックコンデンサ１０内において、積層体１２のセラミック層１４よりも硬度が高い金属割合を高めることができる。その結果、積層セラミックコンデンサ１０の機械的強度を向上させることができ、積層セラミックコンデンサ１０にクラックや割れが入ることを抑制することができる。
第１の補助電極層４０ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
第２の内部電極層１６ｂの第２の対向電極部１８ｂの幅と、第１の補助電極層４０ａの幅とは、同じ幅で形成されていてもよく、どちらか一方が、幅が狭く形成されていてもよい。
第１の内部電極層１６ａが配置されるセラミック層１４と同一の平面上には、第１の内部電極層１６ａとは離れて配置されかつ第２の端面１２ｆに露出する第２の補助電極層４０ｂが配置されている。また、第２の補助電極層４０ｂは、第２の内部電極層１６ｂの第２の引出電極部２０ｂとセラミック層１４を介して対向している。このように第２の補助電極層４０ｂが配置されていることにより、積層セラミックコンデンサ１０内において、積層体１２のセラミック層１４よりも硬度が高い金属割合を高めることができる。その結果、積層セラミックコンデンサ１０の機械的強度を向上させることができ、積層セラミックコンデンサ１０にクラックや割れが入ることを抑制することができる。
第２の補助電極層４０ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
第１の内部電極層１６ａの第１の対向電極部１８ａの幅と、第２の補助電極層４０ｂの幅とは、同じ幅で形成されていてもよく、どちらか一方が、幅が狭く形成されていてもよい。
第１の補助電極層４０ａおよび第２の補助電極層４０ｂは、例えば、内部電極層１６と同様に、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。
第１の補助電極層４０ａおよび第２の補助電極層４０ｂのそれぞれの厚みは、例えば、０．２μｍ以上２．０μｍ以下であることが好ましい。
（ビア導体）
ビア導体４２は、第１のビア導体４２ａと第２のビア導体４２ｂとを有する。
第１の内部電極層１６ａおよび第１の補助電極層４０ａには、内層部１５ａの最も第１の主面１２ａ側と内層部１５ａの最も第２の主面１２ｂ側との間に第１の端面１２ｅに露出するように第１のビア導体４２ａが配置されている。本実施の形態では、第１のビア導体４２ａは、積層体１２の内層部１５ａの最も第１の主面１２ａ側から内層部１５ａの最も第２の主面１２ｂ側まで連続して配置されている。
このような構成とすることで、内層部１５ａにおいても、積層方向ｘに沿って積層体１２のセラミック層１４よりも硬度が高い金属割合を高めることができる。その結果、積層セラミックコンデンサ１０の機械的強度をさらに向上させることができ、積層セラミックコンデンサ１０にクラックや割れが入ることを抑制することができる。また、第１のビア導体４２ａが積層体１２の第１の主面１２ａおよび第２の主面１２ｂに露出することなく、内層部１５ａ内に配置されていることによって、積層体１２の外表面からの水分の侵入も抑制することができ、耐湿信頼性も向上させることができる。さらに、第１のビア導体４２ａを設けることで、積層体１２の第１の端面１２ｅの表面に外部電極２４と接続されることとなる接触点を必ず露出させることが可能となる。そのため、積層体１２の焼成前または焼成後の積層体１２に対して積層体１２の第１の端面１２ｅおよび第２の端面１２ｆに内部電極層１６を露出させるためのバレル研磨が不要となるため、焼成前または焼成後の積層体１２にダメージを与えることなく積層体１２の機械的強度の低下を抑制することができる。したがって、特に、積層セラミックコンデンサ１０の積層方向ｘの寸法（厚み寸法）であるＴ寸法が小さい場合であってもクラックや割れを抑制することができる。
第２の内部電極層１６ｂおよび第２の補助電極層４０ｂには、内層部１５ａの最も第１の主面１２ａ側と内層部１５ａの最も第２の主面１２ｂ側との間に第２の端面１２ｆに露出するように第２のビア導体４２ｂが配置されている。本実施の形態では、第２のビア導体４２ｂは、積層体１２の内層部１５ａの最も第１の主面１２ａ側から内層部１５ａの最も第２の主面１２ｂ側まで連続して配置されている。
このような構成とすることで、内層部１５ａにおいても、積層方向ｘに沿って積層体１２のセラミック層１４よりも硬度が高い金属割合を高めることができる。その結果、積層セラミックコンデンサ１０の機械的強度をさらに向上させることができ、積層セラミックコンデンサ１０にクラックや割れが入ることを抑制することができる。また、第２のビア導体４２ｂが積層体１２の第１の主面１２ａおよび第２の主面１２ｂに露出することなく、内層部１５ａ内に配置されていることによって、積層体１２の外表面からの水分の侵入も抑制することができ、耐湿信頼性も向上させることができる。さらに、第２のビア導体４２ｂを設けることで、積層体１２の第２の端面１２ｆの表面に外部電極２４と接続されることとなる接触点を必ず露出させることが可能となる。そのため、積層体１２の焼成前または焼成後の積層体１２に対して積層体１２の第１の端面１２ｅおよび第２の端面１２ｆに内部電極層１６を露出させるためのバレル研磨が不要となるため、焼成前または焼成後の積層体１２にダメージを与えることなく積層体１２の機械的強度の低下を抑制できる。したがって、特に積層セラミックコンデンサ１０の積層方向ｘの寸法（厚み寸法）であるＴ寸法が小さい場合であってもクラックや割れを抑制することができる。
また、第１のビア導体４２ａが配置されている位置に関しては、第１の端面１２ｅに露出し、内層部１５ａの最も第１の主面１２ａ側と内層部１５ａの最も第２の主面１２ｂ側との間に配置されていれば、特に限定されないが、第１の内部電極層１６ａおよび第１の補助電極層４０ａの幅方向ｙの中央部に設けられていることが好ましい。
第２のビア導体４２ｂが配置されている位置に関しては、第２の端面１２ｆに露出し、内層部１５ａの最も第１の主面１２ａ側と内層部１５ａの最も第２の主面１２ｂ側との間に配置されていれば、特に限定されないが、第２の内部電極層１６ｂおよび第２の補助電極層４０ｂの幅方向ｙの中央部に設けられていることが好ましい。
さらに、第１のビア導体４２ａの長さ方向ｚの寸法ａ１は、第１の補助電極層４０ａの長さ方向ｚの寸法Ａ１の１０％以上５０％以下であることが好ましい。これにより、積層セラミックコンデンサ１０内において、積層体１２のセラミック層１４よりも硬度が高い金属割合を高めることができる。その結果、積層セラミックコンデンサ１０の機械的強度を向上させることができ、効果的に積層セラミックコンデンサ１０にクラックや割れが入ることを抑制することができる。
ここで、第１のビア導体４２ａの長さ方向ｚの寸法ａ１が、第１の補助電極層４０ａの長さ方向ｚの寸法Ａ１の１０％よりも小さい場合には、積層セラミックコンデンサ１０内において、積層体１２のセラミック層１４よりも硬度が高い金属割合を十分に高めることができず、積層セラミックコンデンサ１０にクラックや割れが入ることを十分に抑制できない場合がある。また、第１のビア導体４２ａの長さ方向ｚの寸法ａ１が、第１の補助電極層４０ａの長さ方向ｚの寸法Ａ１の５０％よりも大きい場合には、第１のビア導体４２ａと対向している第２の内部電極層１６ｂの端部との距離が短くなるため、水分浸入のリスクが高まり、耐湿信頼性が低下すると考えられる。
第２のビア導体４２ｂの長さ方向ｚの寸法ａ２は、第２の補助電極層４０ｂの長さ方向ｚの寸法Ａ２の１０％以上５０％以下であることが好ましい。これにより、積層セラミックコンデンサ１０内において、積層体１２のセラミック層１４よりも硬度が高い金属割合を高めることができる。その結果、積層セラミックコンデンサ１０の機械的強度を向上させることができ、効果的に積層セラミックコンデンサ１０にクラックや割れが入ることを抑制することができる。
ここで、第２のビア導体４２ｂの長さ方向ｚの寸法ａ２が、第２の補助電極層４０ｂの長さ方向ｚの寸法Ａ２の１０％よりも小さい場合には、積層セラミックコンデンサ１０内において、積層体１２のセラミック層１４よりも硬度が高い金属割合を十分に高めることができず、積層セラミックコンデンサ１０にクラックや割れが入ることを十分に抑制できない場合がある。また、第２のビア導体４２ｂの長さ方向ｚの寸法ａ２が、第２の補助電極層４０ｂの長さ方向ｚの寸法Ａ２の５０％よりも大きい場合には、第２のビア導体４２ｂと対向している第１の内部電極層１６ａの端部との距離が短くなるため、水分浸入のリスクが高まり、耐湿信頼性が低下すると考えられる。
また、第１のビア導体４２ａの幅方向ｙの寸法ｂ１は、第１の補助電極層４０ａの幅方向ｙの寸法Ｂ１の１０％以上５０％以下であることが好ましい。これにより、積層セラミックコンデンサ１０内において、積層体１２のセラミック層１４よりも硬度が高い金属割合を高めることができる。その結果、積層セラミックコンデンサ１０の機械的強度を向上させることができ、効果的に積層セラミックコンデンサ１０にクラックや割れが入ることを抑制することができる。
ここで、第１のビア導体４２ａの幅方向ｙの寸法ｂ１が、第１の補助電極層４０ａの幅方向ｙの寸法Ｂ１の１０％よりも小さい場合には、積層セラミックコンデンサ１０内において、積層体１２のセラミック層１４よりも硬度が高い金属割合を十分に高めることができず、積層セラミックコンデンサ１０にクラックや割れが入ることを十分に抑制できない場合がある。また、第１のビア導体４２ａの幅方向ｙの寸法ｂ１が、第１の補助電極層４０ａの幅方向ｙの寸法Ｂ１の５０％よりも大きい場合には、第１の端面１２ｅ上に配置されている外部電極２４の第１の側面１２ｃおよび第２の側面１２ｄ側の端部との距離が短くなるため、水分浸入のリスクが高まり、耐湿信頼性が低下すると考えられる。
第２のビア導体４２ｂの幅方向ｙの寸法ｂ２（不図示）は、第２の補助電極層４０ｂの幅方向ｙの寸法Ｂ２（不図示）の１０％以上５０％以下であることが好ましい。これにより、積層セラミックコンデンサ１０内において、積層体１２のセラミック層１４よりも硬度が高い金属割合を高めることができる。その結果、積層セラミックコンデンサ１０の機械的強度を向上させることができ、効果的に積層セラミックコンデンサ１０にクラックや割れが入ることを抑制することができる。
ここで、第２のビア導体４２ｂの幅方向ｙの寸法ｂ２（不図示）が、第２の補助電極層４０ｂの幅方向ｙの寸法Ｂ２（不図示）の１０％よりも小さい場合には、積層セラミックコンデンサ１０内において、積層体１２のセラミック層１４よりも硬度が高い金属割合を十分に高めることができず、積層セラミックコンデンサ１０にクラックや割れが入ることを十分に抑制できない場合がある。また、第２のビア導体４２ｂの幅方向ｙの寸法ｂ２（不図示）が、第２の補助電極層４０ｂの幅方向ｙの寸法Ｂ２（不図示）の５０％よりも大きい場合には、第２の端面１２ｆ上に配置されている外部電極２４の第１の側面１２ｃおよび第２の側面１２ｄ側の端部との距離が短くなるため、水分浸入のリスクが高まり、耐湿信頼性が低下すると考えられる。
第１のビア導体４２ａおよび第２のビア導体４２ｂの形状は、特に限定されないが、平面視、曲線部および直線部を有する形状、例えば平面視半円形状であることが好ましい。この時、直線部が第１の端面１２ｅまたは第２の端面１２ｆに露出し、曲線部が積層体１２の内部側に配置されていることが好ましい。言い換えると、第１のビア導体４２ａおよび第２のビア導体４２ｂが配置される部分は、平面視、曲線部および直線部を有する形状、例えば平面視半円形状で切削されていることが好ましい。
これにより、第１のビア導体４２ａおよび第２のビア導体４２ｂを形成する際に、第１のビア導体ペーストおよび第２のビア導体ペーストを充填しやすくなり、第１の内部電極層１６ａおよび第１の補助電極層４０ａと第１のビア導体４２ａとの間、第２の内部電極層１６ｂおよび第２の補助電極層４０ｂと第２のビア導体４２ｂとの間に、隙間が生じることなく第１のビア導体４２ａおよび第２のビア導体４２ｂを形成することができる。よって、信頼性の高い積層セラミックコンデンサ１０を得ることができる。
第１のビア導体４２ａおよび第２のビア導体４２ｂは、例えば、内部電極層１６および補助電極層４０と同様、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。
（外部電極）
外部電極２４は、第１の内部電極層１６ａおよび第２の内部電極層１６ｂに接続される複数の外部電極２４を有している。外部電極２４は、少なくとも第１の外部電極２４ａと第２の外部電極２４ｂとを有する。
第１の外部電極２４ａは、積層体１２上に配置されている。好ましくは、第１の外部電極２４ａは、第１の端面１２ｅ上から第１の主面１２ａの一部および第２の主面１２ｂの一部に配置されていることが好ましい。また、この時、第１の側面１２ｃの一部および第２の側面１２ｄの一部には第１の外部電極２４ａを配置しなくてもよく、第１の側面１２ｃの一部および第２の側面１２ｄの一部に少し回り込んで配置されていてもよい。本実施の形態では、第１の側面１２ｃの一部および第２の側面１２ｄの一部には第１の外部電極２４ａは配置されていない。
第２の外部電極２４ｂは、積層体１２上に配置されている。好ましくは、第２の外部電極２４ｂは、第２の端面１２ｆ上から第１の主面１２ａの一部および第２の主面１２ｂの一部に配置されていることが好ましい。また、この時、第１の側面１２ｃの一部および第２の側面１２ｄの一部には第２の外部電極２４ｂを配置しなくてもよく、第１の側面１２ｃの一部および第２の側面１２ｄの一部に少し回り込んで配置されていてもよい。本実施の形態では、第１の側面１２ｃの一部および第２の側面１２ｄの一部には第２の外部電極２４ｂは配置されていない。
第１の外部電極２４ａおよび第２の外部電極２４ｂは、下地電極層２６とめっき層２８とを有していることが好ましい。
下地電極層２６は、焼付け層、薄膜層等から選ばれる少なくとも１つを含む。
まず、下地電極層２６を焼付け層によって形成する場合について説明する。
焼付け層は、金属成分と、ガラス成分もしくはセラミック成分のどちらか一方を含んでいるか、その両方を含んでいることが好ましい。ガラス成分は、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。セラミック成分は、セラミック層１４と同種のセラミック材料を用いてもよいし、異なる種のセラミック材料を用いても良い。セラミック成分は、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、（Ｂａ，Ｃａ）ＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3等から選ばれる少なくとも１つを含むことが好ましい。また、焼付け層の金属としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。さらに、焼付け層は、複数層であってもよい。
焼付け層は、ガラス成分および金属成分を含む導電性ペーストを積層体１２に塗布して焼き付けたものである。焼付け層は、内部電極層１６およびセラミック層１４と同時焼成したものでもよく、内部電極層１６を焼成した後に焼き付けてもよい。なお、焼付け層を内部電極層１６およびセラミック層１４と同時に焼成する場合には、ガラス成分の代わりにセラミック成分を添加するか、その両方を添加して焼付け層を形成することが好ましい。
第１の端面１２ｅおよび第２の端面１２ｆに位置する第１の焼付け層および第２の焼付け層の第１の主面１２ａおよび第２の主面１２ｂを結ぶ積層方向ｘの中央部における第１の焼付け層および第２の焼付け層の第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの厚み（端面中央厚み）は、例えば、５μｍ以上５０μｍ以下であることが好ましい。
また、第１の主面１２ａの一部および第２の主面１２ｂの一部にも下地電極層（焼付け層）を設ける場合には、第１の主面１２ａ上および第２の主面１２ｂ上に位置する第１の焼付け層および第２の焼付け層である第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの中央部における第１の焼付け層および第２の焼付け層の第１の主面１２ａおよび第２の主面１２ｂを結ぶ積層方向ｘの厚みは、例えば、２μｍ以上１５μｍ以下であることが好ましい。
次に、下地電極層２６を薄膜層によって形成する場合について説明する。
下地電極層２６を薄膜層で形成する場合は、薄膜層はスパッタリング法または蒸着法等の薄膜形成法により形成された金属膜の薄膜電極であることが好ましい。本実施の形態では、スパッタリング法によって薄膜層である金属膜を形成している。
積層体１２上に配置される薄膜電極は、Ｍｇ、Ａｌ、Ｔｉ、Ｗ、Ｃｒ、Ｃｕ、Ｎｉ、Ａｇ、Ｃｏ、ＭｏおよびＶから選ばれる少なくとも一つを含む。また、薄膜層により形成される薄膜電極は複数層で形成されていてもよい。本実施の形態では、１層目がＮｉＣｒ層、２層目がＮｉＣｕ層で形成している。
薄膜層で形成される下地電極層２６の第１の主面１２ａと第２の主面１２ｂとを結ぶ積層方向ｘの厚みは、５０ｎｍ以上８μｍ以下であることが好ましく、１００ｎｍ以上４μｍ以下であることがさらに好ましい。
また、薄膜層で下地電極層２６を形成する場合は、スパッタリング法によって積層体１２の第１の主面１２ａの一部および第２の主面１２ｂの一部に直接薄膜電極（スパッタ電極）２６ａ１、２６ａ２、２６ｂ１、２６ｂ２を形成することが好ましい。積層体１２の第１の主面１２ａの一部および第２の主面１２ｂの一部に直接薄膜電極（スパッタ電極）を配置する場合は、第１の端面１２ｅ上および第２の端面１２ｆ上には焼付け層の下地電極層２６を形成するか、下地電極層２６を形成せずに後述するめっき層２８を直接形成することが好ましい。本実施の形態では、第１の端面１２ｅ上および第２の端面１２ｆ上には下地電極層２６を形成せずに後述するめっき層２８を直接形成している。具体的には、薄膜電極２６ａ１、２６ａ２、２６ｂ１、２６ｂ２上に配置されるＣｕめっき層３０と、Ｃｕめっき層３０上に配置されるＮｉめっき層３２と、Ｎｉめっき層３２上に配置されるＳｎめっき層３４と、を形成している。このように、下地電極層２６を薄膜層により形成される薄膜電極とし、薄膜層により形成される薄膜電極とした下地電極層２６の上にＣｕめっき層３０、Ｃｕめっき層３０の上にＮｉめっき層３２、Ｎｉめっき層３２の上にＳｎめっき層３４を配置することで、外部電極２４の厚みを薄く形成することができるため、積層体１２の寸法を規格寸法の範囲内で少しでも厚くすることができる。よって、積層体１２の機械的強度を確保できるだけでなく、容量設計の自由度も向上させることができる。
第１の端面１２ｅ上および第２の端面１２ｆ上に焼付け層の下地電極層２６を形成する場合は、焼付け層の下地電極層２６は、第１の端面１２ｅおよび第２の端面１２ｆだけでなく、第１の主面１２ａの一部および第２の主面１２ｂの一部にも延びて配置されていてもよい。また、薄膜電極（スパッタ電極）は、焼付け層の下地電極層２６上にオーバーラップするように配置されていてもよい。
第１の端面１２ｅおよび第２の端面１２ｆ上に焼付け層の下地電極層２６を形成する場合には、その第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの厚みは、１μｍ以上５μｍ以下であることが好ましい。
（めっき層）
めっき層２８は、第１のめっき層２８ａと第２のめっき層２８ｂとを含む。
めっき層２８は、下地電極層２６を覆うように配置されていることが好ましい。一方で、上述したように下地電極層２６を介さずに積層体１２上に直接形成されていてもよい。下地電極層２６を形成せずに積層体１２上に直接めっき層２８を形成する場合は、下地電極層２６の厚みを削減した分を低背化または積層体１２の厚みに転化できるため、積層セラミックコンデンサ１０の設計自由度を向上することができる。
めっき層２８としては、例えば、Ｎｉ、Ｓｎ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。また、めっき層２８は、複数層によって形成されていてもよい。
積層セラミックコンデンサ１０が基板表面に実装される場合には、めっき層２８は、Ｎｉめっき、Ｓｎめっきの順に２層構造であることが好ましい。Ｎｉめっき層３２は、下地電極層２６が積層セラミックコンデンサ１０を実装する際のはんだによって侵食されることを防止することができる。また、Ｓｎめっき層３４は、積層セラミックコンデンサ１０を実装する際のはんだの濡れ性を向上させ、容易に実装することができる。なお、下地電極層２６とＮｉめっき層３２との間、もしくは、下地電極層２６を形成せずにめっき層２８を直接積層体１２上に形成する場合には、積層体１２とＮｉめっき層３２との間において、Ｃｕめっき層３０を形成してもよい。Ｃｕめっき層３０を形成する場合には、めっき液や水分浸入を抑制する効果がある。また、積層セラミックコンデンサ１０を基板に埋め込む場合には、めっき層２８は最外層がＣｕめっき層によって形成されることが好ましい。
本実施の形態では、下地電極層２６を薄膜層で形成し、薄膜層の上にＣｕめっき層３０、Ｃｕめっき層３０の上にＮｉめっき層３２、Ｎｉめっき層３２の上にＳｎめっき層３４を形成している。これにより、外部電極２４の厚みを薄く形成することができるため、積層体１２の寸法を規格寸法の範囲内で少しでも厚くすることができる。よって、積層体１２の機械的強度を確保できるだけでなく、容量設計の自由度も向上させることができる。
また、めっき層２８の一層あたりの厚みは、２μｍ以上１０μｍ以下であることが好ましい。より具体的には、Ｃｕめっき層３０の平均厚みは、２μｍ以上８μｍ以下であることが好ましく、Ｎｉめっき層３２の平均厚みは、１μｍ以上４μｍ以下であることが好ましく、Ｓｎめっき層３４の平均厚みは、２μｍ以上１０μｍ以下であることが好ましい。
図１に示す第１の実施の形態に係る積層セラミックコンデンサ１０によれば、第２の内部電極層１６ｂが配置されるセラミック層１４と同一の平面上には、第２の内部電極層１６ｂとは離れて配置されかつ第１の端面１２ｅに露出する第１の補助電極層４０ａが配置されている。また、第１の内部電極層１６ａが配置されるセラミック層１４と同一の平面上には、第１の内部電極層１６ａとは離れて配置されかつ第２の端面１２ｆに露出する第２の補助電極層４０ｂが配置されている。これにより、積層セラミックコンデンサ１０内において、積層体１２のセラミック層１４よりも硬度が高い金属割合を高めることができる。その結果、積層セラミックコンデンサ１０の機械的強度を向上させることができ、積層セラミックコンデンサ１０にクラックや割れが入ることを抑制することができる。
さらに、図１に示す第１の実施の形態に係る積層セラミックコンデンサ１０によれば、第１の内部電極層１６ａおよび第１の補助電極層４０ａには、第１の端面１２ｅに露出するように内層部１５ａの最も第１の主面１２ａ側から内層部１５ａの最も第２の主面１２ｂ側まで連続して延びる第１のビア導体４２ａが配置されている。また、第２の内部電極層１６ｂおよび第２の補助電極層４０ｂには、第２の端面１２ｆに露出するように内層部１５ａの最も第１の主面１２ａ側から内層部１５ａの最も第２の主面１２ｂ側まで連続して延びる第２のビア導体４２ｂが配置されている。これにより、内層部１５ａにおいても、積層方向ｘに沿って積層体１２のセラミック層１４よりも硬度が高い金属割合を高めることができる。その結果、積層セラミックコンデンサ１０の機械的強度をさらに向上させることができ、積層セラミックコンデンサ１０にクラックや割れが入ることを抑制することができる。
また、図１に示す第１の実施の形態に係る積層セラミックコンデンサ１０によれば、第１のビア導体４２ａおよび第２のビア導体４２ｂが積層体１２の第１の主面１２ａおよび第２の主面１２ｂに露出することなく、内層部１５ａ内に配置されていることによって、積層体１２の外表面からの水分の侵入も抑制することができ、耐湿信頼性も向上させることができる。
さらに、図１に示す第１の実施の形態に係る積層セラミックコンデンサ１０によれば、第１のビア導体４２ａおよび第２のビア導体４２ｂを設けることで、積層体１２の第１の端面１２ｅおよび第２の端面１２ｆの表面に外部電極２４と接続されることとなる接触点を必ず露出させることが可能となる。そのため、積層体１２の焼成前または焼成後の積層体１２に、積層体１２の第１の端面１２ｅおよび第２の端面１２ｆに内部電極層１６を露出させるためのバレル研磨が不要となるため、焼成前または焼成後の積層体１２にダメージを与えることなく積層体１２の機械的強度の低下を抑制できる。したがって、特に積層セラミックコンデンサ１０の積層方向ｘの寸法（厚み寸法）であるＴ寸法が小さい場合であってもクラックや割れを抑制することができる。その結果、低背型の積層セラミックコンデンサ１０であっても機械的強度を向上させることが可能となる。
２．積層セラミックコンデンサの製造方法
以下、第１の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサ１０の製造方法について説明する。図７は、この発明の第１の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサの製造工程の一部を示す図である。
まず、誘電体シート、内部電極用の導電性ペースト、補助電極用の導電性ペーストおよびビア導体用の導電性ペーストを準備する。誘電体シート、内部電極用の導電性ペースト、補助電極用の導電性ペーストおよびビア導体用の導電性ペーストには、バインダおよび溶剤が含まれる。バインダおよび溶剤は公知のものを用いることができる。
次に、誘電体シート上に、例えば、スクリーン印刷やグラビア印刷などにより所定のパターンで内部電極用の導電性ペーストおよび補助電極用の導電性ペーストを印刷し、内部電極パターンおよび補助電極パターンを形成する。ここで、内部電極用の導電性ペーストおよび補助電極用の導電性ペーストは、例えば、金属粉末に有機バインダおよび有機溶剤が加えられたものである。なお、内部電極パターンおよび補助電極パターンが印刷されていない外層用の誘電体シートも作製する。
次に、これらの内部電極パターンおよび補助電極パターンが形成された誘電体シートを用いて積層シートが作製される。すなわち、図７に示すように、内部電極パターンが形成されていない外層用の誘電体シート５０を所定枚数積層し、第１の主面側外層部１５ｂ１となる第１の主面側外層部用の誘電体シート（ブロック）６０ｂ１および第２の主面側外層部１５ｂ２となる第２の主面側外層部用の誘電体シート（ブロック）６０ｂ２、第１の内部電極層１６ａに対応する第１の内部電極パターンおよび第２の内部電極層１６ｂに対応する第２の内部電極パターンが印刷された誘電体シート５２を順次積層し内層部１５ａとなる誘電体シート（ブロック）６０ａを準備する。ここでは、第１の主面側外層部１５ｂ１および第２の主面側外層部１５ｂ２となる２つの外層用の誘電体シート（ブロック）６０ｂ１、６０ｂ２と、２つの外層用の誘電体シート（ブロック）に挟まれる内部電極用の導電性ペーストおよび補助電極用の導電性ペーストが印刷された内層用の誘電体シート（ブロック）６０ａが準備される。
続いて、上記で準備した内層用の誘電体シート（ブロック）６０ａにおいて、第１のビア導体４２ａおよび第２のビア導体４２ｂを設ける位置に、レーザーを照射して凹部５４を形成する。
次に、上記で準備した誘電体シートを用いて積層シートが作製される。すなわち、第１の主面側外層部１５ｂ１となる第１の主面側外層部用の誘電体シート（ブロック）６０ｂ１または第２の主面側外層部１５ｂ２となる第２の主面側外層部用の誘電体シート（ブロック）６０ｂ２の上に、上記で準備した第１のビア導体４２ａおよび第２のビア導体４２ｂを設ける位置において凹部５４が形成された内層用の誘電体シート（ブロック）６０ａを積み重ねる。ここで、上記で形成された第１のビア導体４２ａおよび第２のビア導体４２ｂを設ける位置において凹部５４が形成された内層用の誘電体シート（ブロック）６０ａの凹部５４にビア導体用の導電性ペーストを充填する。
さらに、第１の主面側外層部１５ｂ１となる第１の主面側外層部用の誘電体シート（ブロック）６０ｂ１または第２の主面側外層部１５ｂ２となる第２の主面側外層部用の誘電体シート（ブロック）６０ｂ２を積層して、積層シートを準備する。
次に、積層シートを静水圧プレスなどの手段により積層方向にプレスし積層ブロックを作製する。
続いて、積層ブロックを所定のサイズにカットし、積層チップを切り出す。
次に、積層チップを焼成し積層体１２を作製する。焼成温度は、セラミックや内部電極の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
次に、積層体１２の第１の主面１２ａ上の一部および第２の主面１２ｂ上の一部に、下地電極層２６を形成する。
下地電極層２６として薄膜層を形成する場合は、例えば、スパッタリング法等により形成することができる。換言すれば、下地電極層２６は、薄膜電極（スパッタ電極）により構成されていてもよい。
積層体１２の第１の主面１２ａの一部および第２の主面１２ｂの一部に薄膜電極（スパッタ電極）を形成して下地電極層２６を配置する場合は、第１の端面１２ｅ上および第２の端面１２ｆ上には焼付け層の下地電極層２６を形成するか、下地電極層２６を形成せずに後述するめっき層２８を直接形成することが好ましい。また、第１の端面１２ｅ上および第２の端面１２ｆ上に焼付け層の下地電極層２６を形成する場合、焼付け層の下地電極層２６は、第１の端面１２ｅおよび第２の端面１２ｆだけでなく、第１の主面１２ａの一部および第２の主面１２ｂの一部にも延びて配置されていてもよい。また、薄膜電極（スパッタ電極）は、焼付け層の下地電極層２６上にオーバーラップするように配置されていてもよい。本実施の形態では、第１の端面１２ｅ上および第２の端面１２ｆ上には下地電極層２６を形成せずに後述するめっき層２８を直接形成している。
また、積層体１２上に配置される薄膜層で形成される下地電極層２６である薄膜電極は、例えば、Ｍｇ、Ａｌ、Ｔｉ、Ｗ、Ｃｒ、Ｃｕ、Ｎｉ、Ａｇ、Ｃｏ、ＭｏおよびＶからなる群より選ばれる少なくとも１種の金属を含むことが好ましい。これにより、下地電極層２６の積層体１２に対する固着力を高めることができる。薄膜層は、単層であってもよいし、複数の層であってもよい。本実施の形態では、ＮｉＣｒの層と、ＮｉＣｕの層の２層構造で形成している。
下地電極層２６として焼付け層を形成する場合は、積層体１２の第１の端面１２ｅおよび第２の端面１２ｆに下地電極層２６となる導電性ペーストを塗布し、下地電極層２６を形成する。下地電極層２６として焼付け層を形成する場合には、ガラス成分と金属とを含む導電性ペーストを例えばディッピングなどの方法により、塗布し、その後、焼付け処理を行い、下地電極層２６を形成する。この時の焼付け処理の温度は、７００℃以上９００℃以下であることが好ましい。この時、外部電極２４を形成したくない部分、例えば、第１の側面１２ｃおよび第２の側面１２ｄにはマスキングを行うことで、外部電極２４を形成しない領域を作製することができる。
また、下地電極層２６を焼付け層で形成する場合は、焼付け層はセラミック成分をさらに含むことが好ましい。セラミック成分は、例えば、積層体１２と同種のセラミック材料であることが好ましい。なお、焼付け層にセラミック成分を含ませる場合には、焼成前の積層チップに対して、導電性ペーストを塗布し、積層チップと積層チップに塗布された導電性ペーストを同時に焼付けて、焼付け層が形成された積層体１２を形成することが好ましい。
その後、必要に応じて、下地電極層２６上および積層体１２の表面上にめっき層２８を施す。本実施の形態では、Ｃｕめっき層３０と、Ｎｉめっき層３２、Ｓｎめっき層３４の３層構造で形成している。
以上のようにして、図１に記載の積層セラミックコンデンサ１０を製造することができる。
Ｂ．第２の実施の形態
この発明の第２の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサ１１０について説明する。図８は、この発明の第２の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す外観斜視図である。図９は、この発明の第２の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す正面図である。図１０は、この発明の第２の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す上面図である。図１１は、図８に係る線ＸＩ－ＸＩにおける断面図である。図１２Ａは、図１１に係る線ＸＩＩＡ－ＸＩＩＡにおける断面図である。図１２Ｂは、図１１に係る線ＸＩＩＢ－ＸＩＩＢにおける断面図である。図１３は、図８に係る線ＸＩＩＩ－ＸＩＩＩにおける断面図である。
第２の実施の形態に係る積層セラミックコンデンサ１１０は、図８に示されるように、外部電極１２４が、第１の端面１２ｅおよび第２の端面１２ｆ、第１の主面１２ａおよび第２の主面１２ｂだけでなく、さらに、第１の側面１２ｃ上および第２の側面１２ｄ上に配置されたものである。したがって、上記第１の実施の形態の構成要素に相当するものについては同じ符号を付すとともに、その詳細な説明を省略する。
外部電極１２４は、第１の内部電極層１６ａおよび第２の内部電極層１６ｂに接続される複数の外部電極１２４を有している。外部電極１２４は、少なくとも第１の外部電極１２４ａと第２の外部電極１２４ｂとを有する。
第１の外部電極１２４ａは、積層体１２上に配置されている。より具体的には、第１の外部電極１２４ａは、積層体１２の第１の端面１２ｅの表面、第１の主面１２ａ上の一部および第２の主面１２ｂ上の一部、並びに第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置される。
第２の外部電極１２４ｂは、積層体１２上に配置されている。より具体的には、第２の外部電極１２４ｂは、積層体１２の第２の端面１２ｆの表面、第１の主面１２ａ上の一部および第２の主面１２ｂ上の一部、並びに第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置される。
第１の外部電極２４ａおよび第２の外部電極２４ｂは、下地電極層２６とめっき層２８とを有していることが好ましい。また、本実施の形態に係る積層セラミックコンデンサ１１０の下地電極層２６およびめっき層２８の構造は、第１の実施の形態に係る積層セラミックコンデンサ１０の下地電極層２６およびめっき層２８の構造と同一である。
これにより、積層体１２の第１の側面１２ｃおよび第２の側面１２ｄにも下地電極層２６およびめっき層２８を形成されるため、第１の側面１２ｃおよび第２の側面１２ｄからの衝撃によるクラックや割れの発生を抑制することができるだけでなく、実装基板との実装性も向上させることができる。
図８に示す第２の実施の形態に係る積層セラミックコンデンサ１１０によれば、図１に示す第１の実施の形態に係る積層セラミックコンデンサ１０と同様の効果を奏する。
Ｃ．第３の実施の形態
この発明の第３の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサ２１０について説明する。図１４は、この発明の第３の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す外観斜視図である。図１５は、この発明の第３の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す正面図である。図１６は、この発明の第３の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す上面図である。図１７は、図１４に係る線ＸＶＩＩ－ＸＶＩＩにおける断面図である。図１８Ａは、図１７に係る線ＸＶＩＩＩＡ－ＸＶＩＩＩＡにおける断面図である。図１８Ｂは、図１７に係る線ＸＶＩＩＩＢ－ＸＶＩＩＩＢにおける断面図である。図１９は、図１４に係る線ＸＩＸ－ＸＩＸにおける断面図である。
第３の実施の形態に係る積層セラミックコンデンサ２１０は、図１４に示されるように、外部電極２２４が、第１の端面１２ｅおよび第２の端面１２ｆ、第１の主面１２ａおよび第２の主面１２ｂだけでなく、さらに、第１の側面１２ｃ上および第２の側面１２ｄ上に配置されたものである。また、図１８Ａおよび図１８Ｂに示すように、内部電極層１６の引出電極部の形状も異なる。したがって、上記第１の実施の形態の構成要素に相当するものについては同じ符号を付すとともに、その詳細な説明を省略する。
内部電極層１６は、第１の端面１２ｅに露出する第１の内部電極層１６ａと、第２の端面１２ｆに露出する第２の内部電極層１６ｂと、を有している。第１の内部電極層１６ａと第２の内部電極層１６ｂとは、セラミック層１４を介して交互に積層される。
第１の内部電極層１６ａは、セラミック層１４の表面に配置される。第１の内部電極層１６ａは、第２の内部電極層１６ｂと対向する第１の対向電極部１８ａと、第１の対向電極部１８ａから第１の端面１２ｅに引き出される第１の引出電極部２０ａとを有している。そして、図１８Ａに示すように、第１の引出電極部２０ａは、その端部が第１の端面１２ｅ、第１の側面１２ｃの一部および第２の側面１２ｄの一部に引き出され、露出している。
第２の内部電極層１６ｂは、第１の内部電極層１６ａが配置されるセラミック層１４と異なるセラミック層１４の表面に配置される。第２の内部電極層１６ｂは、第１の内部電極層１６ａと対向する第２の対向電極部１８ｂと、第２の対向電極部１８ｂから第２の端面１２ｆに引き出される第２の引出電極部２０ｂとを有している。そして、図１８Ｂに示すように、第２の引出電極部２０ｂは、その端部が第２の端面１２ｆ、第１の側面１２ｃの一部および第２の側面１２ｄの一部に引き出され、露出している。
外部電極２２４は、第１の内部電極層１６ａおよび第２の内部電極層１６ｂに接続される複数の外部電極２２４を有している。外部電極２２４は、少なくとも第１の外部電極２２４ａと第２の外部電極２２４ｂとを有する。
第１の外部電極２２４ａは、積層体１２上に配置されている。より具体的には、第１の外部電極２２４ａは、積層体１２の第１の端面１２ｅの表面、第１の主面１２ａ上の一部および第２の主面１２ｂ上の一部、並びに第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置される。この場合、第１の外部電極２２４ａは、第１の内部電極層１６ａの第１の引出電極部２０ａ、第１の補助電極層４０ａおよび第１のビア導体４２ａと電気的に接続される。
第２の外部電極２２４ｂは、積層体１２上に配置されている。より具体的には、第２の外部電極２２４ｂは、積層体１２の第２の端面１２ｆの表面、第１の主面１２ａ上の一部および第２の主面１２ｂ上の一部、並びに第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置される。この場合、第２の外部電極２２４ｂは、第２の内部電極層１６ｂの第２の引出電極部２０ｂ、第２の補助電極層４０ｂおよび第２のビア導体４２ｂと電気的に接続される。
第１の外部電極２２４ａおよび第２の外部電極２２４ｂは、下地電極層２６とめっき層２８とを有していることが好ましい。また、本実施の形態に係る積層セラミックコンデンサ２１０の下地電極層２６およびめっき層２８の構造は、第１の実施の形態に係る積層セラミックコンデンサ１０の下地電極層２６およびめっき層２８の構造と同一である。
これにより、めっき層２８を第１の側面１２ｃおよび第２の側面１２ｄに露出する第１の引出電極部２０ａおよび第２の引出電極部２０ｂ上にも形成することが可能となる。その結果、第１の側面１２ｃ上および第２の側面１２ｄ上においても外部電極２２４を形成することができるだけでなく、実装基板との実装性も向上させることができる。
また、図１４に示す第３の実施の形態に係る積層セラミックコンデンサ２１０によれば、図１の示す第１の実施の形態に係る積層セラミックコンデンサ１０と同様の効果を奏する。
Ｄ．実験例
以下に、本発明の実験例について詳述する。なお、本実験例は、本発明を何ら限定するものではない。
（実験例１）
上記の製造方法にしたがって、積層セラミック電子部品として積層セラミックコンデンサを作製した。作製した積層セラミックコンデンサに対して、たわみ試験を行い、クラックの有無の確認を行った。
１．実験例１における試料
実験例１の実施例として、上記製造方法を用いて、図１に示す構造で以下の仕様の積層セラミックコンデンサを作製した。
・積層セラミックコンデンサの寸法：Ｌ×Ｗ×Ｔ＝０．４０６ｍｍ×０．２０８ｍｍ×０．０４５ｍｍ
・セラミック層の材料の主成分：ＢａＴｉＯ3
・内部電極層および補助電極層の材料：Ｎｉ
・ビア導体の材料：Ｎｉ
第１のビア導体の長さ方向の寸法：第１の補助電極層の長さ方向の寸法の３０％で形成
第２のビア導体の長さ方向の寸法：第２の補助電極層の長さ方向の寸法の３０％で形成
第１のビア導体の幅方向の寸法：第１の補助電極層の幅方向の寸法の３０％で形成
第２のビア導体の幅方向の寸法：第２の補助電極層の幅方向の寸法の３０％で形成
第１のビア導体および第２のビア導体の形状：平面視、曲線部および直線部を有する（言い換えると、半円形状）
・外部電極の構造
○下地電極層：スパッタリング法で形成した金属膜（薄膜層）で形成
１層目：ＮｉＣｒ層：０．２μｍ
２層目：ＮｉＣｕ層：０．２μｍ
○めっき層：積層体側からＣｕめっき層＋Ｎｉめっき層＋Ｓｎめっき層の３層で形成
Ｃｕめっき層：５μｍ
Ｎｉめっき層：２．５μｍ
Ｓｎめっき層：３．５μｍ
実験例１の比較例として、第１の補助電極層および第２の補助電極層、ならびに、第１のビア導体および第２のビア導体を形成しない積層セラミックコンデンサを作製した。第１の補助電極層および第２の補助電極層、ならびに、第１のビア導体および第２のビア導体を形成しない以外は、実験例１の実施例と同様の設計とした。
２．クラックの有無の評価方法
まず、たわみ試験を行った。たわみ試験は、積層セラミックコンデンサをはんだペーストを用いて１．６ｍｍの厚さの実装基板に実装し、その後、積層セラミックコンデンサの実装されていない基板の裏面から径５μｍの押し棒にて基板を曲げ、機械的ストレスをかける。この時の保持時間は６０秒とし、曲げ量は８ｍｍとした。たわみ試験後、顕微鏡を用いて積層セラミックコンデンサの外観観察を行いクラックの有無をカウントした。外観観察の方法は、まず、実装基板からたわみ試験後の積層セラミックコンデンサを、所望のサイズで実装基板ごと切り出した。その後、切り出したたわみ試験後の積層セラミックコンデンサを基板ごと樹脂で固めた。そして、積層セラミックコンデンサの側面側から自動研磨機を用いて、少しずつ研磨し、その都度研磨断面を観察し、クラックの有無を確認した。なお、研磨量は積層セラミックコンデンサのＷ寸法の１／２までとした。クラックのカウントについては、第１の主面側外層部および第２の主面側外層部内にクラックが入っているもの、第１の主面側外層部および第２の主面側外層部から内層部までクラックが到達しているもの、両方をクラック有りとしてカウントした。
以上の実験を行った結果を表１に示す。
Figure 2023153689000002
実施例に係る積層セラミックコンデンサはたわみ試験の結果、クラックが確認されなかった。これは、比較例に係る積層セラミックコンデンサと比較すると、実施例に係る積層セラミックコンデンサは、第１の補助電極層および第２の補助電極層が形成されているため、積層セラミックコンデンサ内において、積層体のセラミック層よりも硬度が高い金属割合を高めることができたためであると考えられる。その結果、積層セラミックコンデンサの機械的強度を向上させることができ、積層セラミックコンデンサにクラックや割れが入ることを抑制することができたと考えられる。さらに、比較例に係る積層セラミックコンデンサと比較すると、実施例に係る積層セラミックコンデンサは、第１のビア導体および第２のビア導体が形成されているため、積層体の内層部においても、積層方向に沿って積層体のセラミック層よりも硬度が高い金属割合を高めることができおり、その結果、積層セラミックコンデンサの機械的強度をさらに向上させることができ、積層セラミックコンデンサにクラックや割れが入ることを抑制することができたと考えられる。
（実験例２）
１．実験例２における試料
次に、第１のビア導体の幅方向の寸法を第１の補助電極層の幅方向の寸法に対して３０％に固定し、かつ、第２のビア導体の幅方向の寸法を第２の補助電極層の幅方向の寸法に対して３０％に固定し、第１の補助電極層の長さ方向の寸法に対する第１のビア導体の長さ方向の寸法の比率（％）および第２の補助電極層の長さ方向の寸法に対する第２のビア導体の長さ方向の寸法の比率（％）を変化させた。上記以外は、実験例１の実施例と同様の設計とした。実験例２で作製した積層セラミックコンデンサの第１の補助電極層の長さ方向の寸法に対する第１のビア導体の長さ方向の寸法の比率（％）および第２の補助電極層の長さ方向の寸法に対する第２のビア導体の長さ方向の寸法の比率（％）を表２に示す。
２．評価方法
（１）クラックの有無の評価方法
クラックの有無の評価方法は実験例１と同様に行った。
（２）信頼性試験
信頼性試験は、ＰＣＢＴ試験法に基づいて、各試料について実施した。より詳細には、まず、各試料ついて、ＬＦ半田を用いて、配線基板に実装した。続いて、各試料の絶縁抵抗値を測定した。次に、配線基板を高温高湿槽内に入れ、１２５℃、相対湿度９５％ＲＨの環境下において、各試料に対して、２Ｖの直流電流を一対の外部電極間に印加した状態とし、７２時間にわたって維持した。続いて、試験後の各試料の絶縁抵抗値を測定した。そして、各試料について、耐湿試験前と試験後の絶縁抵抗値を対比し、２桁以上、絶縁抵抗値が低下しなかったものを「〇」と判定し、絶縁抵抗値が４桁以上低下したものをＮＧと判定した。
３．実験結果
以上の実験を行った結果を表２に示す。
Figure 2023153689000003
表２に示すように、第１のビア導体の長さ方向の寸法を、第１の補助電極層の長さ方向の寸法に対して１０％以上５０％以下、かつ、第２のビア導体の長さ方向の寸法を、第２の補助電極層の長さ方向の寸法に対して１０％以上５０％以下にすることにより、クラックが発生することなく、信頼性試験も良好であることが確認された（試料番号２－２，２－３，２－４）。これは、積層セラミックコンデンサ内において、積層体のセラミック層よりも硬度が高い金属割合を高めることができたためと考えられる。その結果、積層セラミックコンデンサの機械的強度を向上させることができ、効果的に積層セラミックコンデンサにクラックや割れが入ることを抑制することができたと考えられる。また、第１のビア導体の長さ方向の寸法が第１の補助電極層の長さ方向の寸法に対して１０％よりも小さく、かつ、第２のビア導体の長さ方向の寸法が第２の補助電極層の長さ方向の寸法に対して１０％よりも小さい場合は、クラックが発生した（試料番号２－１）。これは、積層セラミックコンデンサ内において、積層体のセラミック層よりも硬度が高い金属割合を十分に高めることができず、積層セラミックコンデンサにクラックや割れが入ることを十分に抑制できなかったと考えられる。さらに、第１のビア導体の長さ方向の寸法が第１の補助電極層の長さ方向の寸法に対して５０％よりも大きく、かつ、第２のビア導体の長さ方向の寸法が第２の補助電極層の長さ方向の寸法に対して５０％よりも大きい場合は、信頼性試験が不良であった（試料番号２－５）。これは、第１のビア導体と対向している第２の内部電極層の端部との距離および第２のビア導体と対向している第１の内部電極層の端部との距離のそれぞれが短くなるため、水分浸入のリスクが高まり、耐湿信頼性が低下したと考えられる。
（実験例３）
１．実験例３における試料
次に、第１のビア導体の長さ方向の寸法に対する第１の補助電極層の長さ方向の寸法の比率を４０％に固定し、かつ、第２のビア導体の長さ方向の寸法に対する第２の補助電極層の長さ方向の寸法の比率を４０％に固定し、第１の補助電極層の幅方向の寸法に対する第１のビア導体の幅方向の寸法の比率（％）および第２の補助電極層の幅方向の寸法に対する第２のビア導体の幅方向の寸法の比率（％）を変化させた。上記以外は、実験例１の実施例と同様の設計とした。実験例３で作製した積層セラミックコンデンサの第１の補助電極層の幅方向の寸法に対する第１のビア導体の幅方向の寸法の比率（％）および第２の補助電極層の幅方向の寸法に対する第２のビア導体の幅方向の寸法の比率（％）を表３に示す。
２．評価方法
評価方法は実験例２と同様に、クラック有無および信頼性試験により評価を行った。
３．実験結果
以上の実験を行った結果を表３に示す。
Figure 2023153689000004
表３に示すように、第１のビア導体の幅方向の寸法を、第１の補助電極層の幅方向の寸法に対して１０％以上５０％以下、かつ、第２のビア導体の幅方向の寸法を、第２の補助電極層の幅方向の寸法に対して１０％以上５０％以下にすることにより、クラックが発生することなく、信頼性試験も良好であることが確認された（試料番号３－２，３－３，３－４）。これは、積層セラミックコンデンサ内において、積層体のセラミック層よりも硬度が高い金属割合を高めることができたためと考えられる。その結果、積層セラミックコンデンサの機械的強度を向上させることができ、効果的に積層セラミックコンデンサにクラックや割れが入ることを抑制することができたと考えられる。また、第１のビア導体の幅方向の寸法が第１の補助電極層の長さ方向の寸法に対して１０％よりも小さく、かつ、第２のビア導体の幅方向の寸法が第２の補助電極層の幅方向の寸法に対して１０％よりも小さい場合は、クラックが発生した（試料番号３－１）。これは、積層セラミックコンデンサ内において、積層体のセラミック層よりも硬度が高い金属割合を十分に高めることができず、積層セラミックコンデンサにクラックや割れが入ることを十分に抑制できなかったと考えられる。さらに、第１のビア導体の幅方向の寸法が第１の補助電極層の幅方向の寸法に対して５０％よりも大きく、かつ、第２のビア導体の幅方向の寸法が第２の補助電極層の幅方向の寸法に対して５０％よりも大きい場合は、信頼性試験が不良であった（試料番号３－５）。これは、第１の端面上に配置されている外部電極の第１の側面および第２の側面側の端部との距離および第２の端面上に配置されている外部電極の第１の側面および第２の側面側の端部との距離のそれぞれが短くなるため、水分浸入のリスクが高まり、耐湿信頼性が低下したと考えられる。
なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
すなわち、本発明の技術的思想および目的の範囲から逸脱することなく、以上説明した実施の形態および各変形例に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
＜１＞
積層された複数のセラミック層と、前記セラミック層上に積層された複数の内部電極層とを有し、積層方向に相対する第１の主面および第２の主面と、前記積層方向に直交する幅方向に相対する第１の側面および第２の側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を含む積層体と、
前記内部電極層に接続される複数の外部電極と、
を有する積層セラミック電子部品であって、
前記積層体は、
前記積層方向において、前記複数の内部電極層のうち最も第１の主面側に位置する内部電極層から、前記複数の内部電極層のうち最も第２の主面側に位置する内部電極層までを含み、前記複数の内部電極層が前記セラミック層を介して対向して配置されている内層部と、
前記第１の主面と、前記複数の内部電極層のうち最も第１の主面側に位置する内部電極層との間に位置する前記複数のセラミック層から形成される第１の主面側外層部と、
前記第２の主面と、前記複数の内部電極層のうち最も第２の主面側に位置する内部電極層との間に位置する前記複数のセラミック層から形成される第２の主面側外層部と、を有し、
前記内部電極層は、
前記第１の端面に露出する第１の内部電極層と、前記第２の端面に露出する第２の内部電極層と、を有し、
前記第２の内部電極層が配置される前記セラミック層と同一の平面上には、前記第２の内部電極層とは離れて配置されかつ前記第１の端面に露出する第１の補助電極層が配置されており、
前記第１の内部電極層が配置される前記セラミック層と同一の平面上には、前記第１の内部電極層とは離れて配置されかつ前記第２の端面に露出する第２の補助電極層が配置されており、
前記第１の内部電極層および前記第１の補助電極層の前記幅方向の中央部には、前記第１の端面に露出するように第１のビア導体が配置され、
前記第２の内部電極層および前記第２の補助電極層の前記幅方向の中央部には、前記第２の端面に露出するように第２のビア導体が配置される、積層セラミック電子部品。
＜２＞
前記第１のビア導体は、前記内層部の最も前記第１の主面側から前記内層部の最も第２の主面側まで連続して配置され、
前記第２のビア導体は、前記内層部の最も前記第１の主面側から前記内層部の最も第２の主面側まで連続して配置される、＜１＞に記載の積層セラミック電子部品。
＜３＞
前記第１のビア導体の長さ方向の寸法は、前記第１の補助電極層の長さ方向の寸法の１０％以上５０％以下である、＜１＞または＜２＞に記載の積層セラミック電子部品。
＜４＞
前記第２のビア導体の長さ方向の寸法は、前記第２の補助電極層の長さ方向の寸法の１０％以上５０％以下である、＜１＞ないし＜３＞のいずれかに記載の積層セラミック電子部品。
＜５＞
前記第１のビア導体の前記幅方向の寸法は、前記第１の補助電極層の前記幅方向の寸法の１０％以上５０％以下である、＜１＞ないし＜４＞のいずれかに記載の積層セラミック電子部品。
＜６＞
前記第２のビア導体の前記幅方向の寸法は、前記第２の補助電極層の前記幅方向の寸法の１０％以上５０％以下である、＜１＞ないし＜５＞のいずれかに記載の積層セラミック電子部品。
＜７＞
前記第１のビア導体および前記第２のビア導体は、前記積層方向から見た際に曲線部および直線部を有する、＜１＞ないし＜６＞のいずれかに記載の積層セラミック電子部品。
＜８＞
前記複数の外部電極は、前記積層体上に配置されるＭｇ、Ａｌ、Ｔｉ、Ｗ、Ｃｒ、Ｃｕ、Ｎｉ、Ａｇ、Ｃｏ、ＭｏおよびＶから選ばれる少なくとも１つを含む薄膜電極と、前記薄膜電極上に配置されるＣｕめっき層と、前記Ｃｕめっき層上に配置されるＮｉめっき層と、前記Ｎｉめっき層上に配置されるＳｎめっき層と、を有する、＜１＞ないし＜７＞のいずれかに記載の積層セラミック電子部品。
＜９＞
前記積層セラミック電子部品の前記積層方向の厚み寸法は、１５０μｍ以下である、＜１＞ないし＜８＞のいずれかに記載の積層セラミック電子部品。
＜１０＞
前記積層セラミック電子部品の前記積層方向の厚み寸法は、８０μｍ以下である、＜１＞ないし＜９＞のいずれかに記載の積層セラミック電子部品。
この発明は、積層セラミック電子部品に関し、特に、機械的強度が向上した低背型の積層セラミック電子部品として利用し得る。
１０、１１０、２１０ 積層セラミックコンデンサ
１０ａ セラミック圧電素子
１０ｂ サーミスタ素子
１０ｃ インダクタ素子
１２ 積層体
１２ａ 第１の主面
１２ｂ 第２の主面
１２ｃ 第１の側面
１２ｄ 第２の側面
１２ｅ 第１の端面
１２ｆ 第２の端面
１４ セラミック層
１５ａ 内層部
１５ｂ１ 第１の主面側外層部
１５ｂ２ 第２の主面側外層部
１６ 内部電極層
１６ａ 第１の内部電極層
１６ｂ 第２の内部電極層
１８ａ 第１の対向電極部
１８ｂ 第２の対向電極部
２０ａ 第１の引出電極部
２０ｂ 第２の引出電極部
２４、１２４、２２４ 外部電極
２４ａ 第１の外部電極
２４ｂ 第２の外部電極
２６ 下地電極層（薄膜電極）
２６ａ１，２６ａ２ 第１の下地電極層
２６ｂ１，２６ｂ２ 第２の下地電極層
２８ めっき層
２８ａ 第１のめっき層
２８ｂ 第２のめっき層
３０ Ｃｕめっき層
３０ａ 第１のＣｕめっき層
３０ｂ 第２のＣｕめっき層
３２ Ｎｉめっき層
３２ａ 第１のＮｉめっき層
３２ｂ 第２のＮｉめっき層
３４ Ｓｎめっき層
３４ａ 第１のＳｎめっき層
３４ｂ 第２のＳｎめっき層
４０ａ 第１の補助電極層
４０ｂ 第２の補助電極層
４２ａ 第１のビア導体
４２ｂ 第２のビア導体
５０ 外層用の誘電体シート
５２ 内層用の誘電体シート
５４ 凹部
６０ａ 内層用の誘電体シート（ブロック）
６０ｂ１ 第１の主面側外層部用の誘電体シート（ブロック）
６０ｂ２ 第２の主面側外層部用の誘電体シート（ブロック）
ｘ 積層方向
ｙ 幅方向
ｚ 長さ方向
ａ１ 第１のビア導体の長さ方向の寸法
ａ２ 第２のビア導体の長さ方向の寸法
Ａ１ 第１の補助電極層の長さ方向の寸法
Ａ２ 第２の補助電極層の長さ方向の寸法
ｂ１ 第１のビア導体の幅方向の寸法
ｂ２ 第２のビア導体の幅方向の寸法
Ｂ１ 第１の補助電極層の幅方向の寸法
Ｂ２ 第２の補助電極層の幅方向の寸法

Claims (10)

  1. 積層された複数のセラミック層と、前記セラミック層上に積層された複数の内部電極層とを有し、積層方向に相対する第１の主面および第２の主面と、前記積層方向に直交する幅方向に相対する第１の側面および第２の側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を含む積層体と、
    前記内部電極層に接続される複数の外部電極と、
    を有する積層セラミック電子部品であって、
    前記積層体は、
    前記積層方向において、前記複数の内部電極層のうち最も第１の主面側に位置する内部電極層から、前記複数の内部電極層のうち最も第２の主面側に位置する内部電極層までを含み、前記複数の内部電極層が前記セラミック層を介して対向して配置されている内層部と、
    前記第１の主面と、前記複数の内部電極層のうち最も第１の主面側に位置する内部電極層との間に位置する前記複数のセラミック層から形成される第１の主面側外層部と、
    前記第２の主面と、前記複数の内部電極層のうち最も第２の主面側に位置する内部電極層との間に位置する前記複数のセラミック層から形成される第２の主面側外層部と、を有し、
    前記内部電極層は、
    前記第１の端面に露出する第１の内部電極層と、前記第２の端面に露出する第２の内部電極層と、を有し、
    前記第２の内部電極層が配置される前記セラミック層と同一の平面上には、前記第２の内部電極層とは離れて配置されかつ前記第１の端面に露出する第１の補助電極層が配置されており、
    前記第１の内部電極層が配置される前記セラミック層と同一の平面上には、前記第１の内部電極層とは離れて配置されかつ前記第２の端面に露出する第２の補助電極層が配置されており、
    前記第１の内部電極層および前記第１の補助電極層の前記幅方向の中央部には、前記第１の端面に露出するように第１のビア導体が配置され、
    前記第２の内部電極層および前記第２の補助電極層の前記幅方向の中央部には、前記第２の端面に露出するように第２のビア導体が配置される、積層セラミック電子部品。
  2. 前記第１のビア導体は、前記内層部の最も前記第１の主面側から前記内層部の最も第２の主面側まで連続して配置され、
    前記第２のビア導体は、前記内層部の最も前記第１の主面側から前記内層部の最も第２の主面側まで連続して配置される、請求項１に記載の積層セラミック電子部品。
  3. 前記第１のビア導体の長さ方向の寸法は、前記第１の補助電極層の長さ方向の寸法の１０％以上５０％以下である、請求項１または２に記載の積層セラミック電子部品。
  4. 前記第２のビア導体の長さ方向の寸法は、前記第２の補助電極層の長さ方向の寸法の１０％以上５０％以下である、請求項１または２のいずれかに記載の積層セラミック電子部品。
  5. 前記第１のビア導体の前記幅方向の寸法は、前記第１の補助電極層の前記幅方向の寸法の１０％以上５０％以下である、請求項１または２のいずれかに記載の積層セラミック電子部品。
  6. 前記第２のビア導体の前記幅方向の寸法は、前記第２の補助電極層の前記幅方向の寸法の１０％以上５０％以下である、請求項１または２のいずれかに記載の積層セラミック電子部品。
  7. 前記第１のビア導体および前記第２のビア導体は、前記積層方向から見た際に曲線部および直線部を有する、請求項１または２のいずれかに記載の積層セラミック電子部品。
  8. 前記複数の外部電極は、前記積層体上に配置されるＭｇ、Ａｌ、Ｔｉ、Ｗ、Ｃｒ、Ｃｕ、Ｎｉ、Ａｇ、Ｃｏ、ＭｏおよびＶから選ばれる少なくとも１つを含む薄膜電極と、前記薄膜電極上に配置されるＣｕめっき層と、前記Ｃｕめっき層上に配置されるＮｉめっき層と、前記Ｎｉめっき層上に配置されるＳｎめっき層と、を有する、請求項１または２のいずれかに記載の積層セラミック電子部品。
  9. 前記積層セラミック電子部品の前記積層方向の厚み寸法は、１５０μｍ以下である、請求項１または２のいずれかに記載の積層セラミック電子部品。
  10. 前記積層セラミック電子部品の前記積層方向の厚み寸法は、８０μｍ以下である、請求項１または２のいずれかに記載の積層セラミック電子部品。
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