KR20220016134A - 파워 트랜지스터 셀 및 파워 트랜지스터 - Google Patents

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field shielding
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클라우스 하이어스
알베르토 마르티네츠-리미아
얀-헨드릭 알스마이어
볼프강 파일러
슈테판 슈바이거
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로베르트 보쉬 게엠베하
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Abstract

본 발명은, 전면 및 후면을 가진 층 어셈블리(101, 201, 301, 401, 501, 601)를 포함한 파워 트랜지스터 셀(100, 200, 300, 400, 500, 600)에 관한 것으로, 상기 전면은 후면의 맞은편에 놓이고, 트렌치(104, 204, 304, 404, 504, 604)는 전면에서 출발하여 전면에 대해 수직으로 제1 방향(105, 205, 305, 405, 505, 605)을 따라서 층 어셈블리(101, 201, 301, 401, 501, 601) 내로 연장되며, 트렌치(104, 204, 304, 404, 504, 604)는 적어도 전류 확산층(106, 206, 306, 406, 506, 606) 내측까지 이르며, 트렌치(104, 204, 304, 404, 504, 604)는 제1 방향(105, 205, 305, 405, 505, 605)에 대해 수직으로 배치된 제2 방향(107, 207, 307, 407, 507, 607)을 따라 확장되며, 필드 차폐 영역(108, 208, 308, 408, 508, 608)은 적어도 국부적으로 전류 확산층(106, 206, 306, 406, 506, 606) 내에 배치되며, 상기 파워 트랜지스터 셀은, 소스 영역(109, 209, 309, 409, 509, 609) 및 필드 차폐 접촉 영역(111, 211, 311, 411, 511, 611)이 제2 방향(107, 207, 307, 407, 507, 607)을 따라 교호적으로 배치되고, 각각의 소스 영역(109, 209, 309, 409, 509, 609)과 각각의 필드 차폐 접촉 영역(111, 211, 311, 411, 511, 611) 사이에 각각 바디 영역(110, 210, 310, 410, 510, 610)의 일부분이 배치되며, 필드 차폐 접촉 영역(111, 211, 311, 411, 511, 611)은 필드 차폐 영역(108, 208, 308, 408, 508, 608)을 전면(102, 202, 302, 402, 502, 602) 상의 제1 금속 영역(112, 212, 312, 412, 512, 612)과 연결하고, 필드 차폐 접촉 영역(111, 211, 311, 411, 511, 611)은 트렌치(104, 204, 304, 404, 504, 604)의 측면과 적어도 국부적으로 접촉하는 것을 특징으로 한다.

Description

파워 트랜지스터 셀 및 파워 트랜지스터
본 발명은 파워 트랜지스터 셀 및 파워 트랜지스터에 관한 것이다.
탄화규소 트랜지스터는 높은 차단 강도(block strength) 및 낮은 순방향 저항이 동시에 요구되는 적용 분야에 사용된다. 이 경우, 높은 역전압에서 발생하는 전계는 협폭 밴드 갭(band gap)을 갖는 반도체 재료로 구성되는 파워 트랜지스터와 달리 훨씬 더 크며, 그러므로 높은 전계 강도로부터 게이트 산화물을 보호하기 위한 조치가 요구된다.
문헌 US 7700971 B2호는 드리프트 영역(drift region)에 배치된 p형 도핑 영역을 기재하고 있으며, 이들 p형 도핑 영역은 규칙적인 간격으로 수평 방향으로 배치되고 트렌치 MOSFET 구조의 아래쪽에 위치하고, 이 경우 p형 도핑 영역은 접점 구조를 통해 소스 전위와 연결되어 있다. 이 경우, 부품의 소스 영역은 트렌치 옆에 측면으로 배치되는 한편, 접점 구조들은, SiC 재료의 에칭 이후 게이트-트렌치 구조 영역의 바깥쪽에 위치하는 매립된 p-영역의 노출된 부분의 표면의 금속 배선 공정(metallization)을 통해 실현된다.
이 경우, 부품의 역방향 작동 시, 외부 접점 구조까지 매립된 p-영역의 상대적으로 긴 섹션에 걸친 전류 전도(current conduction)는 불리한데, 그 이유는 상기 전류 전도가 상대적으로 더 높은 에너지 손실을 야기하고 작동 중에 상대적으로 더 느린 스위칭 주파수를 요구하기 때문이다.
문헌 US 9306061 A호는 드리프트 영역 내에 배치된 p형 도핑 영역을 기술하고 있으며, 이 p형 도핑 영역은 접점 영역을 통해 소스 전위와 연결되어 있다. 소스 영역과 접점 영역은 트렌치 옆에 측면으로 배치되고, 접점 영역은 소스 영역을 횡단하거나 관통한다. 이 경우, 소스 영역은 측면으로 바로 트렌치에 이어진다. 접점 영역은 측면으로 트렌치에 대해 이격되어 배치되고 소스 영역과는 접촉한다. 트렌치의 길이 확장부를 따라 소스 영역 및 접점 영역의 순서는 변경 없이 유지된다. 이는, 소스 영역과 접점 영역이 트렌치의 길이 확장부에 대해 횡방향으로 교호적으로 배치되며, 소스 영역은 트렌치와 항상 접촉하는데 접점 영역은 트렌치와 절대 접촉하지 않음을 의미한다.
이 경우, 트렌치의 길이방향 확장부에 대해 횡방향으로 파워 트랜지스터의 측면 치수가 크다는 단점이 있다.
본 발명의 과제는 상기 단점들을 극복하는 것이다.
본원 파워 트랜지스터 셀은 전면(front side) 및 후면(rear side)을 가진 층 어셈블리를 포함한다. 이 경우, 전면은 후면의 맞은 편에 위치한다. 트렌치는 전면에서 출발하여 제1 방향을 따라 층 어셈블리 내로 연장되며, 적어도 전류 확산층(current spreading layer) 내측까지 이른다. 트렌치는 제1 방향에 대해 수직으로 배치된 제2 방향을 따라 확장된다. 필드 차폐 영역은 적어도 국부적으로 전류 확산층 내에 배치된다. 본 발명에 따라서, 소스 영역과 필드 차폐 접촉 영역은 제2 방향을 따라 교호적으로 배치되고, 각각의 소스 영역과 각각의 필드 차폐 접촉 영역 사이에 각각 바디 영역의 일부분 또는 스트립이 배치된다. 필드 차폐 접촉 영역은 필드 차폐 영역을 전면 상의 제1 금속 영역과 연결하며, 필드 차폐 접촉 영역은 트렌치의 측면과 적어도 국부적으로 접촉한다. 달리 말하면, 소스 영역과 필드 차폐 접촉 영역은 트렌치의 확장 방향으로 교호적으로 배치되며, 소스 영역과 필드 차폐 접촉 영역은 간접적으로 연속된다. 이는, 소스 영역과 필드 차폐 접촉 영역이 각각 바디 영역의 일부분 또는 스트립을 통해 상호 분리되어 있음을 의미한다. 따라서, 소스 영역, 바디 영역 및 필드 차폐 접촉 영역은 트렌치의 길이 연장부 내에서 교호적으로 적어도 국부적으로 트렌치의 측면과 연결된다. 이 경우, 소스 영역은 하나의 트렌치로부터 다음 트렌치까지, 제1 방향 및 제2 방향에 대해 수직으로 배치된 제3 방향을 따라 적어도 국부적으로 중단없이 연장된다.
이 경우, 파워 트랜지스터 셀의 치수가 작다는 장점이 있다. 이는, 종래의 트렌치 파워 트랜지스터 셀과 달리 파워 트랜지스터 셀의 피치가 감소함으로써 순방향 저항이 감소한다는 것을 의미한다.
일 개선예에서, 필드 차폐 영역은 전류 확산층의 안쪽에, 그리고 드리프트층에 대해 이격되어 배치된다.
이와 관련하여 바람직하게는, 작은 온 저항(ON resistance)을 갖는 높은 수직 및 측면 전류 전도가 가능하다.
또 다른 실시예에서, 필드 차폐 영역은 전면으로부터 트렌치의 바닥부보다 더 큰 간격을 갖는다. 달리 말하면, 필드 차폐 영역은 전면에서 볼 때 트렌치 바닥부보다 더 깊게 위치한다.
이 경우, 바람직하게 트렌치가 높은 전계 강도로부터 보호된다.
또 다른 실시예에서, 전류 확산층은 필드 차폐 영역에 대해 측면으로 종(bell) 형태로 형성된다.
이 경우, 전류 흐름이 필드 차폐 영역에 의해 악화되지 않는다는 장점이 있는데, 그 이유는 필드 차폐 영역이 트렌치에 대해 측면으로 이격되어 있기 때문이다.
일 개선예에서, 전류 확산층은 필드 차폐 영역에 대해 측면으로 직사각형으로 형성된다.
이 경우, 바람직하게는 통전 영역(current-carrying region)의 면적이 최대화된다.
또 다른 실시예에서, 바디 접촉 영역은 바디 영역의 안쪽에, 국부적으로는 소스 영역의 아래쪽에 배치되며, 바디 접촉 영역은 필드 차폐 접촉 영역을 통해 층 어셈블리의 전면의 제1 금속 영역과 연결된다.
이 경우, 바디 접촉이 개선되는 장점이 있다. 이는 플라이백 다이오드(flyback diode)의 거동이 개선됨을 의미한다.
일 개선예에서, 필드 차폐 영역은 트렌치 및/또는 후면의 방향으로 모서리가 둥글게 형성(rounding)된다.
이 경우, 바람직하게 전계 강도가 감소한다.
또 다른 실시예에서, 층 어셈블리는 광폭의 밴드 갭을 갖는 반도체 기판을 포함한다.
이 경우, 결과적인 부품이 더 높은 항복 전압, 더 낮은 손실, 더 높은 작동 온도 및 더 높은 스위칭 주파수를 갖는 장점이 있다.
일 개선예에서, 반도체 기판은 탄화규소 또는 질화갈륨을 함유한다.
본 발명에 따른 파워 트랜지스터는, 전면 및 후면을 가진 층 어셈블리를 포함하는 복수의 파워 트랜지스터 셀을 포함한다. 전면은 후면의 맞은 편에 위치한다. 트렌치는 전면에서 출발하여 제1 방향을 따라 층 어셈블리 내로 연장되며, 적어도 전류 확산층 내측까지 이른다. 트렌치는 제1 방향에 대해 수직으로 배치된 제2 방향을 따라 확장된다. 필드 차폐 영역은 적어도 국부적으로 전류 확산층 내에 배치된다. 본 발명에 따라, 소스 영역과 필드 차폐 접촉 영역은 제2 방향을 따라 교호적으로 배치되며, 각각의 소스 영역과 각각의 필드 차폐 접촉 영역 사이에는 각각 바디 영역의 일부분 또는 스트립이 배치된다. 필드 차폐 접촉 영역은 필드 차폐 영역을 전면 상의 제1 금속 영역과 연결하며, 필드 차폐 접촉 영역은 트렌치의 측면과 적어도 국부적으로 접촉한다.
이 경우, 파워 트랜지스터가 작은 픽셀 피치(pixel pitch)를 가짐으로써, 순방향 저항이 감소한다는 장점이 있다.
그 밖의 장점들은, 하기의 실시예 설명 및 특허 종속 청구항들에 명시된다.
하기에서 바람직한 실시예 및 첨부된 도면들을 토대로 본 발명을 설명한다.
도 1a는 파워 트랜지스터 셀의 상면도이다.
도 1b는 파워 트랜지스터 셀의 평면 AA'를 따라 잘라낸 단면도의 부분이다.
도 1c는 파워 트랜지스터 셀의 평면 BB'를 따라 잘라낸 단면도의 부분이다.
도 1d는 파워 트랜지스터 셀의 평면 CC'를 따라 잘라낸 단면도이다.
도 2a는 전방 파워 트랜지스터 하프 셀의 상면도이다.
도 2b는 전방 파워 트랜지스터 하프 셀을 통과하는 평면 AA'를 따라 잘라낸 단면도이다.
도 2c는 전방 파워 트랜지스터 하프 셀을 통과하는 평면 BB'를 따라 잘라낸 단면도이다.
도 2d는 전방 파워 트랜지스터 하프 셀의 배면도이다.
도 3a는 또 다른 전방 파워 트랜지스터 하프 셀의 상면도이다.
도 3b는 또 다른 전방 파워 트랜지스터 하프 셀을 통과하는 평면 AA'를 따라 잘라낸 단면도이다.
도 3c는 또 다른 전방 파워 트랜지스터 하프 셀을 통과하는 평면 BB'를 따라 잘라낸 단면도이다.
도 3d는 또 다른 전방 파워 트랜지스터 하프 셀의 배면도이다.
도 4a는 또 다른 전방 파워 트랜지스터 하프 셀의 상면도이다.
도 4b는 또 다른 전방 파워 트랜지스터 하프 셀을 통과하는 평면 AA'를 따라 잘라낸 단면도이다.
도 4c는 또 다른 전방 파워 트랜지스터 하프 셀을 통과하는 평면 BB'를 따라 잘라낸 단면도이다.
도 4d는 또 다른 전방 파워 트랜지스터 하프 셀의 배면도이다.
도 5a는 또 다른 전방 파워 트랜지스터 하프 셀의 상면도이다.
도 5b는 또 다른 전방 파워 트랜지스터 하프 셀을 통과하는 평면 AA'를 따라 잘라낸 단면도이다.
도 5c는 또 다른 전방 파워 트랜지스터 하프 셀을 통과하는 평면 BB'를 따라 잘라낸 단면도이다.
도 5d는 또 다른 전방 파워 트랜지스터 하프 셀의 배면도이다.
도 6a는 또 다른 전방 파워 트랜지스터 하프 셀의 상면도이다.
도 6b는 또 다른 전방 파워 트랜지스터 하프 셀을 통과하는 평면 AA'를 따라 잘라낸 단면도이다.
도 6c는 또 다른 전방 파워 트랜지스터 하프 셀을 통과하는 평면 BB'를 따라 잘라낸 단면도이다.
도 6d는 또 다른 전방 파워 트랜지스터 하프 셀의 배면도이다.
도 7a는 2개의 파워 트랜지스터 셀의 상면도이다.
도 7b는 하나의 또 다른 파워 트랜지스터 셀의 상면도이다.
도 8a는 제1 육각형 셀 기하구조를 도시한 도면이다.
도 8b는 제2 육각형 셀 기하구조를 도시한 도면이다.
도 8c는 제3 육각형 셀 기하구조를 도시한 도면이다.
도 9a는 제1 정사각형 셀 기하구조를 도시한 도면이다.
도 9b는 제2 정사각형 셀 기하구조를 도시한 도면이다.
도 9c는 제3 정사각형 셀 기하구조를 도시한 도면이다.
도 1a에는, 파워 트랜지스터 셀(100)의 상면도가 도시되어 있다. 파워 트랜지스터 셀(100)은, 제2 방향(107)을 따라 연속해서 배치되는 전방 파워 트랜지스터 하프 셀(102) 및 후방 파워 트랜지스터 하프 셀(103)을 포함한다. 이 경우, 전방 파워 트랜지스터 하프 셀(102)과 후방 파워 트랜지스터 하프 셀(103)은 동일하게 구성되며, 이때 상기 두 하프 셀은 제2 방향(107)을 따라 거울 반전된 형태로 배치된다. 이는, 전방 파워 트랜지스터 하프 셀(102)과 후방 파워 트랜지스터 하프 셀(103)의 접촉하는 면이 동일함을 의미한다. 파워 트랜지스터 셀(100)은 층 어셈블리(101)를 포함한다. 층 어셈블리(101)는 반도체 기판(115), 버퍼층(116), 드리프트층(117), 전류 확산층(106), 필드 차폐 영역(108), 소스 영역(109), 바디 영역(110) 및 필드 차폐 접촉 영역(111)을 포함한다. 이 경우, 버퍼층(116)은 반도체 기판(115) 상에 배치된다. 버퍼층(116) 상에는 드리프트층(117)이 배치된다. 드리프트층(117) 상에는 전류 확산층(106)이 배치된다. 전류 확산층(106) 상에는 국부적으로 소스 영역(109) 및 바디 영역(110)이 배치된다. 층 어셈블리(101)의 전면에는 소스 영역(109) 및 바디 영역(110)과의 접촉을 위한 제1 금속 영역(112)이 배치된다. 접촉 시, 제1 금속 영역(112)과 소스 영역(109) 사이에, 그리고 제1 금속 영역(112)과 바디 영역(110) 사이에 각각 옴 접점(ohmic contact)이 형성된다. 필드 차폐 영역(108)은 적어도 국부적으로 전류 확산층(106) 내에 배치된다. 필드 차폐 영역은 필드 차폐 접촉 영역(111)을 통해 제1 금속 영역(112)과 전기적으로 연결된다. 반도체 기판(115) 하부에는 제2 금속 영역(114)이 배치된다. 제2 금속 영역은 드레인 금속 배선(drain metallization)의 역할을 한다. 반도체 기판(115)과 제2 금속 영역(114) 사이에 옴 접점이 형성된다. 전면에서 출발하여 트렌치(104)가 연장되고, 제1 방향(105)으로 적어도 전류 확산층(106) 내측까지 이른다. 트렌치(104)는, 제1 방향(105)에 대해 수직으로 배치된 제2 방향(107)으로 확장된다. 제2 방향(107)은 트렌치(104)의 확장 방향 또는 길이 방향에 상응한다. 트렌치(104)는 바닥부에 필드 산화물(118)을 포함하고 측벽에는 게이트 산화물(119)을 포함한다. 이 경우, 필드 산화물(118)이 게이트 산화물(119)보다 더 두꺼운 층 두께를 가질 수 있다. 트렌치(104)는 고도로 도핑된(highly doped) n형 또는 p형 폴리실리콘으로 채워진다. 소스 영역(109) 및 필드 차폐 접촉 영역(111)은 트렌치(104)의 확장 방향을 따라 교호적으로 배치된다. 각각의 소스 영역(109)과 각각의 필드 차폐 접촉 영역(111) 사이에는 각각 바디 영역(110)의 스트립형 부분이 배치된다. 이는, 파워 트랜지스터 셀(100)의 트렌치 길이를 따라, 트렌치의 상부 영역에 각각 소스 영역(109), 바디 영역(110)의 일부분, 필드 차폐 접촉 영역(111), 추가 바디 영역(110)의 일부분 및 추가 소스 영역(109)이 배치됨을 의미한다. 이 경우, 소스 영역(109)과 바디 영역(110)은 직접 트렌치(104)의 측벽에 인접한다. 필드 차폐 접촉 영역(111)은 국부적으로 마찬가지로 직접 트렌치(104)의 측벽에 인접하여 트렌치(104)의 측벽과 접촉한다. 또한, 국부적으로 전류 확산층(106)과 드리프트층(117)이 트렌치(104)의 측벽들에 인접한다.
일 실시예에서, 필드 차폐 영역(108)의 표면은, 층 어셈블리(101)의 전면에서 볼 때 전면까지 트렌치(104)의 바닥부보다 더 짧은 간격을 두고 배치된다. 이와 관련하여, 필드 차폐 영역(108)은 전류 확산층(106)에서부터 드리프트층(117) 내로 연장된다.
반도체 기판(115)은 고도로 n형 도핑되고, 버퍼층(116)은 n형 도핑된다. 드리프트층(117)과 전류 확산층(106)은 n형 도핑되며, 전류 확산층(106)은 드리프트층(117)보다 더 높은 도핑 농도를 갖는다. 이는 채널 영역 하부에서의 더 나은 전류 전도 및 그에 따라 낮은 순방향 저항을 야기한다. 소스 영역(109)은 고도로 n형 도핑되고, 바디 영역(110), 필드 차폐 영역(108) 및 필드 차폐 접촉 영역(111)은 p형 도핑된다.
반도체 기판(115)은 실리콘, 탄화규소, 질화갈륨 또는 산화갈륨을 함유할 수 있다.
필드 차폐 접촉 영역(111)은 이온 주입 또는 에피택시에 의해 제조된다.
도 1b에는, 파워 트랜지스터 셀(100)을 통과하는 평면 AA'를 따라 잘라낸 단면도의 부분이 도시되어 있다. 이 부분은, 전방 파워 트랜지스터 하프 셀(102)을 통과하는 평면 AA'을 따라 잘라낸 단면을 보여준다. 이 경우, 라인 AA'는, 제1 방향(105) 및 제2 방향(107)에 의해 전개되는 평면에 대해 평행하게 배치되고 트렌치 중심을 통과하는 제3 방향(121)을 따라 연장된다. 도 1b에는, 제2 금속층(114), 반도체 기판(115), 버퍼층(116), 드리프트층(117), 필드 산화물(118), 게이트 금속 배선(120) 및 제1 금속층(112)이 도시되어 있다. 제2 방향(107)을 따르는 파워 트랜지스터 하프 셀(102)의 깊이가 도면부호 "CPz"로 표시되어 있다.
도 1c에는, 파워 트랜지스터 셀(100)을 통과하는 평면 BB'를 따라 잘라낸 단면도의 부분이 도시되어 있다. 이 부분은, 전방 파워 트랜지스터 하프 셀(102)을 통과하는 평면 BB'을 따라 잘라낸 단면을 보여준다. 이 경우, 평면 BB'는, 제1 방향(105) 및 제2 방향(107)에 의해 전개되는 평면에 대해 평행하게 배치되고, 제3 방향(121)을 따라 트렌치(104)와 제1 금속층(112) 사이에 측면으로 이격되어 연장된다. 도 1c에는, 제2 금속층(114), 반도체 기판(115), 버퍼층(116), 드리프트층(117), 전류 확산층(106), 바디 영역(110), 소스 영역(109), 필드 차폐 접촉 영역(111) 및 제1 금속층(112)이 도시되어 있다. 제2 방향(107)을 따르는 필드 차폐 접촉 영역(111)의 깊이가 도면부호 "WPz"로 표시되어 있고, 제2 방향(107)을 따르는 전방 파워 트랜지스터 하프 셀(102)의 깊이는 도면부호 "CPz"로 표시되어 있다.
도 1d에는, 파워 트랜지스터 셀(100)의 평면 CC'를 따라 잘라낸 단면도가 도시되어 있다. 이 단면도는 파워 트랜지스터 셀(100)의 전방 파워 트랜지스터 하프 셀(102)의 배면도를 보여준다. 이 경우, 파워 트랜지스터 셀(100)을 통과하는 단면은 제1 방향(105) 및 제3 방향(121)에 의해 전개되는 평면에 대해 평행하다. 트렌치 절반 길이 지점을 통과하는 단면은 제2 방향(107)으로 연장된다. 도 1d의 도면부호들은 도 1a의 도면부호들에 상응하며, 동일한 구성요소들을 나타낸다. 필드 차폐 접촉 영역(111)과 소스 영역(109)은 트렌치(104)의 확장 방향을 따라 교호적으로 배치된다. 필드 차폐 접촉 영역(111)은 소스 영역(109)에 인접하지도 않고 상기 소스 영역을 관통하거나 횡단하지도 않는다는 것을 알 수 있다.
도 2a에는, 전방 파워 트랜지스터 하프 셀(202)의 상면도가 도시되어 있다. 도 1a의 도면부호와 뒷자리가 동일한 도 2a의 도면부호의 뒤 두 자리는 도 1a에 도시된 것과 동일한 구성요소를 나타낸다. 도 1a와의 차이점은, 필드 차폐 영역(208)이 층 어셈블리(201)의 전면까지 트렌치 바닥부보다 더 큰 간격을 갖는다는 것이다. 달리 말하면, 필드 차폐 영역(208)은 전면에서 볼 때 트렌치 바닥부보다 더 깊이 위치한다. 그 결과, 트렌치 바닥부에서 전계를 감소시키는 작용을 하는 필드 차폐가 발생한다.
도 2b에는, 파워 트랜지스터 셀(200)의 전방 파워 트랜지스터 하프 셀(202)을 통과하는 평면 AA'를 따라 잘라낸 단면도가 도시되어 있다. 도 1b의 도면부호와 뒷자리가 동일한 도 2b의 도면부호의 뒤 두 자리는 도 1b에 도시된 것과 동일한 구성요소를 나타낸다. 도 1b와의 차이점은, 도 2b에서는 전류 확산층(206)이 드리프트층(217)과 필드 산화물(218) 사이에 배치된다는 것이다. 달리 말하면, 트렌치는 완전히 전류 확산층(206) 내에 위치한다.
도 2c에는, 파워 트랜지스터 셀(200)의 전방 파워 트랜지스터 하프 셀(202)을 통과하는 평면 BB'을 따라 잘라낸 단면도가 도시되어 있다. 도 1c의 도면부호와 뒷자리가 동일한 도 2c의 도면부호의 뒤 두 자리는 도 1c에 도시된 것과 동일한 구성요소들을 나타낸다. 도 1c와의 차이점은, 전류 확산층(206)이 층 어셈블리의 전면에서 출발하여 층 어셈블리(201) 안쪽으로 더 깊이 도달한다는 것이다. 다시 말해, 도 1c에서와 동일한 구조 높이에서, 드리프트 구역(217)이 도 1c에서의 드리프트 구역(117)보다 더 낮은 높이를 갖는다.
도 2d에는 전방 파워 트랜지스터 하프 셀(202)의 배면도가 도시되어 있다. 필드 차폐 접촉 영역(211)은 트렌치(204)의 아래쪽에 점진적 프로파일(gradual profile)을 갖는다. 이는, 제3 방향(221)을 따라 전류 확산층(206)에 대한 필드 차폐 접촉 영역(211)의 경계부의 프로파일을 따라가 보면, 필드 차폐 접촉 영역이 제1 방향(205)으로 불균일한 깊이를 가짐을 의미한다. 이 경우, 전류 확산층(206)은 종 형태로 또는 화살표 모양으로 형성된다. 따라서, 전류 확산층(206)이 더 커진다. 이로써, 채널 영역의 아래쪽에서 수직 방향 내지 제1 방향(205), 측방향 내지 제2 방향(207) 및 제3 방향(221)으로 더 충분한 전류 전도가 달성된다.
도 3a에는 또 다른 전방 파워 트랜지스터 하프 셀(302)의 상면도가 도시되어 있다. 도 2a의 도면부호와 뒷자리가 동일한 도 3a의 도면부호의 뒤 두 자리는 도 2a에 도시된 것과 동일한 구성요소들을 나타낸다. 도 3a의 전방 파워 트랜지스터 하프 셀(302)의 상면도는 도 2a의 전방 파워 트랜지스터 하프 셀(202)의 상면도와 차이가 없다.
도 3b에는, 또 다른 전방 파워 트랜지스터 하프 셀(302)을 통과하는 평면 AA'를 따라 잘라낸 단면도가 도시되어 있다. 이 경우, 도 3b는 도 2b와 차이가 없다.
도 3c에는 또 다른 전방 파워 트랜지스터 하프 셀(202)을 통과하는 평면 BB'를 따라 잘라낸 단면도가 도시되어 있다. 도 3c는 도 2c와 차이가 없다.
도 3d에는 또 다른 전방 파워 트랜지스터 하프 셀(302)의 배면도가 도시되어 있다. 전류 확산층(306)은 직사각형으로 형성된다. 그렇게 하여, 전류 확산층(306)은 트렌치(304)의 아래에서 각각 균일하고 일정하게 확장된다. 이로써, 트렌치(304)의 아래에서 제2 방향(307) 및 제3 방향(321)을 따라 개선된 전류 전도가 달성된다.
도 4a에는 또 다른 전방 파워 트랜지스터 하프 셀(402)의 상면도가 도시되어 있다. 도 2a의 도면부호와 뒷자리가 동일한 도 4a의 도면부호의 뒤 두 자리는 도 2a에 도시된 것과 동일한 구성요소들을 나타낸다. 도 2a와의 차이점은, 도 4a가 바디 영역(410)과 접촉하는 바디 접촉 영역(413)을 추가로 포함한다는 것이다. 여기서 바디 접촉 영역(413)은 소스 영역(409)의 아래쪽에 배치된다. 바디 접촉 영역(413)은 필드 차폐 접촉 영역(411)과 전기적으로 연결된다. 바디 접촉 영역(413)은, 매우 급격한 드레인 전압 과도(steep drain voltage transient)의 경우, 전류 확산층(406), 바디 영역(410) 및 소스 영역(409)으로 형성되는 기생 npn-트랜지스터의 활성화에 대해 파워 트랜지스터 셀이 민감하지 않도록 한다. 그 대안으로, 바디 접촉 영역(413)이 전류 확산층(406) 내측에까지 이르며, 다시 말해 바디 접촉 영역이 국부적으로 바디 영역(410) 외부에 배치된다.
도 4b에는 또 다른 전방 파워 트랜지스터 하프 셀(402)을 통과하는 평면 AA'를 따라 잘라낸 단면도가 도시되어 있다. 도 4b는 도 2b와 차이가 없다.
도 4c에는 또 다른 전방 파워 트랜지스터 파워 셀(402)을 통과하는 평면 BB'를 따라 잘라낸 단면도가 도시되어 있다. 도 2c의 도면부호와 뒷자리가 동일한 도 4c의 도면부호의 뒤 두 자리는 도 2c에 도시된 것과 동일한 구성요소들을 나타낸다. 도 2c와의 차이점은, 도 4c가 바디 영역(410)과 접촉하는 바디 접촉 영역(413)을 추가로 포함한다는 것이다. 바디 접촉 영역(413)은 평평하다.
도 4d에는 또 다른 전방 파워 트랜지스터 하프 셀(402)의 배면도가 도시되어 있다. 도 2d의 도면부호와 뒷자리가 동일한 도 4d의 도면부호의 뒤 두 자리는 도 2d에 도시된 것과 동일한 구성요소들을 나타낸다. 도 4d에는 추가로 바디 접촉 영역(413)이 도시되어 있다.
도 5a에는 또 다른 전방 파워 트랜지스터 하프 셀(502)의 상면도가 도시되어 있다. 도 4a의 도면부호와 뒷자리가 동일한 도 5a의 도면부호의 뒤 두 자리는 도 4a에 도시된 것과 동일한 구성요소들을 나타낸다. 도 4a와의 차이점은, 전류 확산층(506)이 층 어셈블리(501)의 전면에서 볼 때 도 4a에서의 전류 확산층(406)보다 층 어셈블리(501) 안쪽으로 더 깊이 도달한다는 것이다. 달리 말하면, 트렌치 바닥부(504)와 필드 차폐 영역(508)은 완전히 전류 확산층(506) 내부에 위치하고 드리프트층(517)에 대해 이격되어 있다. 그 결과, 제3 방향(521)을 따라 인접한 필드 차폐 영역(508) 간의 JFET 효과가 상쇄되고, 이로써 더 작은 순방향 저항이 생성된다. 그에 추가로, 필드 차폐 영역(511)의 모서리들이 트렌치(504) 및 반도체 기판(515)의 방향으로 둥글게 형성될 수 있다.
도 5b에는 또 다른 전방 파워 트랜지스터 하프 셀(502)을 통과하는 평면 AA'를 따라 잘라낸 단면도가 도시되어 있다. 도 4b의 도면부호와 뒷자리가 동일한 도 5b의 도면부호의 뒤 두 자리는 도 4b에 도시된 것과 동일한 구성요소들을 나타낸다. 도 5b는, 전류 확산층(506)이 층 어셈블리(501)의 전면에서 출발하여 도 4b의 전류 확산층(406)보다 더 깊이 도달한다는 점에서 도 4b와 차이가 있다.
도 5c에는, 또 다른 전방 파워 트랜지스터 하프 셀(502)을 통과하는 평면 BB'를 따라 잘라낸 단면도가 도시되어 있다. 도 4c의 도면부호와 뒷자리가 동일한 도 5c의 도면부호의 뒤 두 자리는 도 4c에 도시된 것과 동일한 구성요소들을 나타낸다. 도 5c는, 전류 확산층(506)이 층 어셈블리(501)의 전면에서 출발하여 도 4c의 전류 확산층(406)보다 더 깊이 도달한다는 점에서 도 4c와 차이가 있다.
도 5d에는 또 다른 전방 파워 트랜지스터 하프 셀(502)의 배면도가 도시되어 있다. 도 4d의 도면부호와 뒷자리가 동일한 도 5d의 도면부호의 뒤 두 자리는 도 4d에 도시된 것과 동일한 구성요소들을 나타낸다. 전류 확산층(506)은 층 어셈블리의 전면에서 출발하여 도 4d에서의 전류 확산층(406)보다 층 어셈블리 내로 더 깊이 도달한다.
도 6a에는 또 다른 전방 파워 트랜지스터 하프 셀(602)의 상면도가 도시되어 있다. 도 5a의 도면부호와 뒷자리가 동일한 도 6a의 도면부호의 뒤 두 자리는 도 5a에 도시된 것과 동일한 구성요소들을 나타낸다. 도 5a와의 차이점은, 소스 영역(609), 바디 영역(610) 및 필드 차폐 접촉 영역(611)의 폭이 파워 트랜지스터 셀(600)의 폭에 걸쳐 가변적이라는 것이다. 달리 말하면, 제2 방향(607)을 따르는 필드 차폐 접촉 영역(611)의 범위는 파워 트랜지스터 셀(600)의 폭에 걸쳐 일정한 것이 아니라, 트렌치들 사이의 중앙 영역에서, 다시 말하면 예컨대 2개의 파워 트랜지스터 셀이 제3 방향(621)을 따라 서로 접합될 때 최대이다. 이는, 트렌치(604)의 측벽과 접촉하는, 필드 차폐 접촉 영역(611)의 영역이 작다는 것을 의미한다. 소스 영역(609)의 범위는 반대 방식으로 거동한다. 이 범위는, 중앙 트렌치들 사이의 영역에서 최소이고 트렌치(604)의 측벽을 따라 최대이다. 이는, 소스 영역(609)과 바디 영역(610) 사이의 경계가 트랜지스터 셀의 표면에서 삼각형으로 연장되고, 그 삼각형의 밑변 내지 상대적으로 더 넓은 변이 트렌치(604)의 측벽에 접경함을 의미한다. 따라서, 본 실시예는, 필드 차폐 영역(608)의 우수한 전기적 연결을 위해 트렌치 근처의 협폭 필드 차폐 접촉 영역(611), 작은 순방향 저항, 및 필드 차폐 영역(608) 위쪽의 광폭 필드 차폐 접촉 영역(611)을 조합한다.
도 6b에는 또 다른 전방 파워 트랜지스터 하프 셀(602)을 통과하는 평면 AA'를 따라 잘라낸 단면도가 도시되어 있다. 도 5b의 도면부호와 뒷자리가 동일한 도 6b의 도면부호의 뒤 두 자리는 도 5b에 도시된 것과 동일한 구성요소들을 나타낸다.
도 6c에는, 또 다른 전방 파워 트랜지스터 하프 셀(602)을 통과하는 평면 BB'를 따라 잘라낸 단면도가 도시되어 있다. 도 5c의 도면부호와 뒷자리가 동일한 도 6c의 도면부호의 뒤 두 자리는 도 5c에 도시된 것과 동일한 구성요소들을 나타낸다. 도 6c는, 소스 영역(609), 바디 영역(610) 및 필드 차폐 영역(611)이 파워 트랜지스터(600)의 폭을 따라 일정한 폭을 갖지 않는다는 점에서 도 5c와 차이가 있다.
도 6d에는 또 다른 전방 파워 트랜지스터 하프 셀(602)의 배면도가 도시되어 있다. 도 5d의 도면부호와 뒷자리가 동일한 도 6d의 도면부호의 뒤 두 자리는 도 5d에 도시된 것과 동일한 구성요소들을 나타낸다. 여기서도, 소스 영역(609), 바디 영역(610) 및 필드 차폐 영역(611)의 폭이 파워 트랜지스터 셀의 폭을 따라 가변적임을 알 수 있다.
도 7a에는, 제2 방향(707)을 따라 배치되는 2개의 파워 트랜지스터 셀(700)의 상면도가 도시되어 있다. 소스 영역(709), 바디 영역(710) 및 필드 차폐 접촉 영역(711)은 직사각형으로 형성된다. 이는, 소스 영역(709)의 폭, 바디 영역(710)의 폭 및 필드 차폐 접촉 영역(711)의 폭이 파워 트랜지스터 셀(700)의 폭에 걸쳐 동일함을 의미한다. 소스 영역(709), 바디 영역(710) 및 필드 차폐 접촉 영역(711)은 각각 트렌치의 측면에서부터 파워 트랜지스터 셀 가장자리 쪽으로 연장된다.
도 7b에는 또 다른 파워 트랜지스터 셀(700)의 상면도가 도시되어 있다. 소스 영역(709), 바디 영역(710) 및 필드 차폐 접촉 영역(711)은 제3 방향(721)을 따라 상이한 폭을 갖는다.
파워 트랜지스터는 복수의 파워 트랜지스터 셀(700)을 포함한다. 파워 트랜지스터 셀(700)은 제2 방향(707) 및 제3 방향(721)을 따라 서로 접합된다. 이 경우, 바람직하게는 동일한 구조의 파워 트랜지스터 셀들이 서로 접합된다. 물론 상이한 파워 트랜지스터 셀들도 서로 접합될 수 있다.
또 다른 실시예에서는, 인접한 파워 트랜지스터 셀들 내에서 파워 트랜지스터 셀들이 서로 인터리빙 방식으로 배치되며, 그 결과, 하나의 스트립 내에 하나의 필드 차폐 접촉 영역이 존재하고, 인접한 스트립들 내에는 필드 차폐 접촉 영역이 존재하지 않거나 그 일부분만 존재하게 된다.
파워 트랜지스터 셀들의 스트립형 배치를 기반으로, 다른 셀 기하구조도 구현될 수 있다. 도 8a, 8b 및 8c에는 3개의 육각형 셀 어셈블리가 개략적 상면도로 도시되어 있고, 도 9a, 9b 및 9c에는 3개의 정사각형 셀 어셈블리가 개략적 상면도로 도시되어 있다. 여기서는 소스 영역(809 및 909)과 필드 차폐 접촉 영역(811 및 911)뿐만 아니라 게이트 산화물(819 및 919)도 확인된다. 소스 금속 배선(source metallization)은 도시되어 있지 않다. 층 어셈블리 안쪽의 필드 차폐 영역(808 및 908)은 파선으로 둘러싸인 영역들로 도시되어 있다.
하나의 n형 채널 부품 대신 이중으로 구성된 p형 채널 부품도 본 출원에서 설명되어야 한다. 이 경우, 모든 n형 도핑을 p형 도핑으로 바꿔야 하고 전압의 부호가 반대로 되어야 한다.
하기에서는, 순방향 통전과 역방향 통전 시의 파워 트랜지스터 셀의 작동 원리를 기술한다. 순방향 통전 시에는 제1 금속 영역, 다시 말해 소스 단자에 소스 전위가 인가된다. 또 다른 실시예의 경우, 소스 전위가 기준 전위의 역할을 한다. 게이트 금속 배선은 양의 게이트 전위를 가지며, 제2 금속 영역, 다시 말해 드레인 단자는 수 볼트의 작은 드레인 전위를 갖는다. 게이트 전위가 임계 전압(Vth)을 하회하면, 적은 전류만이 드레인 단자로부터 소스 단자 쪽으로 흐른다. 게이트 전압이 상승하면, 다시 말해 게이트 전압이 임계 전압보다 더 높은 값을 가지면, 다수의 전자가 바디 영역의 게이트 산화물측 표면으로 끌어당겨지고, 그럼으로써 전도성 채널이 형성된다. 따라서, 드레인 단자에서부터 반도체 기판, 버퍼층, 드리프트층, 전류 확산층, 바디 영역의 게이트 산화물측 표면상에 형성된 채널, 소스 영역을 지나 소스 단자까지, 로우 임피던스(low impedance) 전류 경로가 생성된다. 그에 따라, 파워 트랜지스터 셀, 또는 하나 이상의 파워 트랜지스터 셀을 가진 부품이 높은 전류 밀도를 전도할 수 있게 된다.
역방향 통전 시에는 게이트 전압이 임계 전압보다 더 낮은 값을 갖는다. 드레인 전압은 양의 전압값을 갖는다. 드레인 전압이 상승함에 따라, p형 도핑된 필드 차폐 영역, p형 도핑된 필드 차폐 접촉 영역 및 p형 도핑된 바디 영역, 그리고 각각 상대적으로 더 저농도로 n형 도핑된 인접하는 전류 확산층 및 드리프트층 사이의, 역전압(reverse voltage)을 소비하는 pn 접합(junction)의 공간 전하 구역(space charge zone)은 실질적으로 n형 도핑 영역, 다시 말해 전류 확산층 및 드리프트층 내로 확장된다. 역전압이 상승하면 공간 전하 구역이 버퍼층 내부까지 확장되며, 이때 p형 도핑된 필드 차폐 영역, p형 도핑된 필드 차폐 접촉 영역 및 p형 도핑된 바디 영역이 완전히 제거되지는 않는다.
파워 트랜지스터 셀의 전체 측면 피치(CP)에 대비되는, 필드 차폐 영역의 전체 측면 폭(WP)의 비율에 의해, 작은 순방향 저항과 차폐 효과 간의 절충이 달성된다. 상기 비율이 상대적으로 더 커지면, 필드 차폐 접촉 영역의 차폐 작용은 상대적으로 더 효과적이고, 순방향 저항은 상대적으로 더 높다. 상기 비율이 영(0)에 가까워지면 순방향 저항은 매우 낮으나, 차폐 효과도 마찬가지이다. 그러므로 약 0.5의 비율이 바람직하다.
필드 차폐 영역 및 필드 차폐 접촉 영역은, 내부 전압 강하 및 고농도 도핑을 기반으로, 인접한 드리프트층 및 전류 확산층과 협력하여 진성 다이오드(intrinsic diode)로서 기능한다. 진성 다이오드에 전류가 공급되면, 게이트 전압은 임계 전압보다 더 작은 값을 가지고, 드레인 전압은 음의 전압을 갖는다.
제2 방향으로 파워 트랜지스터 셀의 범위에 대비되는, 제2 방향을 따른 필드 차폐 접촉 영역의 범위의 비율에 의해, 필드 차폐 영역들의 전기적 연결과 작은 순방향 저항 간의 절충이 이루어질 수 있다. 상기 비율의 값이 값 1에 근접하면, 순방향 저항은 높지만 전기적 연결은 매우 양호하다. 상기 비율의 값이 값 영(0)에 근접하면, 전기적 연결은 약하지만 순방향 저항은 매우 낮다. 이 경우, 약 0.25의 비율이 바람직하다.
본원 파워 트랜지스터는, 산업용 드라이브를 위한 인버터, 풍력 발전 설비와 같은 재생 에너지 생성용 인버터, 전기차 및 하이브리드차용 자동차 인버터, 열차용 드라이브, 또는 고전압 정류기에서 사용될 수 있다.

Claims (10)

  1. 전면 및 후면을 가진 층 어셈블리(101, 201, 301, 401, 501, 601)를 포함한 파워 트랜지스터 셀(100, 200, 300, 400, 500, 600)로서, 상기 전면은 후면의 맞은편에 놓이고, 트렌치(104, 204, 304, 404, 504, 604)는 전면에서 출발하여 제1 방향(105, 205, 305, 405, 505, 605)을 따라 층 어셈블리(101, 201, 301, 401, 501, 601) 내로 연장되며, 트렌치(104, 204, 304, 404, 504, 604)는 적어도 전류 확산층(106, 206, 306, 406, 506, 606) 내측까지 이르며, 트렌치(104, 204, 304, 404, 504, 604)는 제1 방향(105, 205, 305, 405, 505, 605)에 대해 수직으로 배치된 제2 방향(107, 207, 307, 407, 507, 607)을 따라 확장되며, 필드 차폐 영역(108, 208, 308, 408, 508, 608)은 적어도 국부적으로 전류 확산층(106, 206, 306, 406, 506, 606) 내에 배치되는, 파워 트랜지스터 셀에 있어서,
    소스 영역(109, 209, 309, 409, 509, 609) 및 필드 차폐 접촉 영역(111, 211, 311, 411, 511, 611)이 제2 방향(107, 207, 307, 407, 507, 607)을 따라 교호적으로 배치되고, 각각의 소스 영역(109, 209, 309, 409, 509, 609)과 각각의 필드 차폐 접촉 영역(111, 211, 311, 411, 511, 611) 사이에 각각 바디 영역(110, 210, 310, 410, 510, 610)의 일부분이 배치되며, 필드 차폐 접촉 영역(111, 211, 311, 411, 511, 611)은 필드 차폐 영역(108, 208, 308, 408, 508, 608)을 전면(102, 202, 302, 402, 502, 602) 상의 제1 금속 영역(112, 212, 312, 412, 512, 612)과 연결하고, 필드 차폐 접촉 영역(111, 211, 311, 411, 511, 611)은 트렌치(104, 204, 304, 404, 504, 604)의 측면과 적어도 국부적으로 접촉하는 것을 특징으로 하는, 파워 트랜지스터 셀(100, 200, 300, 400, 500, 600).
  2. 제1항에 있어서, 필드 차폐 영역(108, 208, 308, 408, 508, 608)은 전류 확산층(106, 206, 306, 406, 506, 606)의 안쪽에, 그리고 드리프트층(117, 217, 317, 417, 517, 617)에 대해 이격되어 배치되는 것을 특징으로 하는, 파워 트랜지스터 셀(100, 200, 300, 400, 500, 600).
  3. 제1항 또는 제2항에 있어서, 필드 차폐 영역(108, 208, 308, 408, 508, 608)은 층 어셈블리(101, 201, 301, 401, 501, 601)의 전면으로부터 트렌치(104, 204, 304, 404, 504, 604)의 바닥부보다 더 큰 간격을 갖는 것을 특징으로 하는, 파워 트랜지스터 셀(100, 200, 300, 400, 500, 600).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 전류 확산층(106, 206, 306, 406, 506, 606)은 필드 차폐 접촉 영역(111, 211, 311, 411, 511, 611)에 대해 측면으로 종 형태로 형성되는 것을 특징으로 하는, 파워 트랜지스터 셀(100, 200, 300, 400, 500, 600).
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 전류 확산층(106, 206, 306, 406, 506, 606)은 필드 차폐 접촉 영역(111, 211, 311, 411, 511, 611)에 대해 측면으로 직사각형으로 형성되는 것을 특징으로 하는, 파워 트랜지스터 셀(100, 200, 300, 400, 500, 600).
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 바디 접촉 영역(413, 513, 613)은 바디 영역(410, 510, 610)의 안쪽에, 국부적으로는 소스 영역(409, 509, 609)의 아래쪽에 배치되며, 바디 접촉 영역(413, 513, 613)은 필드 차폐 접촉 영역(411, 511, 611)을 통해 층 어셈블리(410, 501, 601)의 전면의 제1 금속 영역(412, 512, 612)과 연결되는 것을 특징으로 하는, 파워 트랜지스터 셀(400, 500, 600).
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 필드 차폐 영역(108, 208, 308, 408, 508, 608)은 트렌치(104, 204, 304, 404, 504, 604) 및/또는 후면의 방향으로 모서리가 둥글게 형성되는 것을 특징으로 하는, 파워 트랜지스터 셀(100, 200, 300, 400, 500, 600).
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 층 어셈블리(101, 201, 301, 401, 501, 601)는 광폭의 밴드 갭을 갖는 반도체 기판을 포함하는 것을 특징으로 하는, 파워 트랜지스터 셀(100, 200, 300, 400, 500, 600).
  9. 제8항에 있어서, 상기 반도체 기판은 탄화규소 또는 질화갈륨을 함유하는 것을 특징으로 하는, 파워 트랜지스터 셀(100, 200, 300, 400, 500, 600).
  10. 제1항 내지 제9항 중 어느 한 항에 따른 복수의 파워 트랜지스터 셀(100, 200, 300, 400, 500, 600)을 포함하는 파워 트랜지스터.
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